JP7396914B2 - 窒化物半導体装置とその製造方法 - Google Patents
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Description
本明細書が開示する技術は、窒化物半導体装置とその製造方法に関する。
非特許文献１には、窒化物半導体層と、窒化物半導体層の表面上に設けられているソース電極と、窒化物半導体層の裏面上に設けられているドレイン電極と、を備えた縦型の窒化物半導体装置が開示されている。窒化物半導体層は、ｎ型のドリフト領域と、そのドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、そのドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域と、ボディ領域によってＪＦＥＴ領域から隔てられているｎ型のソース領域と、を有している。ＪＦＥＴ領域とボディ領域とソース領域は、窒化物半導体層の表面に露出する位置に設けられている。ＪＦＥＴ領域とソース領域の間のボディ領域の一部がチャネル領域となる。この窒化物半導体装置ではさらに、ボディ領域のチャネル領域に対向するように、窒化物半導体層の表面上に絶縁ゲート部が設けられている。
「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」 応用物理 第８６巻 第５号 p.３７６（２０１７）
このようなＪＦＥＴ領域を有する窒化物半導体装置では、低いオン抵抗と高い閾値電圧を両立した窒化物半導体装置が必要とされている。
本明細書が開示する窒化物半導体装置は、窒化物半導体層と、前記窒化物半導体層の一方の主面上に設けられているソース電極と、前記窒化物半導体層の他方の主面上に設けられているドレイン電極と、絶縁ゲート部と、を備えることができる。前記窒化物半導体層は、ｎ型のドリフト領域と、前記ドリフト領域上に設けられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられているｎ型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接しているｐ型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられているｎ型のソース領域と、を有することができる。前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域のチャネル領域に対向している。前記窒化物半導体層の前記一方の主面のドナー型欠陥の密度は、前記チャネル領域よりも前記ＪＦＥＴ領域で高い。上記態様の窒化物半導体装置では、前記ＪＦＥＴ領域のドナー型欠陥が相対的に高密度に形成されているので、前記ＪＦＥＴ領域のＪＦＥＴ抵抗が低い。このため、上記態様の窒化物半導体装置は、低いオン抵抗を有することができる。さらに、上記態様の窒化物半導体装置では、前記チャネル領域のドナー型欠陥が相対的に低密度に形成されているので、閾値電圧の低下が抑えられている。このため、上記態様の窒化物半導体装置は、高い閾値電圧を有することができる。このように、上記態様の窒化物半導体装置は、低いオン抵抗と高い閾値電圧という特性を両立させることができる。
上記態様の窒化物半導体装置の製造方法は、前記窒化物半導体層の前記一方の主面を被覆するようにマスクを成膜する工程と、前記チャネル領域の形成範囲を被覆したまま前記ＪＦＥＴ領域の形成範囲の少なくとも一部が露出するように、ドライエッチング技術を利用して前記マスクの一部を除去する工程と、を備えることができる。ここで、「ＪＦＥＴ領域の形成範囲」とは、前記窒化物半導体層のうちの前記ＪＦＥＴ領域が形成されている範囲又は形成される予定の範囲である。「チャネル領域の形成範囲」も同様である。したがって、上記の製造方法では、ドライエッチング工程に先立って前記ＪＦＥＴ領域及び／又は前記チャネル領域が前記窒化物半導体層に形成されていてもよく、ドライエッチング工程の後に前記ＪＦＥＴ領域及び／又は前記チャネル領域が前記窒化物半導体層に形成されてもよい。上記の製造方法によると、ドライエッチング技術を利用して前記マスクの一部を除去するときに、前記ＪＦＥＴ領域にドナー型欠陥を導入し、前記ＪＦＥＴ領域のドナー型欠陥の密度を選択的に増加させることができる。
図１に、窒化物半導体装置１の要部断面図を示す。窒化物半導体装置１は、窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するように設けられているドレイン電極３２、窒化物半導体層２０の表面を被覆するように設けられているソース電極３４、及び、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６を備えている。窒化物半導体層２０は、ｎ+型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、ｎ+型のソース領域２５、及び、ｐ+型のボディコンタクト領域２６を有している。
ドレイン領域２１は、窒化物半導体層２０の裏面に露出する位置に設けられており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
ＪＦＥＴ領域２３は、ドリフト領域２２上に設けられており、窒化物半導体層２０の表面に露出する位置に設けられており、ドリフト領域２２の表面から窒化物半導体層２０の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。ＪＦＥＴ領域２３は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しい。
ボディ領域２４は、ドリフト領域２２上に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂを有している。ボディ領域２４は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
高濃度ボディ領域２４ａは、ドリフト領域２２と低濃度ボディ領域２４ｂの間に配置されているとともに、ＪＦＥＴ領域２３の下側の側面に接している。高濃度ボディ領域２４ａは、低濃度ボディ領域２４ｂよりもｐ型不純物を高濃度に含んでおり、オフのときに低濃度ボディ領域２４ｂがパンチスルーするのを抑えるために設けられている。
低濃度ボディ領域２４ｂは、高濃度ボディ領域２４ａ上に設けられており、窒化物半導体層２０の表面に露出する位置に設けられており、ＪＦＥＴ領域２３の上側の側面に接している。低濃度ボディ領域２４ｂの不純物濃度は、所望のゲート閾値電圧となるように調整されている。窒化物半導体層２０の表面に露出する位置にあるとともにＪＦＥＴ領域２３とソース領域２５の間に位置する低濃度ボディ領域２４ｂの一部を特にチャネル領域ＣＨという。
ソース領域２５は、低濃度ボディ領域２４ｂ上に設けられており、窒化物半導体層２０の表面に露出する位置に設けられており、低濃度ボディ領域２４ｂによってＪＦＥＴ領域２３から隔てられている。ソース領域２５は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。ソース領域２５は、ソース電極３４にオーミック接触している。
ボディコンタクト領域２６は、低濃度ボディ領域２４ｂ上に配置されており、窒化物半導体層２０の表面に露出する位置に設けられている。ボディコンタクト領域２６は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料とする。ボディコンタクト領域２６は、ソース電極３４にオーミック接触している。
絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有する。ゲート電極３６ｂは、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂのチャネル領域ＣＨ、及び、ＪＦＥＴ領域２３にゲート絶縁膜３６ａを介して対向している。
図２に、チャネル領域ＣＨ（図１の破線４２に対応する部分）とＪＦＥＴ領域２３（図１の破線４４に対応する部分）の各々の結晶構造図を模式的に表した図を示す。図２（Ａ）はチャネル領域ＣＨの結晶構造図を示しており、図２（Ｂ）はＪＦＥＴ領域２３の結晶構造図を示している。図２（Ａ）に示されるように、チャネル領域ＣＨでは、ゲート絶縁膜３６ａと低濃度ボディ領域２４ｂの界面２４ＩＦにドナー型欠陥（空孔）が形成されていない。一方、図２（Ｂ）に示されるように、ＪＦＥＴ領域２３では、ゲート絶縁膜３６ａとＪＦＥＴ領域２３の界面２３ＩＦにドナー型欠陥が高密度に形成されている。なお、この例では、ゲート絶縁膜３６ａと低濃度ボディ領域２４ｂの界面２４ＩＦにドナー型欠陥が形成されていな場合を示しているが、ドナー型欠陥が低密度に形成されていてもよい。このように、チャネル領域ＣＨの界面２４ＩＦドナー欠陥の密度は、ＪＦＥＴ領域２３の界面２３ＩＦのドナー欠陥の密度よりも低い。
次に、窒化物半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂのチャネル領域ＣＨに反転層が形成され、窒化物半導体装置１がターンオンする。このとき、反転層を経由してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。ゲート電極３６ｂが接地されると、反転層が消失し、窒化物半導体装置１がターンオフする。このように、窒化物半導体装置１は、ゲート電極３６ｂに印加する電圧に基づいてドレイン電極３２とソース電極３４の間のオンとオフを切り換えるスイッチング動作を実行することができる。
図２を参照して説明したように、窒化物半導体装置１では、ＪＦＥＴ領域２３の界面２３ＩＦのドナー型欠陥が相対的に高密度に形成されているので、ＪＦＥＴ領域２３のＪＦＥＴ抵抗が低い。このため、窒化物半導体装置１は、低いオン抵抗を有することができる。さらに、窒化物半導体装置１では、チャネル領域ＣＨの界面２４ＩＦのドナー型欠陥密度が相対的に低密度に形成されているので、閾値電圧の低下が抑えられている。このため、窒化物半導体装置１は、高い閾値電圧を有することができる。このように、窒化物半導体装置１は、低いオン抵抗と高い閾値電圧という特性を両立させることができる。
（窒化物半導体装置の製造方法）
まず、図３に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２、ｐ型ＧａＮの高濃度ボディ領域２４ａ及びｐ型ＧａＮの低濃度ボディ領域２４ｂをこの順で積層し、窒化物半導体層２０を形成する。次に、ｐ型不純物を活性化させるために、アニール処理（約８５０℃、約５分）を実施する。ＧａＮ基板であるドレイン領域２１は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ドリフト領域２２は、厚さが約５．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。高濃度ボディ領域２４ａは、厚さが約０．５μｍであり、不純物濃度が約５×１０19ｃｍ-3である。低濃度ボディ領域２４ｂは、厚さが約１．５μｍであり、不純物濃度が約５×１０17ｃｍ-3である。必要に応じて、ドレイン領域２１とドリフト領域２２の間に、厚さが約０．３μｍであり、不純物濃度が約２×１０16ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。
まず、図３に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２、ｐ型ＧａＮの高濃度ボディ領域２４ａ及びｐ型ＧａＮの低濃度ボディ領域２４ｂをこの順で積層し、窒化物半導体層２０を形成する。次に、ｐ型不純物を活性化させるために、アニール処理（約８５０℃、約５分）を実施する。ＧａＮ基板であるドレイン領域２１は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ドリフト領域２２は、厚さが約５．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。高濃度ボディ領域２４ａは、厚さが約０．５μｍであり、不純物濃度が約５×１０19ｃｍ-3である。低濃度ボディ領域２４ｂは、厚さが約１．５μｍであり、不純物濃度が約５×１０17ｃｍ-3である。必要に応じて、ドレイン領域２１とドリフト領域２２の間に、厚さが約０．３μｍであり、不純物濃度が約２×１０16ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。
次に、図４に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面から低濃度ボディ領域２４ｂと高濃度ボディ領域２４ａを貫通してドリフト領域２２に達するトレンチＴＲ１を形成する。トレンチＴＲ１の底面には、ドリフト領域２２の表面が露出する。
次に、図５に示されるように、エピタキシャル成長技術を利用して、トレンチＴＲ１を充填するようにｎ型ＧａＮのＪＦＥＴ領域２３を形成する。ＪＦＥＴ領域２３は、不純物濃度が約２×１０16ｃｍ-3である。
次に、図６に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、低濃度ボディ領域２４ｂの表面上に成膜されたＪＦＥＴ領域２３を除去してＪＦＥＴ領域２３及び低濃度ボディ領域２４ｂの表面を平坦化する。
次に、図７に示されるように、イオン注入技術及びアニール技術を利用して、低濃度ボディ領域２４ｂの表面の一部にソース領域２５を形成する。ドーパントにはシリコンが用いられ、ドーズ量が約３×１０15ｃｍ-2である。アニール条件は、約１０００℃、約２０分である。
次に、図８に示されるように、蒸着技術を利用して、窒化物半導体層２０の表面を被覆するように窒化物半導体層２０の表面上にマスク酸化膜５２を成膜する。次に、マスク酸化膜５２の表面上にレジスト５４を成膜した後に、フォトリソグラフィ技術及びドライエッチング技術を利用して、チャネル領域ＣＨを被覆したままＪＦＥＴ領域２３が露出するようにマスク酸化膜５２の一部を除去する。このドライエッチング工程において、ＪＦＥＴ領域２３の表面にドナー型欠陥が導入される。必要に応じて、ドライエッチング工程を実施した後に、マスク酸化膜５２から露出するＪＦＥＴ領域２３の表面に対して酸素プラズマ照射処理を実施し、ドナー型欠陥を導入してもよい。その後、マスク酸化膜５２及びレジスト５４を除去する。
次に、図９に示されるように、蒸着技術を利用して、窒化物半導体層２０の表面を被覆するように窒化物半導体層２０の表面上にゲート絶縁膜３６ａを成膜する。蒸着技術としては、原子層堆積法又はプラズマＣＶＤ法が利用される。次に、ポストアニール処理を実施してゲート絶縁膜３６ａの膜質を改善する。次に、蒸着技術を利用して、ゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。
次に、図１０に示されるように、エッチング技術を利用して、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工した後に、イオン注入技術を利用して、低濃度ボディ領域２４ｂの表面の一部にボディコンタクト領域２６を形成する。この後、既知の製造技術を利用して、ドレイン電極３２及びソース電極３４を形成することで、図１に示す窒化物半導体装置１を製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１ ：窒化物半導体装置
２０ ：窒化物半導体層
２１ ：ドレイン領域
２２ ：ドリフト領域
２３ ：ＪＦＥＴ領域
２４ ：ボディ領域
２４ａ ：高濃度ボディ領域
２４ｂ ：低濃度ボディ領域
２５ ：ソース領域
２６ ：ボディコンタクト領域
３２ ：ドレイン電極
３４ ：ソース電極
３６ ：絶縁ゲート部
３６ａ ：ゲート絶縁膜
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Claims (2)
- 窒化物半導体層と、
前記窒化物半導体層の一方の主面上に設けられているソース電極と、
前記窒化物半導体層の他方の主面上に設けられているドレイン電極と、
絶縁ゲート部と、を備えており、
前記窒化物半導体層は、
ｎ型のドリフト領域と、
前記ドリフト領域上に設けられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられているｎ型のＪＦＥＴ領域と、
前記ドリフト領域上に設けられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接しているｐ型のボディ領域と、
前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記窒化物半導体層の前記一方の主面に露出する位置に設けられているｎ型のソース領域と、を有しており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域のチャネル領域に対向しており、
前記窒化物半導体層の前記一方の主面のドナー型欠陥の密度は、前記チャネル領域よりも前記ＪＦＥＴ領域で高く、
前記窒化物半導体層の前記一方の主面に露出する前記ＪＦＥＴ領域と前記ボディ領域の表面が面一である、窒化物半導体装置。 - 請求項１に記載の窒化物半導体装置の製造方法であって、
前記窒化物半導体層の前記一方の主面を被覆するようにマスクを成膜する工程と、
前記チャネル領域の形成範囲を被覆したまま前記ＪＦＥＴ領域の形成範囲の少なくとも一部が露出するように、ドライエッチング技術を利用して前記マスクの一部を除去する工程と、を備える、窒化物半導体装置の製造方法。
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