JP2019153726A - 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ - Google Patents

半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ Download PDF

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Abstract

【課題】界面準位の低減を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、窒化物半導体層と、絶縁層と、窒化物半導体層と絶縁層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、窒化物半導体層の中に位置し、第１の領域に隣り合い、フッ素を含む第２の領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータに関する。
スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
技術開発の進歩により、半導体素子は、主たる素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。窒化ガリウムや窒化アルミニウムガリウムなどの窒化物半導体を半導体素子の素子材料として用いることで、素子材料で決まるトレードオフ関係を改善できる。このため、半導体素子の飛躍的な高耐圧化や低オン抵抗化が可能である。
窒化物半導体を用いたトランジスタでは、窒化物半導体層と絶縁層との界面に界面準位（ｓｕｒｆａｃｅ ｓｔａｔｅ）が存在する場合がある。窒化物半導体層と絶縁層との界面に界面準位が存在すると、移動度の低下、閾値電圧の変動、オン抵抗の増大等、トランジスタ特性の劣化が生じるという問題がある。
特開２０１３−２１４６９２号公報
本発明が解決しようとする課題は、界面準位の低減を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、窒化物半導体層と、絶縁層と、窒化物半導体層と絶縁層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、窒化物半導体層の中に位置し、第１の領域に隣り合い、フッ素を含む第２の領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の元素の濃度分布を示す図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の作用及び効果の説明図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の元素の濃度分布を示す図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態のコンピュータの模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
本明細書中、「窒化物半導体層」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
第１の実施形態の半導体装置は、窒化物半導体層と、絶縁層と、窒化物半導体層と絶縁層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、窒化物半導体層の中に位置し、第１の領域に隣り合い、フッ素を含む第２の領域と、を備える。また、第１の実施形態の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層に電気的に接続された第１の電極と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層に電気的に接続された第２の電極と、第１の電極と第２の電極との間に位置し、底面と側面を有し、底面が第１の窒化物半導体層の中に位置するトレンチと、トレンチの中に位置するゲート電極と、底面とゲート電極との間、及び、側面とゲート電極との間に位置するゲート絶縁層と、底面とゲート絶縁層との間に位置し、水素及び重水素の少なくともいずれか一方の元素含む第１の領域と、第１の窒化物半導体層及び第２の窒化物半導体層の少なくともいずれか一方の中に位置し、第１の領域に隣り合うフッ素を含有する第２の領域と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）１００である。ＨＥＭＴ１００は、ゲート電極がトレンチ（リセス）内に設けられるゲート・リセス構造を備える。
ＨＥＭＴ１００は、基板１０、バッファ層１２、チャネル層１４（窒化物半導体層、第１の窒化物半導体層）、バリア層１５（窒化物半導体層、第２の窒化物半導体層）、ゲート絶縁層１６（絶縁層）、ゲート電極１８、ソース電極２０（第１の電極）、ドレイン電極２２（第２の電極）、界面領域２５（第１の領域）、層間絶縁層３０、トレンチ４０、及び、フッ素領域５０（第２の領域）を備える。
トレンチ４０は、底面４０ａと側面４０ｂを有する。トレンチ４０の底面４０ａはチャネル層１４の中に位置する。ゲート絶縁層１６及びゲート電極１８は、トレンチ４０の中に形成される。トレンチ４０の底面４０ａがチャネル層１４内に位置することにより、ゲート電極１８の下の２次元電子ガスが消滅する。したがって、ノーマリーオフ動作の実現が可能となる。
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ≦１））の多層構造で形成される。
チャネル層１４は、バッファ層１２上に設けられる。チャネル層１４は電子走行層とも称される。チャネル層１４は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１））である。より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層１４の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。
バリア層１５は、チャネル層１４上に設けられる。バリア層１５は電子供給層とも称される。バリア層１５のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１５は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１５の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
チャネル層１４とバリア層１５との間は、ヘテロ接合界面となる。ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されＨＥＭＴ１００のキャリアとなる。
また、チャネル層１４とバリア層１５の表面は、（０００１）面である。（０００１）面は、ＧａＮ系半導体のガリウム面である。チャネル層１４とバリア層１５の最表面は、ガリウム原子又はアルミニウム原子が配列する構造を有する。
ソース電極２０は、チャネル層１４及びバリア層１５の上に設けられる。ソース電極２０は、チャネル層１４及びバリア層１５に電気的に接続される。ソース電極２０は、例えば、バリア層１５に接する。
ソース電極２０は、例えば、金属電極である。ソース電極２０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極２０と、バリア層１５との間はオーミックコンタクトであることが望ましい。
ドレイン電極２２は、チャネル層１４及びバリア層１５の上に設けられる。ドレイン電極２２は、チャネル層１４及びバリア層１５に電気的に接続される。ドレイン電極２２は、例えば、バリア層１５に接する。
ドレイン電極２２は、例えば、金属電極である。ドレイン電極２２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ドレイン電極２２と、バリア層１５との間はオーミックコンタクトであることが望ましい。
ソース電極２０とドレイン電極２２との距離は、例えば、５μｍ以上３０μｍ以下である。
なお、ソース電極２０及びドレイン電極２２は、チャネル層１４に接する構造とすることも可能である。
トレンチ４０は、ソース電極２０とドレイン電極２２の間に設けられる。トレンチ４０は、底面４０ａと側面４０ｂを有する。トレンチ４０の底面４０ａはチャネル層１４の中に位置する。図示はしないが、トレンチ４０を形成する前に、窒化シリコン膜や窒化アルミニウムを形成し、それらを残したままプロセスを進めても良い。この場合、バリア層１５の上には、バリア層１５とゲート絶縁層１６との間に、窒化シリコン膜又は窒化アルミニウム膜を含む積層膜が形成される。バリア層１５の表面の保護の観点からは、バリア層１５とゲート絶縁層１６との間に、窒化シリコン膜又は窒化アルミニウム膜を挟むことが好ましい。
ゲート電極１８の少なくとも一部は、トレンチ４０の中に形成される。ゲート電極１８は、バリア層１５の上に設けられる。ゲート電極１８は、ソース電極２０とドレイン電極２２の間に設けられる。
ゲート電極１８は、例えば、導電性不純物を含む多結晶シリコンである。また、ゲート電極１８は、例えば、金属である。ゲート電極１８は、例えば、窒化チタン（ＴｉＮ）である。
ゲート絶縁層１６の少なくとも一部は、トレンチ４０内に形成される。ゲート絶縁層１６は、チャネル層１４とゲート電極１８との間に位置する。ゲート絶縁層１６は、トレンチ４０の底面４０ａとゲート電極１８との間、及び、トレンチ４０の側面４０ｂとゲート電極１８との間に位置する。
ゲート絶縁層１６は、ゲート電極１８とドレイン電極２２との間のバリア層１５上にも形成される。ゲート絶縁層１６は、ゲート電極１８とソース電極２０との間のバリア層１５上にも形成される。
ゲート絶縁層１６は、例えば、酸化物又は酸窒化物である。ゲート絶縁層１６は、例えば、酸化シリコン、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。ゲート絶縁層１６は、例えば、窒化物を含んでいても良い。窒化物は、例えば、窒化シリコン、又は、窒化アルミニウムである。ゲート絶縁層１６は通常は、アモルファス状態である。しかし、特に、窒化アルミニウムは、チャネル層１４との界面に於いて、一部が結晶性を示す場合を含む。また、ゲート絶縁層１６は、チャネル層１４に接する部分と、バリア層１５に接する部分とで、異なっていても構わない。
ゲート絶縁層１６の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１６の酸化シリコン膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は、例えば、２０ｎｍ以上４０ｎｍ以下である。
界面領域２５は、チャネル層１４及びバリア層１５とゲート絶縁層１６との間に設けられる。界面領域２５は、トレンチ４０の底面４０ａ及び側面４０ｂとゲート絶縁層１６との間に設けられる。界面領域２５は、ゲート電極１８とドレイン電極２２との間のバリア層１５と、ゲート絶縁層１６との間に設けられる。また、界面領域２５は、ゲート電極１８とソース電極２０との間のバリア層１５と、ゲート絶縁層１６との間に設けられる。
界面領域２５は、水素又は重水素を含む。界面領域２５では、ガリウム原子又はアルミニウム原子のダングリングボンドが水素原子又は重水素原子で終端されている。以下、水素原子による終端の場合を例に説明する。
フッ素領域５０は、トレンチ４０の周囲のチャネル層１４及びバリア層１５の中に位置する。フッ素領域５０は、チャネル層１４の中のトレンチ４０の底面４０ａに隣り合う。フッ素領域５０は、チャネル層１４の中のトレンチ４０の底面４０ａの近傍に位置する。フッ素領域５０は、トレンチ４０の底面４０ａに接する。フッ素領域５０は、バリア層１５のトレンチ４０の側面４０ｂに隣り合う。フッ素領域５０は、バリア層１５のトレンチ４０の側面４０ｂの近傍に位置する。フッ素領域５０は、トレンチ４０の側面４０ｂに接する。
フッ素領域５０は、ゲート電極１８とドレイン電極２２との間のバリア層１５の表面近傍に位置する。フッ素領域５０は、ゲート電極１８とドレイン電極２２との間のバリア層１５の表面に接する。フッ素領域５０は、ゲート電極１８とソース電極２０との間のバリア層１５の表面近傍に位置する。フッ素領域５０は、ゲート電極１８とソース電極２０との間のバリア層１５の表面に接する。フッ素領域５０は、ドレイン電極２２とバリア層１５との間には存在しない方が好ましい。フッ素領域５０は、ソース電極２０とバリア層１５との間には存在しない方が好ましい。フッ素領域５０には窒素欠陥ＶＮ量が少ないため、シート抵抗が高くなってしまうおそれがある。
フッ素領域５０は、界面領域２５に隣り合う。フッ素領域５０は、界面領域２５の近傍に位置する。フッ素領域５０は、界面領域２５に接する。フッ素領域５０は、フッ素（Ｆ）を含む窒化物半導体である。
図２は、第１の実施形態の半導体装置の元素の濃度分布を示す図である。図２は、ゲート絶縁層１６、界面領域２５、窒化物半導体層の中の元素の濃度分布を示す。図２は、図１のＡ−Ａ’に沿った深さ方向の水素（Ｈ）とフッ素（Ｆ）の濃度分布を示す。図２では、ゲート絶縁層１６が酸化シリコン（ＳｉＯ２）、窒化物半導体層が窒化ガリウム（ＧａＮ）である場合を例示している。
界面領域２５の中に水素濃度の分布の第１のピークがある。フッ素領域５０の中にフッ素濃度の分布の第２のピークがある。
界面領域２５の水素濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。フッ素領域５０のフッ素濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
界面領域２５の水素濃度は、例えば、測定で得られる水素濃度の最大値で代表させる。フッ素領域５０のフッ素濃度は、例えば、測定で得られるフッ素濃度の最大値で代表させる。
第１のピークの半値幅は、例えば、２ｎｍ以下である。第２のピークの半値幅は、例えば、１０ｎｍ以下である。
また、水素濃度が最大値を有する第１の位置Ｐ１と、第１の位置Ｐ１に対して窒化物半導体層の側に存在し、最大値より二桁低い水素濃度を有する第２の位置Ｐ２との距離（図２中の“ｄ”）は１ｎｍ以下である。
フッ素領域５０は、窒化物半導体の結晶格子の窒素原子位置に存在する３個のフッ素原子を有する。フッ素領域５０は、第１のガリウム原子と第２のガリウム原子に結合する第１のフッ素原子、第１のガリウム原子と第３のガリウム原子に結合する第２のフッ素原子、第１のガリウム原子と第４のガリウム原子に結合する第３のフッ素原子を有する。
半導体層、半導体領域の元素の種類、元素濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、元素濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とアトムプローブ像との比較画像からも求めることが可能である。
また、フッ素領域５０中の原子の結合状態は、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で判定することが可能である。また、フッ素領域５０中の原子の結合状態や分布状態は、例えば、ＸＡＦＳ（Ｘ−ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ）で判定することが可能である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。図３、図４、図５、図６、図７、図８、図９は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
第１の実施形態の半導体装置の製造方法は、窒化物半導体層に底面と側面を有するトレンチを形成し、トレンチを形成した後に、三フッ化窒素を含む雰囲気中で第１のプラズマ処理を行い、トレンチ内にゲート絶縁層を形成し、水素を含む雰囲気中での熱処理を行い、ゲート絶縁層の上にゲート電極を形成する。
最初に、基板１０、例えば、シリコン基板を準備する。次に、例えば、シリコン基板上にエピタキシャル成長により、バッファ層１２となる窒化アルミニウムガリウムの多層構造を形成する。例えば、有機金属気相成長（ＭＯＣＶＤ）法によりバッファ層１２を成長させる。
次に、バッファ層１２上に、チャネル層１４（第１の窒化物半導体層）となるアンドープの窒化ガリウム、バリア層１５（第２の窒化物半導体層）となるアンドープの窒化アルミニウムガリウムをエピタキシャル成長により形成する（図３）。例えば、ＭＯＣＶＤ法により、チャネル層１４、バリア層１５を成長させる。
次に、マスク材６０をマスクに、バリア層１５及びチャネル層１４にトレンチ４０を形成する（図４）。トレンチ４０は、バリア層１５を貫通し、チャネル層１４に達する。トレンチ４０は、底面４０ａと側面４０ｂとを有する。
マスク材６０は、例えば、窒化シリコン膜である。トレンチ４０は、例えば、反応性イオンエッチング法（ＲＩＥ法）により形成する。トレンチ４０は、例えば、塩素を含むガスを用いてエッチングする。
次に、マスク材６０を剥離する（図５）。マスク材の剥離は、例えば、ウェットエッチングを用いて行う。
次に、三フッ化窒素（ＮＦ３）を含む雰囲気中で、第１のプラズマ処理を行う（図６）。第１のプラズマ処理により、フッ素領域５０が形成される。フッ素領域５０は、トレンチ４０の周囲、及び、バリア層１５の表面に形成される。
次に、チャネル層１４及びバリア層１５の上に、ゲート絶縁層１６を形成する（図７）。ゲート絶縁層１６は、酸化物又は酸窒化物である。ゲート絶縁層１６は、例えば、酸化シリコン、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。但し、チャネル層１４及びバリア層１５との界面には、チャネル層１４及びバリア層１５からの窒素抜けを防止する意味で、０．５ｎｍ以上、５ｎｍ未満のアモルファスＳｉ３Ｎ４膜、或いは、結晶化したＡｌＮ膜が挿入されていることが好ましい。０．５ｎｍ未満では、窒素供給源として機能し難い。５ｎｍ以上では、トラップとなる可能性が高い。
ゲート絶縁層１６は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。
次に、８００℃以上１０００℃以下の熱処理を行う。熱処理によりゲート絶縁層１６のデンシファイを行う。
次に、水素を含む雰囲気中で熱処理を行う（図８）。例えば、水素ガス（Ｈ２ガス）と窒素ガス（Ｎ２ガス）との混合雰囲気中で、３５０℃以上５００℃以下の温度で熱処理を行う。この熱処理により、水素を含む界面領域２５が形成される。水素を含む雰囲気中での熱処理に先立ち、フッ素領域５０を形成していることに注意が必要である。後に示されるように（図１５）、フッ素領域５０を形成せずに、水素を含む雰囲気中で熱処理を行うと、大量にある窒素欠陥に水素が入り、ギャップ中状態が出現することになる。このギャップ中状態に、電荷が出入りするため、デバイス動作が不安定化してしまう。
次に、ゲート絶縁層１６の上にゲート電極１８を形成する（図９）。ゲート電極１８は、例えば、導電性不純物を含む多結晶シリコンである。また、ゲート電極１８は、例えば、金属である。ゲート電極１８は、例えば、窒化チタン（ＴｉＮ）である。
ゲート電極１８は、例えば、ＣＶＤ法又はスパッタ法による導電膜の形成と、リソグラフィ法及びドライエッチング法によるパターニングにより形成する。
次に、公知の方法により、ソース電極２０、ドレイン電極２２、及び、層間絶縁層３０を形成する。
以上の製造方法により、図１に示すＨＥＭＴ１００が形成される。
以下、第１の実施形態の半導体装置及びその製造方法の作用及び効果について説明する。
窒化物半導体を用いたトランジスタでは、窒化物半導体層と絶縁層との界面に界面準位（ｓｕｒｆａｃｅ ｓｔａｔｅ）が存在する場合がある。窒化物半導体層と絶縁層との界面に界面準位が存在すると、移動度の低下、閾値電圧の変動、オン抵抗の増大等、トランジスタ特性の劣化が生じるという問題がある。
窒化物半導体層と絶縁層との間の界面準位は、窒化物半導体層の表面の原子のダングリングボンドにより形成されると考えられる。第１の実施形態の半導体装置では、窒化物半導体層の表面のダングリングボンドを水素原子で終端する。したがって、窒化物半導体層と絶縁層との間の界面準位が低減される。よって、トランジスタ特性の劣化が抑制される。以下、詳述する。
図１０は、第１の実施形態の作用及び効果の説明図である。図１０は、窒化物半導体層と絶縁層との界面領域を示す模式断面図である。図１０では、絶縁層が酸化シリコン（ＳｉＯ２）、窒化物半導体層が窒化ガリウム（ＧａＮ）である場合を例示している。
図１０（ａ）は界面領域が水素を含まない場合を示す。水素を含まない場合は、界面領域にガリウム原子のダングリングボンドが存在する。ダングリングボンドにより界面準位が形成される。
図１０（ｂ）は界面領域が水素を含む場合を示す。図１０（ｂ）は、４個のダングリングボンドの内の３個が水素原子により終端されている。このため、ダングリングボンドにより界面準位が低減する。以下、この終端構造を３Ｈ終端と称する。
図１０（ｃ）は界面領域が水素を含む場合を示す。図１０（ｂ）は、４個のダングリングボンドの内の４個が水素原子により終端されている。このため、ダングリングボンドにより界面準位が低減する。以下、この終端構造を４Ｈ終端と称する。
発明者による第１原理計算の結果、酸化シリコンと窒化ガリウムとの間の界面において、３Ｈ終端及び４Ｈ終端のいずれもが安定に存在し得ることが明らかになった。
図１１は、第１の実施形態の作用及び効果の説明図である。図１１は、窒化ガリウム表面の水素終端によって形成されるエネルギー準位の説明図である。図１１は窒化ガリウムのバンド構造の模式図である。図１１（ａ）は３Ｈ終端の場合、図１１（ｂ）は４Ｈ終端の場合である。図１１は第１原理計算の計算結果に基づいている。
図１１（ａ）に示すように、３Ｈ終端の場合はバンドギャップ中にエネルギー準位が形成されない。一方、図１１（ｂ）に示すように４Ｈ終端の場合は、窒化ガリウムの価電子帯上端付近にエネルギー準位が形成される。
なお、図１１（ｂ）の黒丸は電子で埋まったエネルギー準位、白丸は電子で埋まっていないエネルギー準位を示している。４Ｈ終端により形成されるエネルギー準位は、価電子帯上端付近にあることで、電子を受け取るアクセプタ準位となる。４Ｈ終端により形成されるエネルギー準位は、負の固定電荷を形成する。
図１２は、第１の実施形態の作用及び効果の説明図である。図１２は、３Ｈ終端の生成エネルギーと４Ｈ終端の生成エネルギーの差分を示す。図１２は、第１原理計算の結果に基づいている。
３Ｈ終端と１個の水素が共存する場合の生成エネルギーと、４Ｈ終端の生成エネルギーとの差分を計算した結果である。正の値の場合は３Ｈ終端が安定となり、負の値の場合は４Ｈ終端が安定となる。
３Ｈ終端と共存する１個の水素の状態が、イオンの場合、分子の場合、酸化シリコンの格子間に存在する場合を計算した。例えば、水素プラズマの中では水素がイオン状態で存在し、水素ガス（Ｈ２ガス）の中では水素が分子状態で存在する。
図１２から明らかなように、例えば、水素イオンの場合は４Ｈ終端が安定であり、水素分子の場合は３Ｈ終端が安定である。したがって、水素を水素プラズマで界面に供給する場合は４Ｈ終端が形成されやすく、水素を水素ガスで供給した場合は３Ｈ終端が形成されやすい。
第１の実施形態の半導体装置では、ゲート電極１８直下のチャネル層１４とゲート絶縁層１６との間の界面領域２５において、チャネル層１４の表面のガリウム原子のダングリングボンドが水素原子で終端される。したがって、ゲート電極１８直下の界面準位が低減される。よって、電子の移動度の低下、及び、閾値電圧の変動が抑制される。
第１の実施形態の半導体装置では、ゲート電極１８とドレイン電極２２との間のバリア層１５と、ゲート絶縁層１６との間の界面領域２５において、バリア層１５の表面のガリウム原子又はアルミニウム原子のダングリングボンドが水素原子で終端される。したがって、ゲート電極１８とドレイン電極２２との間の界面準位が低減される。
ゲート電極１８とドレイン電極２２との間の界面準位が低減すると、界面準位に電子がトラップされることにより生ずる電流コラプスが抑制される。電流コラプスはトランジスタのオン抵抗が増大する現象である。
仮に、ゲート電極１８とドレイン電極２２との間の界面領域２５が４Ｈ終端であるとすると、上述のように負の固定電荷が形成される。ゲート電極１８とドレイン電極２２との間の界面領域２５に負の固定電荷が存在すると、２ＤＥＧ濃度が低減しオン抵抗が増大するおそれがある。
第１の実施形態の半導体装置の製造方法では、界面領域２５を形成する際、水素ガス（Ｈ２）を含む雰囲気中での熱処理を行う。したがって、終端構造が３Ｈ終端となり、負の固定電荷は形成されない。よって、オン抵抗の増大が抑制される。
窒化物半導体層と絶縁層との界面領域のガリウム原子のダングリングボンドは、フッ素原子によっても終端することが可能である。フッ素原子による終端の場合も、４個のダングリングボンドの内の３個をフッ素原子で終端する３Ｆ終端、及び、４個のダングリングボンドの内の４個をフッ素原子で終端する４Ｆ終端が可能であることが、発明者による第１原理計算の結果、明らかになっている。
図１３は、第１の実施形態の作用及び効果の説明図である。図１３は、第１原理計算による窒化ガリウムのバンド構造の計算結果である。図１３（ａ）は３Ｆ終端の場合、図１３（ｂ）は３Ｈ終端の場合である。
３Ｈ終端の場合、３Ｆ終端の場合と比較してバンドギャップ（Ｅｇ）が広くなる。したがって、３Ｈ終端の場合、３Ｆ終端の場合と比較して電子障壁が大きくなる。よって、ゲート絶縁層１６の信頼性が向上する。
また、３Ｈ終端の場合、３Ｆ終端の場合と比較して伝導体下端のエネルギーの凹凸（図１３中の点線）が大きくなる。したがって、ＨＥＭＴ１００のＭＯＳ界面のチャネルを走行する電子の有効質量が小さくなる。よって、ＭＯＳ界面の電子の移動度が向上する。
以上のように、窒化物半導体層と絶縁層との界面領域のガリウム原子のダングリングボンドの終端をフッ素原子ではなく水素原子で終端することで、ＨＥＭＴ１００の特性が向上する。
なお、水素原子に代えて重水素原子でダングリングボンドを終端する場合、ＨＥＭＴ１００のチャネルを走行する電子の散乱が抑制され、更に電子の移動度が向上する。これは、質量の大きい重水素原子の熱振動が、水素原子に比較して小さいからである。一般に電子が散乱を受ける際、電子を散乱させる散乱体が重い程、電子はエネルギーを失わずに済む。よって、出来る限り質量の重い終端元素を使う方が、界面散乱を抑制する観点から有利である。
図１４は、第１の実施形態の作用及び効果の説明図である。図１４は、窒化ガリウム中の窒素空孔によって形成されるエネルギー準位の説明図である。図１４（ａ）は窒化ガリウムのバンド構造の模式図、図１４（ｂ）は第１原理計算によるバンド構造の計算結果である。
図１４（ａ）、図１４（ｂ）に示すように、窒素空孔により窒化ガリウムの伝導帯下端付近にエネルギー準位が形成される。なお、図１４（ａ）の黒丸は電子で埋まったエネルギー準位、白丸は電子で埋まっていないエネルギー準位を示している。窒素空孔により形成されるエネルギー準位は、伝導帯下端付近にあることで、電子を放出するドナー準位となる。
窒化物半導体層内には、例えば、プロセスダメージにより形成される窒素空孔（ＶＮ）が存在する。特に、トレンチをＲＩＥ法により形成する場合、高電界で加速されたイオンがトレンチ底面や側面に衝突する。イオンの衝突により、窒化物半導体層内にエッチングダメージが及ぶ。エッチングダメージにより、多量の窒素空孔がトレンチ周囲の窒化物半導体層内に形成される。
窒素空孔は、ドナー準位となるため、トレンチ周囲の窒化物半導体層がｎ型半導体となる。したがって、ＨＥＭＴの閾値電圧が低下する。
図１５は、第１の実施形態の作用及び効果の説明図である。図１５は、窒化ガリウムの窒素原子の格子位置に４個の水素（Ｈ）が存在する構造の説明図である。図１５（ａ）はバンド構造の模式図、図１５（ｂ）は第１原理計算によるバンド構造の計算結果である。
窒素空孔を４個の水素原子で埋めた構造がエネルギー的に安定であることは、発明者による第１原理計算の結果明らかになっている。以下、この構造をＶＮ−４Ｈ構造と称する。
しかしながら、図１５（ａ）、図１５（ｂ）に示すようにＶＮ−４Ｈ構造では、ガリウムの価電子帯と伝導帯との中間付近にエネルギー準位が形成される。なお、図１５（ａ）の黒丸は電子で埋まったエネルギー準位、白丸は電子で埋まっていないエネルギー準位を示している。
価電子帯と伝導帯との中間付近のエネルギー準位は、電荷の正負が安定しない。したがって、ＶＮ−４Ｈ構造が窒化物半導体層内にあると、ＨＥＭＴの特性が安定しない。よって、ＶＮ−４Ｈ構造は、窒素空孔を消滅させるための構造としては好ましくない。
図１６は、第１の実施形態の作用及び効果の説明図である。図１６は、窒化ガリウムの結晶構造中に存在するガリウム原子で形成された四面体構造を示す。図１６（ａ）は基本構造、図１６（ｂ）は窒素空孔の構造、図１６（ｃ）が第１の実施形態のフッ素領域５０が備える構造である。
図１６（ａ）の基本構造では、第１のガリウム原子（Ｇ１）、第２のガリウム原子（Ｇ２）、第３のガリウム原子（Ｇ３）、第４のガリウム原子（Ｇ４）で形成された四面体構造の中心部に窒素原子（Ｎ）が位置する。
図１６（ｂ）は、四面体構造の中心部から窒素原子（Ｎ）が離脱し、窒素空孔（ＶＮ）が形成された構造である。以下、図１６（ｂ）の構造をＶＮ構造と称する。
第１の実施形態のフッ素領域５０には、図１６（ｃ）に示す構造が含まれる。すなわち、窒化ガリウムの結晶格子の窒素原子位置に存在する３個のフッ素原子を有する構造である。いいかえれば、窒化ガリウムの結晶構造中に存在する窒素原子を、３個のフッ素原子で置換した構造である。
より具体的には、第１のガリウム原子（Ｇ１）と第２のガリウム原子（Ｇ２）に結合する第１のフッ素原子（Ｆ１）、第１のガリウム原子（Ｇ１）と第３のガリウム原子（Ｇ３）に結合する第２のフッ素原子（Ｆ２）、第１のガリウム原子（Ｇ１）と第４のガリウム原子（Ｇ４）に結合する第３のフッ素原子（Ｆ３）を有する構造である。以下、図１６（ｃ）の構造をＶＮ−３Ｆ構造と称する。発明者による第１原理計算により、ＶＮ−３Ｆ構造が安定であることが明らかになった。
なお、ＶＮ−３Ｆ構造は、ＶＮが存在する状態からは容易に生成されるが、ＶＮのない基本構造（図１６（ａ））からの生成は、エネルギー障壁が高く容易ではない。
図１７は、第１の実施形態の作用及び効果の説明図である。図１７は、ＶＮ−３Ｆ構造の説明図である。図１７（ａ）はバンド構造の模式図、図１７（ｂ）は第１原理計算によるバンド構造の計算結果である。
図１７（ａ）、図１７（ｂ）に示すように、ＶＮ−３Ｆ構造では、窒素空孔により形成されていたドナー準位は消滅する。第１の実施形態のＨＥＭＴ１００では、トレンチ４０の周囲の窒素空孔が多量に存在していた領域に、フッ素領域５０を備える。このため、窒素空孔によるドナー準位が低減する。したがって、ＨＥＭＴ１００の閾値電圧の低下が抑制される。よって、高い閾値電圧を有するＨＥＭＴ１００が実現される。
第１の実施形態の半導体装置の製造方法では、トレンチ４０をＲＩＥ法により形成した後、三フッ化窒素（ＮＦ３）を含む雰囲気中で第１のプラズマ処理を行う。第１のプラズマ処理により、トレンチ４０のエッチングで生じた多量の窒素空孔を３個のフッ素原子で埋める。
三フッ化窒素を構成するフッ素原子と窒素原子のいずれもが窒素空孔を埋めることができる。したがって、効率的に窒素空孔を消滅させることが可能である。
また、三フッ化窒素の窒化物半導体との反応性は、例えば、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）等の他のフッ化物と窒化物半導体との反応性よりも低い。したがって、窒化物半導体のエッチングが第１のプラズマ処理で進行することが抑制される。
また、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）等の他のフッ化物を用いると、硫黄（Ｓ）や炭素（Ｃ）が、新たなエネルギー準位を窒化物半導体のバンドギャップ中に形成する。したがって、ＨＥＭＴの特性が劣化するおそれがある。
ＮＦ３処理では、Ｆが近傍に３つあるため、ＶＮはＶＮ−３Ｆ構造となる。更にＦを結合させたＶＮ−３ＦＦ構造にするには、追加でＦを供給する必要がある。この時、大部分は格子間Ｆｉ構造となるが、長時間アニールなどによって、ＶＮ３ＦＦ構造が出来る。Ｆｉ構造は熱処理によって、外方拡散してしまうが、ＶＮ３ＦＦ構造は安定で、負の電荷を持つ。プラズマ処理をＮＦ３処理とＦ２処理に分割することによって、ＶＮ３Ｆ構造とＶＮ３ＦＦ構造を使い分けることが可能となる。
例えば、ＣＦ４処理やＳＦ６処理を行った場合は、初期段階からＶＮ３ＦＦ構造が出来ることになり、ＶＮ３Ｆ構造（チャージアップなし）とＶＮ３ＦＦ構造（ＶＮ３Ｆ構造の近傍の格子間にＦが導入され、負にチャージアップした構造）とを使い分けることができなくなってしまう。ＣＦ４やＳＦ６を使った場合は、ＣやＳが窒化物中に拡散してトラップを形成するというデメリットだけではなく、ＶＮ３Ｆ構造とＶＮ３ＦＦ構造とを使い分けることができないというデメリットもある。
フッ素領域５０のフッ素濃度は、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましく、５×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下あることがより好ましい。上記範囲を下回ると窒素空孔が残存するおそれがある。上記範囲を上回ることは、通常の製造条件では実現困難である。
ＶＮ構造が存在した状態で、水素を含む雰囲気中で熱処理を行い界面領域２５の形成を行うと、上述のＶＮ−４Ｈ構造が形成され、ＨＥＭＴの特性が劣化する。第１の実施形態の半導体装置では、界面領域２５の形成の前にＶＮ−３Ｆ構造を形成することで、ＶＮ構造を消滅させる。したがって、ＶＮ−４Ｈ構造の形成が抑制される。よって、ＨＥＭＴの特性の劣化が抑制される。
以上、第１の実施形態の半導体装置及びその製造方法によれば、窒化物半導体層の表面のダングリングボンドを水素原子で終端する。したがって、窒化物半導体層と絶縁層との間の界面準位が低減される。よって、トランジスタ特性の向上したＨＥＭＴ１００が実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、ゲート電極と第２の電極との間の第２の窒化物半導体層と、ゲート絶縁層との間に、第１の領域が存在しない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１８は、第２の実施形態の半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ２００である。ＨＥＭＴ２００は、ゲート電極がトレンチ内に設けられるゲート・リセス構造を備える。
ＨＥＭＴ２００は、基板１０、バッファ層１２、チャネル層１４（窒化物半導体層、第１の窒化物半導体層）、バリア層１５（窒化物半導体層、第２の窒化物半導体層）、ゲート絶縁層１６（絶縁層）、ゲート電極１８、ソース電極２０（第１の電極）、ドレイン電極２２（第２の電極）、界面領域２５（第１の領域）、層間絶縁層３０、トレンチ４０、及び、フッ素領域５０（第２の領域）を備える。
トレンチ４０は、底面４０ａと側面４０ｂを有する。トレンチ４０の底面４０ａはチャネル層１４の中に位置する。ゲート絶縁層１６及びゲート電極１８は、トレンチ４０の中に形成される。トレンチ４０の底面４０ａがチャネル層１４内に位置することにより、ゲート電極１８の下の２次元電子ガスが消滅する。したがって、ノーマリーオフ動作の実現が可能となる。
界面領域２５は、チャネル層１４及びバリア層１５とゲート絶縁層１６との間に設けられる。界面領域２５は、トレンチ４０の底面４０ａ及び側面４０ｂとゲート絶縁層１６との間に設けられる。
界面領域２５は、水素又は重水素を含む。界面領域２５では、ガリウム原子又はアルミニウム原子のダングリングボンドが水素原子又は重水素原子で終端されている。以下、水素原子による終端の場合を例に説明する。
界面領域２５は、４Ｈ終端である。界面領域２５には負の固定電荷が形成されている。なお、４個のダングリングボンドの内の４個の重水素原子（Ｄ）で終端する構造（４Ｄ終端）の場合も水素原子の場合と同様、負の固定電荷が形成される。
フッ素領域５０は、トレンチ４０の周囲のチャネル層１４及びバリア層１５の中に位置する。フッ素領域５０は、チャネル層１４の中のトレンチ４０の底面４０ａに隣り合う。フッ素領域５０は、チャネル層１４の中のトレンチ４０の底面４０ａの近傍に位置する。フッ素領域５０は、トレンチ４０の底面４０ａに接する。フッ素領域５０は、バリア層１５のトレンチ４０の側面４０ｂに隣り合う。フッ素領域５０は、バリア層１５のトレンチ４０の側面４０ｂの近傍に位置する。フッ素領域５０は、トレンチ４０の側面４０ｂに接する。
フッ素領域５０は、界面領域２５に隣り合う。フッ素領域５０は、界面領域２５の近傍に位置する。フッ素領域５０は、界面領域２５に接する。フッ素領域５０は、フッ素（Ｆ）を含む窒化物半導体である。
次に、第２の実施形態の半導体装置の製造方法の一例について説明する。図１９、図２０、図２１、図２２、図２３、図２４は、第２の実施形態の半導体装置の製造方法を示す模式断面図である。
第２の実施形態の半導体装置の製造方法は、窒化物半導体層に底面と側面を有するトレンチを形成し、トレンチを形成した後に、三フッ化窒素を含む雰囲気中で第１のプラズマ処理を行い、トレンチ内にゲート絶縁層を形成し、水素を含む雰囲気中での第２のプラズマ処理を行い、ゲート絶縁層の上にゲート電極を形成する。第２の実施形態の半導体装置の製造方法は、水素を含む雰囲気中での第２のプラズマ処理を行う点で、第１の実施形態の半導体装置の製造方法と異なる。
ここで、ＶＮ３ＦにＨプラズマが作用すると、ＶＮ３Ｆ−Ｈ構造となり得る。この時、負にチャージアップすることになる。ＶＮ３Ｆ構造の、少なくとも一部が、ＶＮ３Ｆ−Ｈ構造となっていても良い。
マスク材６０をマスクに、バリア層１５及びチャネル層１４にトレンチ４０を形成するまでは第１の実施形態と同様である（図１９）。
次に、三フッ化窒素（ＮＦ３）を含む雰囲気中で、第１のプラズマ処理を行う（図２０）。第１のプラズマ処理により、フッ素領域５０が形成される。フッ素領域５０は、トレンチ４０の周囲に形成される。
次に、マスク材６０を剥離する。マスク材の剥離は、例えば、ウェットエッチングを用いて行う。
次に、チャネル層１４及びバリア層１５の上に、ゲート絶縁層１６を形成する（図２１）。ゲート絶縁層１６は、酸化物又は酸窒化物である。ゲート絶縁層１６は、例えば、酸化シリコン、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。但し、チャネル層１４及びバリア層１５との界面には、チャネル層１４及びバリア層１５からの窒素抜けを防止する意味で、０．５ｎｍ以上、５ｎｍ未満のアモルファスＳｉ３Ｎ４膜、或いは、結晶化したＡｌＮ膜が挿入されていることが好ましい。０．５ｎｍ未満では、窒素供給源として機能し難い。５ｎｍ以上では、トラップとなる可能性が高い。
ゲート絶縁層１６は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。
次に、８００℃以上１０００℃以下の熱処理を行う。熱処理によりゲート絶縁層１６のデンシファイを行う。
次に、ゲート絶縁層１６のトレンチ４０以外の領域にマスク材６２を形成する（図２２）。マスク材６０は、例えば、窒化シリコン膜である。
次に、水素を含む雰囲気中で第２のプラズマ処理を行う（図２３）。水素プラズマにより、水素を含む界面領域２５がトレンチ４０内に形成される。
次に、マスク材６２を剥離した後、ゲート絶縁層１６の上にゲート電極１８を形成する（図２４）。ゲート電極１８は、例えば、導電性不純物を含む多結晶シリコンである。また、ゲート電極１８は、例えば、金属である。ゲート電極１８は、例えば、窒化チタン（ＴｉＮ）である。
ゲート電極１８は、例えば、ＣＶＤ法又はスパッタ法による導電膜の形成と、リソグラフィ法及びドライエッチング法によるパターニングにより形成する。
次に、公知の方法により、ソース電極２０、ドレイン電極２２、及び、層間絶縁層３０を形成する。
以上の製造方法により、図１８に示すＨＥＭＴ２００が形成される。
第２の実施形態の半導体装置及びその製造方法によれば、界面領域２５が負の固定電荷を備える。したがって、ＨＥＭＴ２００の閾値電圧が高くなる。
以上、第２の実施形態の半導体装置及びその製造方法によれば、窒化物半導体層の表面のダングリングボンドを水素原子で終端する。したがって、窒化物半導体層と絶縁層との間の界面準位が低減される。さらに、閾値電圧が高くなる。よって、トランジスタ特性の向上したＨＥＭＴ２００が実現される。
（第３の実施形態）
第３の実施形態の半導体装置は、窒化物半導体層と、酸化シリコン層と、窒化物半導体層と酸化シリコン層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、を備え、酸化シリコン層、第１の領域、及び、窒化物半導体層の中の少なくともいずれか一方の元素の濃度分布において、少なくともいずれか一方の元素の濃度が最大値を有する第１の位置と、第１の位置に対して窒化物半導体層の側に存在し最大値より二桁低い少なくともいずれか一方の元素の濃度を有する第２の位置との距離が１ｎｍ以下である。第３の実施形態の半導体装置は、第２の領域を備えない点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２５は、第３の実施形態の半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ３００である。ＨＥＭＴ３００は、ゲート電極がトレンチ内に設けられるゲート・リセス構造を備える。
ＨＥＭＴ３００は、基板１０、バッファ層１２、チャネル層１４（窒化物半導体層、第１の窒化物半導体層）、バリア層１５（窒化物半導体層、第２の窒化物半導体層）、ゲート絶縁層１６（酸化シリコン層）、ゲート電極１８、ソース電極２０（第１の電極）、ドレイン電極２２（第２の電極）、界面領域２５（第１の領域）、層間絶縁層３０、及び、トレンチ４０を備える。
トレンチ４０は、底面４０ａと側面４０ｂを有する。トレンチ４０の底面４０ａはチャネル層１４の中に位置する。ゲート絶縁層１６及びゲート電極１８は、トレンチ４０の中に形成される。トレンチ４０の底面４０ａがチャネル層１４内に位置することにより、ゲート電極１８の下の２次元電子ガスが消滅する。したがって、ノーマリーオフ動作の実現が可能となる。
ゲート絶縁層１６は、例えば、酸化シリコンである。
界面領域２５は、チャネル層１４及びバリア層１５とゲート絶縁層１６との間に設けられる。界面領域２５は、トレンチ４０の底面４０ａ及び側面４０ｂとゲート絶縁層１６との間に設けられる。界面領域２５は、ゲート電極１８とドレイン電極２２との間のバリア層１５と、ゲート絶縁層１６との間に設けられる。また、界面領域２５は、ゲート電極１８とソース電極２０との間のバリア層１５と、ゲート絶縁層１６との間に設けられる。
界面領域２５は、水素又は重水素を含む。界面領域２５では、ガリウム原子又はアルミニウム原子のダングリングボンドが水素原子又は重水素原子で終端されている。以下、水素原子による終端の場合を例に説明する。
図２６は、第３の実施形態の半導体装置の元素の濃度分布を示す図である。図２６は、ゲート絶縁層１６、界面領域２５、窒化物半導体層の中の元素の濃度分布を示す。図２６は、図２５のＢ−Ｂ’に沿った深さ方向の水素（Ｈ）の濃度分布を示す。図２６では、ゲート絶縁層１６が酸化シリコン（ＳｉＯ２）、窒化物半導体層が窒化ガリウム（ＧａＮ）である場合を例示している。
界面領域２５の中に水素の濃度分布の第１のピークがある。第１のピークの半値幅は、例えば、２ｎｍ以下である。界面領域２５の水素濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
また、水素の濃度が最大値を有する第１の位置Ｐ１と、第１の位置Ｐ１に対して窒化物半導体層の側に存在し、最大値より二桁低い水素濃度を有する第２の位置Ｐ２との距離（図２６中の“ｄ”）は１ｎｍ以下である。
ＨＥＭＴ３００を製造する場合、プロセスダメージにより形成される窒化物半導体層中のＶＮ構造は、窒素を含む雰囲気中の熱処理により低減させることが好ましい。
窒化物半導体層中にＶＮ構造が大量にあると、ゲート絶縁膜ＳｉＯ２を形成する段階で界面が酸化されＧａ２Ｏ３層（Ｇａに酸素が３つ結合した構造）が形成される。ＶＮ構造を十分に減らした上で、水素終端を行う必要がある。ＶＮ構造を減らすと、耐酸化性が向上するため、結果として、Ｇａ２Ｏ３層ではなく、ＧａＯＮ層（Ｇａに３つの窒素と１つの酸素が結合した構造）が形成される。この時、酸素量/（酸素量＋窒素量）は０．１５＜酸素量/（酸素量＋窒素量）≦０．３５である。酸素量/（酸素量＋窒素量）は０．２＜酸素量/（酸素量＋窒素量）＜０．３がより好ましい。
ＶＮ構造を十分に減らす一つの方法（ＶＮ除去処理）は、窒化物半導体層表面を低温（室温が好ましい）窒素プラズマ処理することである。ＶＮ除去処理を長時間行った場合の、ＧａＯＮの典型的な酸素量/（酸素量＋窒素量）の値は０．２５である。０．２５でエネルギー的に最安定となるためである。ゲート絶縁膜ＳｉＯ２をエッチングして、表面をＸＰＳ分析すれば分かる。
ＳｉＯ２は、低温にてＣＶＤなどで成膜する。その後、Ｈ２処理を行えば、３Ｈ終端構造が出来る。また、プラズマ水素処理を行えば、４Ｈ終端が出来る。４Ｈ終端では、負にチャージアップするため、閾値を上げることが出来る。
以上、第３の実施形態の半導体装置によれば、第１の実施形態と同様、窒化物半導体層の表面のダングリングボンドを水素原子で終端する。したがって、窒化物半導体層と絶縁層との間の界面準位が低減される。よって、トランジスタ特性の向上したＨＥＭＴ３００が実現される。
（第４の実施形態）
第４の実施形態の半導体装置は、底面が、第２の窒化物半導体層の中に位置する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２７は、第４の実施形態の半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ４００である。ＨＥＭＴ４００は、ゲート電極がトレンチ内に設けられるゲート・リセス構造を備える。
ＨＥＭＴ４００は、基板１０、バッファ層１２、チャネル層１４（窒化物半導体層、第１の窒化物半導体層）、バリア層１５（窒化物半導体層、第２の窒化物半導体層）、ゲート絶縁層１６（絶縁層）、ゲート電極１８、ソース電極２０（第１の電極）、ドレイン電極２２（第２の電極）、界面領域２５（第１の領域）、層間絶縁層３０、トレンチ４０、及び、フッ素領域５０（第２の領域）を備える。
トレンチ４０は、底面４０ａと側面４０ｂを有する。トレンチ４０の底面４０ａはバリア層１５の中に位置する。ゲート絶縁層１６及びゲート電極１８は、トレンチ４０の中に形成される。トレンチ４０の底面４０ａの直下のバリア層１５の厚さが薄くなり、ゲート電極１８の下の２次元電子ガスの密度が低減する。したがって、ノーマリーオフ動作の実現が可能となる。
第４の実施形態の半導体装置によれば、第１の実施形態と同様、窒化物半導体層の表面のダングリングボンドを水素原子で終端する。したがって、窒化物半導体層と絶縁層との間の界面準位が低減される。よって、トランジスタ特性の向上したＨＥＭＴ４００が実現される。
（第５の実施形態）
第５の実施形態の電源回路及びコンピュータは、第１ないし第４の実施形態のＨＥＭＴを有する。
図２８は、第５の実施形態のコンピュータの模式図である。第５の実施形態のコンピュータは、例えば、サーバ５００である。
サーバ５００は筐体１６０内に電源回路１６２を有する。サーバ５００は、サーバソフトウェアを稼働させるコンピュータである。電源回路１６２は、例えば、第１の実施形態のＨＥＭＴ１００を有する。
電源回路１６２は、トランジスタ特性の向上したＨＥＭＴ１００を有することにより、安定した動作が実現される。また、サーバ５００は、電源回路１６２を有することにより、安定した動作が実現される。
第５の実施形態によれば、安定した動作が実現される電源回路及びコンピュータが実現できる。
第１ないし第４の実施形態では、窒化物半導体としてガリウム（Ｇａ）を含む窒化ガリウムや窒化アルミニウムガリウムを例に説明したが、例えば、インジウム（Ｉｎ）を含有する窒化インジウムガリウム、窒化インジウムアルミニウムガリウムを適用することも可能である。Ｇａを含まない、窒化アルミニウム、窒化インジウム、窒化インジウムアルミニウムも可能である。また、これらの積層構造も可能である。
また、第１ないし第４の実施形態では、バリア層１５として、アンドープの窒化アルミニウムガリウムを例に説明したが、ｎ型の窒化アルミニウムガリウムを適用することも可能である。
また、第１ないし第４の実施形態ではゲート・リセス構造を有するＨＥＭＴを例に説明したが、ゲート・リセス構造を備えないプレーナゲート構造のＨＥＭＴに本発明を適用することも可能である。
また、トレンチ底部に、窒化アルミニウムガリウムや窒化アルミニウムなどを再度成長させた構造なども可能である。
また、第１ないし第４の実施形態では、キャリアに２次元電子ガスを用いるＨＥＭＴを例に説明したが、２次元電子ガスを用いない通常のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用することも可能である。
また、第１ないし第４の実施形態では、絶縁層がゲート絶縁層である場合を例に説明したが、絶縁層は必ずしもゲート絶縁層に限定されるものではない。
また、絶縁膜は、例えば、窒化物を含んでいても良い。例えば、窒化シリコン、又は、窒化アルミニウムである。また、絶縁膜は、チャネル層１４に接する部分と、バリア層１５に接する部分とで、異なった積層膜であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ チャネル層（窒化物半導体層、第１の窒化物半導体層）
１５ バリア層（窒化物半導体層、第２の窒化物半導体層）
１６ ゲート絶縁層（絶縁層、酸化シリコン層）
１８ ゲート電極
２０ ソース電極（第１の電極）
２２ ドレイン電極（第２の電極）
２５ 界面領域（第１の領域）
４０ トレンチ
４０ａ 底面
４０ｂ 側面
５０ フッ素領域（第２の領域）
１００ ＨＥＭＴ（半導体装置）
１６２ 電源回路
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
４００ ＨＥＭＴ（半導体装置）
５００ サーバ（コンピュータ）
Ｇ１ 第１のガリウム原子
Ｇ２ 第２のガリウム原子
Ｇ３ 第３のガリウム原子
Ｇ４ 第４のガリウム原子
Ｆ１ 第１のフッ素原子
Ｆ２ 第２のフッ素原子
Ｆ３ 第３のフッ素原子
Ｆ４ 第４のフッ素原子
Ｐ１ 第１の位置
Ｐ２ 第２の位置

Claims (20)

  1. 窒化物半導体層と、
    絶縁層と、
    前記窒化物半導体層と前記絶縁層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、
    前記窒化物半導体層の中に位置し、前記第１の領域に隣り合い、フッ素を含む第２の領域と、
    を備える半導体装置。
  2. 前記絶縁層、前記第１の領域、及び、前記窒化物半導体層の中の前記少なくともいずれか一方の元素の濃度分布において、前記第１の領域の中に第１のピークがあり、
    前記絶縁層、前記第１の領域、及び、前記窒化物半導体層の中のフッ素の濃度分布において、前記第２の領域の中に第２のピークがある請求項１記載の半導体装置。
  3. 前記第１のピークの半値幅は２ｎｍ以下であり、前記第２のピークの半値幅は１０ｎｍ以下である請求項２記載の半導体装置。
  4. 前記第１の領域の前記少なくともいずれか一方の元素の濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下であり、
    前記第２の領域のフッ素濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記絶縁層、前記第１の領域、及び、前記窒化物半導体層の中の前記少なくともいずれか一方の元素の濃度分布において、前記少なくともいずれか一方の元素の濃度が最大値を有する第１の位置と、前記第１の位置に対して前記窒化物半導体層の側に存在し前記最大値より二桁低い前記少なくともいずれか一方の元素の濃度を有する第２の位置との距離が１ｎｍ以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第２の領域は、窒化物半導体の結晶格子の窒素原子位置に存在する３個のフッ素原子を有する請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第２の領域は、第１のガリウム原子と第２のガリウム原子に結合する第１のフッ素原子、前記第１のガリウム原子と第３のガリウム原子に結合する第２のフッ素原子、前記第１のガリウム原子と第４のガリウム原子に結合する第３のフッ素原子を有する請求項１ないし請求項５いずれか一項記載の半導体装置。
  8. 前記絶縁層の上に位置するゲート電極を、更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に位置し、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
    前記第１の窒化物半導体層の上に位置し、前記第１の窒化物半導体層に電気的に接続された第１の電極と、
    前記第１の窒化物半導体層の上に位置し、前記第１の窒化物半導体層に電気的に接続された第２の電極と、
    前記第１の電極と前記第２の電極との間に位置し、底面と側面を有し、前記底面が前記第１の窒化物半導体層及び前記第２の窒化物半導体層のいずれか一方の中に位置するトレンチと、
    前記トレンチの中に位置するゲート電極と、
    前記底面と前記ゲート電極との間、及び、前記側面と前記ゲート電極との間に位置するゲート絶縁層と、
    前記底面と前記ゲート絶縁層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、
    前記第１の窒化物半導体層及び前記第２の窒化物半導体層の少なくともいずれか一方の中に位置し、前記第１の領域に隣り合い、フッ素を含む第２の領域と、
    を備える半導体装置。
  10. 前記第１の領域は前記側面と前記ゲート絶縁層との間に位置する請求項９記載の半導体装置。
  11. 前記ゲート絶縁層は前記ゲート電極と前記第２の電極との間の前記第２の窒化物半導体層の上に位置し、
    前記第１の領域は、前記ゲート電極と前記第２の電極との間の前記第２の窒化物半導体層と、前記ゲート絶縁層との間に位置する請求項９又は請求項１０記載の半導体装置。
  12. 前記第１の窒化物半導体層は窒化ガリウムであり、前記第２の窒化物半導体層は窒化アルミニウムガリウムである請求項９ないし請求項１１いずれか一項記載の半導体装置。
  13. 請求項９ないし請求項１２いずれか一項記載の半導体装置を備える電源回路。
  14. 請求項９ないし請求項１２いずれか一項記載の半導体装置を備えるコンピュータ。
  15. 窒化物半導体層と、
    酸化シリコン層と、
    前記窒化物半導体層と前記酸化シリコン層との間に位置し、水素及び重水素の少なくともいずれか一方の元素を含む第１の領域と、を備え、
    前記酸化シリコン層、前記第１の領域、及び、前記窒化物半導体層の中の前記少なくともいずれか一方の元素の濃度分布において、前記少なくともいずれか一方の元素の濃度が最大値を有する第１の位置と、前記第１の位置に対して前記窒化物半導体層の側に存在し前記最大値より二桁低い前記少なくともいずれか一方の元素の濃度を有する第２の位置との距離が１ｎｍ以下である半導体装置。
  16. 前記酸化シリコン層、前記第１の領域、及び、前記窒化物半導体層の中の前記少なくともいずれか一方の元素の濃度分布において、前記第１の領域の中に第１のピークがある請求項１５記載の半導体装置。
  17. 前記第１のピークの半値幅は２ｎｍ以下である請求項１６記載の半導体装置。
  18. 前記第１の領域の前記少なくともいずれか一方の元素の濃度は１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１５ないし請求項１７いずれか一項記載の半導体装置。
  19. 窒化物半導体層に底面と側面を有するトレンチを形成し、
    前記トレンチを形成した後に、三フッ化窒素を含む雰囲気中で第１のプラズマ処理を行い、
    前記トレンチ内にゲート絶縁層を形成し、
    水素及び重水素の少なくともいずれか一方の元素を含む雰囲気中での熱処理、又は、前記少なくともいずれか一方の元素を含む雰囲気中での第２のプラズマ処理を行い、
    前記ゲート絶縁層の上にゲート電極を形成する半導体装置の製造方法。
  20. 前記トレンチの形成を反応性イオンエッチング法により行う請求項１９記載の半導体装置の製造方法。

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021125479A (ja) * 2020-01-31 2021-08-30 株式会社デンソー 窒化物半導体装置とその製造方法
JP2021129014A (ja) * 2020-02-13 2021-09-02 株式会社デンソー 窒化物半導体装置の製造方法
JP2021145113A (ja) * 2020-03-13 2021-09-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP7608720B2 (ja) 2020-03-16 2025-01-07 富士電機株式会社 窒化物半導体装置
JP7674207B2 (ja) 2021-09-21 2025-05-09 株式会社デンソー 半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804385B2 (en) 2018-12-28 2020-10-13 Vanguard International Semiconductor Corporation Semiconductor devices with fluorinated region and methods for forming the same
US11888051B2 (en) * 2020-05-08 2024-01-30 Globalfoundries Singapore Pte. Ltd. Structures for a high-electron-mobility transistor and related methods
TWI733468B (zh) * 2020-05-25 2021-07-11 國立中山大學 提升高電子移動率電晶體的崩潰電壓之結構
JP7447038B2 (ja) * 2021-03-09 2024-03-11 株式会社東芝 半導体装置
TW202303687A (zh) * 2021-03-25 2023-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US12218202B2 (en) * 2021-09-16 2025-02-04 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
FR3135346A1 (fr) * 2022-05-05 2023-11-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de formation d’une couche à base d’un matériau diélectrique sur une couche à base d’un matériau III-V gravé
TWI837667B (zh) * 2022-05-17 2024-04-01 國立中山大學 p型氮化鎵高電子移動率電晶體

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253224A (ja) * 2005-03-08 2006-09-21 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2007294528A (ja) * 2006-04-21 2007-11-08 Toshiba Corp 窒化物半導体素子
JP2012124442A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2013214692A (ja) * 2012-04-04 2013-10-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2014241350A (ja) * 2013-06-12 2014-12-25 パナソニック株式会社 電界効果トランジスタおよびその製造方法
JP2017228571A (ja) * 2016-06-20 2017-12-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792355B2 (ja) 1992-07-28 1998-09-03 ダイキン工業株式会社 立体駐車装置の油圧回路
US7786503B2 (en) * 2002-12-27 2010-08-31 Momentive Performance Materials Inc. Gallium nitride crystals and wafers and method of making
US7009215B2 (en) * 2003-10-24 2006-03-07 General Electric Company Group III-nitride based resonant cavity light emitting devices fabricated on single crystal gallium nitride substrates
US7678518B2 (en) * 2006-09-19 2010-03-16 Fuji Xerox Co., Ltd. Electrophotographic photoreceptor, and process cartridge and image-forming apparatus using the same
JP5292895B2 (ja) 2008-03-31 2013-09-18 日本電気株式会社 窒化物半導体トランジスタ
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
JP5554024B2 (ja) 2009-07-03 2014-07-23 古河電気工業株式会社 窒化物系半導体電界効果トランジスタ
JP5724347B2 (ja) 2010-12-10 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JP6035007B2 (ja) 2010-12-10 2016-11-30 富士通株式会社 Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
JP6126354B2 (ja) * 2012-10-31 2017-05-10 株式会社東芝 半導体装置及びその製造方法
JP6220161B2 (ja) * 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9728608B2 (en) * 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
JP6762977B2 (ja) 2018-03-06 2020-09-30 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253224A (ja) * 2005-03-08 2006-09-21 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2007294528A (ja) * 2006-04-21 2007-11-08 Toshiba Corp 窒化物半導体素子
JP2012124442A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2013214692A (ja) * 2012-04-04 2013-10-17 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2014241350A (ja) * 2013-06-12 2014-12-25 パナソニック株式会社 電界効果トランジスタおよびその製造方法
JP2017228571A (ja) * 2016-06-20 2017-12-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021125479A (ja) * 2020-01-31 2021-08-30 株式会社デンソー 窒化物半導体装置とその製造方法
JP7396914B2 (ja) 2020-01-31 2023-12-12 株式会社デンソー 窒化物半導体装置とその製造方法
JP2021129014A (ja) * 2020-02-13 2021-09-02 株式会社デンソー 窒化物半導体装置の製造方法
JP7396922B2 (ja) 2020-02-13 2023-12-12 株式会社デンソー 窒化物半導体装置の製造方法
JP2021145113A (ja) * 2020-03-13 2021-09-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP7354029B2 (ja) 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP7608720B2 (ja) 2020-03-16 2025-01-07 富士電機株式会社 窒化物半導体装置
JP7674207B2 (ja) 2021-09-21 2025-05-09 株式会社デンソー 半導体装置の製造方法

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