JP2017228571A - 半導体装置、電源回路、及び、コンピュータ - Google Patents

半導体装置、電源回路、及び、コンピュータ Download PDF

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Abstract

【課題】電流コラプスの抑制が可能な半導体装置を提供する。【解決手段】半導体装置100は、第1の窒化物半導体層14と、第1の窒化物半導体層14の上に位置し、第1の窒化物半導体層14よりもバンドギャップの大きい第2の窒化物半導体層16と、第2の窒化物半導体層16の上の第1の電極18と、第2の電極20と、ゲート電極28と、第2の窒化物半導体層16の上の少なくともゲート電極28と第2の電極20との間に位置し、Hf、Zr、及び、Tiから成る群の少なくとも一つの第1の元素の酸化物であって、F、H、D、V、Nb、及び、Taから成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N、P、As、Sb、Bi、Be、Mg、Ca、Sr、Ba、Sc、Y、及び、ランタノイドから成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する第1の絶縁層24と、を備える。【選択図】図1

Description

本発明の実施形態は、半導体装置、電源回路、及び、コンピュータに関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
これまでの技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。
窒化ガリウム(GaN)や窒化アルミニウムガリウム(AlGaN)などのGaN系半導体は、シリコンよりもバンドギャップが大きい。GaN系半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的な高耐圧化や低オン抵抗化が可能である。
しかし、例えば、GaN系半導体を用いたスイッチング素子では、高いドレイン電圧を印加した際に、オン抵抗が増大する「電流コラプス」という問題がある。スイッチング素子の信頼性を向上させるためには、電流コラプスを抑制することが必要である。
特開2014−116401号公報
本発明が解決しようとする課題は、電流コラプスの抑制が可能な半導体装置、電源回路、及び、コンピュータを提供することにある。
本発明の一態様の半導体装置は、第1の窒化物半導体層と、前記第1の窒化物半導体層の上に位置し、前記第1の窒化物半導体層よりもバンドギャップの大きい第2の窒化物半導体層と、前記第2の窒化物半導体層の上の第1の電極と、前記第2の窒化物半導体層の上の第2の電極と、前記第1の電極と前記第2の電極との間に位置するゲート電極と、前記第2の窒化物半導体層の上の少なくとも前記ゲート電極と前記第2の電極との間に位置し、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する第1の絶縁層と、を備える。
第1の実施形態の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の半導体装置の作用及び効果の説明図。 第2の実施形態の半導体装置の模式断面図。 第3の実施形態の半導体装置の模式断面図。 第3の実施形態の半導体装置の作用及び効果の説明図。 第4の実施形態の半導体装置の模式断面図。 第5の実施形態の半導体装置の模式断面図。 第6の実施形態のコンピュータの模式図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「GaN系半導体」とは、GaN(窒化ガリウム)、AlN(窒化アルミニウム)、InN(窒化インジウム)及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が1×1015cm−3以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
(第1の実施形態)
本実施形態の半導体装置は、第1の窒化物半導体層と、第1の窒化物半導体層の上に位置し、第1の窒化物半導体層よりもバンドギャップの大きい第2の窒化物半導体層と、第2の窒化物半導体層の上の第1の電極と、第2の窒化物半導体層の上の第2の電極と、第1の電極と第2の電極との間に位置するゲート電極と、第2の窒化物半導体層の上の少なくともゲート電極と第2の電極との間に位置する第1の絶縁層と、を備える。
第1の絶縁層は、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する。
又は、第1の絶縁層は、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する。
本実施形態の半導体装置は、上記構成を備えることにより、第1の絶縁層が、負の固定電荷を有する。したがって、第1の絶縁層中への電子のトラップが抑制される。よって、電流コラプスが抑制された半導体装置が実現できる。
図1は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMT(High Electron Mobility Transistor)100である。
図1に示すように、HEMT(半導体装置)100は、基板10、バッファ層12、チャネル層(第1の窒化物半導体層)14、バリア層(第2の窒化物半導体層)16、ソース電極(第1の電極)18、ドレイン電極(第2の電極)20、界面膜(第2の絶縁層)22、保護膜(パッシベーション膜:第1の絶縁層)24、ゲート電極28を備える。
基板10は、例えば、シリコン(Si)で形成される。シリコン以外にも、例えば、サファイア(Al)や炭化珪素(SiC)を適用することも可能である。
基板10上に、バッファ層12が設けられる。バッファ層12は、基板10とチャネル層14との間の格子不整合を緩和する機能を備える。バッファ層12は、例えば、窒化アルミニウムガリウム(AlGa1−WN(0<W<1))の多層構造で形成される。バッファ層12上に、チャネル層14が設けられる。チャネル層14は電子走行層とも称される。
チャネル層14は、例えば、アンドープのAlGa1−XN(0≦X<1)である。より具体的には、例えば、アンドープの窒化ガリウム(GaN)である。チャネル層14の膜厚は、例えば、0.1μm以上10μm以下である。
チャネル層14上に、バリア層16が設けられる。バリア層16は電子供給層とも称される。バリア層16のバンドギャップは、チャネル層14のバンドギャップよりも大きい。バリア層16は、例えば、窒化アルミニウムガリウムである。
バリア層16は、例えば、アンドープのAlGa1−YN(0<Y≦1、X<Y)である。バリア層16は、例えば、窒化アルミニウムガリウムである。より具体的には、例えば、アンドープのAl0.25Ga0.75Nである。バリア層16の膜厚は、例えば、10nm以上100nm以下である。
チャネル層14とバリア層16との間は、ヘテロ接合界面となる。HEMT100のヘテロ接合界面に2次元電子ガス(2DEG)が形成されキャリアとなる。
バリア層16上には、ソース電極18とドレイン電極20が形成される。ソース電極18とドレイン電極20は、例えば、金属電極である。ソース電極18とドレイン電極20は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。
ソース電極18及びドレイン電極20と、バリア層16との間は、オーミックコンタクトであることが望ましい。ソース電極18とドレイン電極20との距離は、例えば、5μm以上30μm以下である。
ソース電極18とドレイン電極20の間のバリア層16上に、ゲート電極28が設けられる。ゲート電極28は、バリア層16に接して設けられる。ゲート電極28とバリア層16との間の接合は、ショットキー接合である。
ゲート電極28は、例えば、金属電極である。ゲート電極28は、例えば、窒化チタン(TiN)である。
バリア層16の一部表面には、界面膜22が設けられる。界面膜22は、例えば、窒化シリコンである。界面膜22の膜厚は、例えば、1nm以上10nm以下である。
界面膜22は、バリア層16の酸化や、バリア層16からの原子の離脱を抑制する機能を備える。なお、バリア層16と界面膜22の間に、バリア層16と組成の異なる窒化物半導体の表面被覆層を設けることも可能である。表面被覆層は、例えば、窒化ガリウムである。
界面膜22上には、保護膜24が設けられる。保護膜24は、ゲート電極28とドレイン電極20との間、ゲート電極28とソース電極18との間に設けられる。
保護膜24は、ゲート電極28及びドレイン電極20に接している。言い換えれば、保護膜24は、ゲート電極28とドレイン電極20の間の、全領域にわたって形成されている。
保護膜24の膜厚は、例えば、5nm以上100nm以下である。保護膜24の加工を容易にする観点から、保護膜の膜厚は、20nm以下であることが望ましい。
保護膜24は、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物である。そして、保護膜24は、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有する。更に、保護膜24は、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する。
この場合、酸化物は、例えば、酸化ハフニウム、酸化ジルコニウム、酸化ハフニウムアルミニウム、酸化ジルコニウムアルミニウム、ハフニウムシリケート、ジルコニウムシリケートである。
又は、保護膜24は、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物である。そして、保護膜24は、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有する。更に、保護膜24は、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する。
この場合、酸化物は、例えば、酸化アルミニウム、酸化ハフニウムアルミニウム、酸化ジルコニウムアルミニウムである。
なお、保護膜24中に含まれる元素、及び、元素の濃度は、例えば、二次イオン質量分析法(Secondary Ion Mass Specroscopy:SIMS)により測定することが可能である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図2〜図5は、本実施形態の製造途中の半導体装置の模式断面図である。
以下、保護膜24が、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する場合を例に説明する。
以下、酸化物が酸化ハフニウム、すなわち、第1の元素がHf(ハフニウム)であり、第2の元素がF(フッ素)であり、第3の元素がN(窒素)である場合を例に説明する。
まず、基板10、例えば、シリコン基板を準備する。次に、例えば、シリコン基板上にエピタキシャル成長により、バッファ層12を成長させる。例えば、有機金属気相成長(MOCVD)法によりバッファ層12を成長させる。
次に、バッファ層12上に、チャネル層14となるアンドープのGaN、バリア層16となるアンドープのAl0.25Ga0.75Nをエピタキシャル成長により形成する。例えば、MOCVD法により、チャネル層14、バリア層16を成長させる。
次に、バリア層16上に、界面膜22をとなる窒化シリコン膜を形成する。窒化シリコン膜は、例えば、CVD(Chemical Vapor Deposition)法により形成する。
次に、界面膜22上に酸化ハフニウム膜30を形成する。酸化ハフニウム膜30は、例えば、CVD法により形成する(図2)。
次に、室温の窒素プラズマ中で窒化処理を行う。この窒化処理により、酸化ハフニウム膜30にN(窒素)が導入される(図3)。
窒素以外のP、As、Sb、Biの導入方法として、例えば、それぞれの室温でのプラズマ状態を用いることが可能である。その他の方法として、積層の絶縁膜を形成した後に、N、P、As、Sb、Biをイオン注入して、熱拡散で界面にパイルアップさせる方法も適用可能である。Srなどの金属種に関しては、金属を蒸着させる、もしくは、イオン注入と熱拡散によって導入することが可能である。
次に、室温のフッ素プラズマ中でフッ化処理を行う。このフッ化処理により酸化ハフニウム膜30にF(フッ素)が導入される(図4)。
フッ素以外のHやDの導入方法として、それぞれの室温でのプラズマ状態を用いることが可能である。また、積層の絶縁膜を形成した後に、F、H、Dをイオン注入して、熱拡散で界面にパイルアップさせる方法も適用可能である。Taなどの金属種に関しては、金属を蒸着させる、もしくは、上記のイオン注入と熱拡散によって導入することが可能である。
次に、酸化ハフニウム膜30の一部を除去し、バリア層16上にゲート電極28を形成する(図5)。フッ素が導入された酸化ハフニウム膜30が保護膜24となる。その後、公知の方法により、バリア層16上に、ソース電極18及びドレイン電極20が形成される。
以上の製造方法により、図1に示すHEMT100が形成される。
保護膜24が、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する場合、例えば、酸化ハフニウム膜30にかえて、例えば、酸化アルミニウム膜を適用すれば良い。
次に、本実施形態の半導体装置の作用及び効果について説明する。
図6は、本実施形態の半導体装置の作用及び効果の説明図である。
GaN系半導体のHEMTでは、高いドレイン電圧を印加した際に、オン抵抗が増大する「電流コラプス」という問題がある。「電流コラプス」は、主にゲート電極とドレイン電極間の保護膜中に電子がトラップされることで生じると考えられる。電子は、2DEGとドレイン電極間の電界により加速され保護膜中にトラップされる。
保護膜中、もしくは保護膜と基板との界面に電子がトラップされることでヘテロ接合界面のポテンシャルが変動し、2DEG密度が低下することでオン抵抗が増大すると考えられる。
図6に示すように、本実施形態のHEMT100では、保護膜24が負の固定電荷を有する。負の固定電荷は、保護膜24が、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有することで保護膜24中に形成されている。
又は、負の固定電荷は、保護膜24が、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有することで、保護膜24中に形成されている。
発明者らの第一原理計算の結果、Hf(ハフニウム)、Zr(ジルコニウム)、Ti(チタン)の群から選ばれる少なくとも一つの元素の酸化物中に、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、又は、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)を導入すると、酸素欠陥を生成して安定化することが明らかになった。更に、この酸素欠陥が生成された酸化物中に、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、又は、Ta(タンタル)を導入すると電子を放出して酸素欠陥を埋め、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、又は、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)が負の固定電荷となって安定化することが明らかになった。
また、発明者らの第一原理計算の結果、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、Sc(スカンジウム)の群から選ばれる少なくとも一つの元素の酸化物中に、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)を導入すると、酸素欠陥を生成して安定化することが明らかになった。更に、この酸素欠陥が生成された酸化物(第2の酸化物)中に、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、又は、Ta(タンタル)を導入すると電子を放出して酸素欠陥を埋め、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)が負の固定電荷となって安定化することが明らかになった。
ゲート電極28とドレイン電極20との間の保護膜24が、膜中に十分な量の負の固定電荷を備えることにより、2DEGとドレイン電極20との間の電界強度が緩和される。このため、2DEGから保護膜24に向かう電子の量及びエネルギーが抑制される。したがって、保護膜24中にトラップされる電子の量が抑制される。よって、HEMT100の電流コラプスが抑制される。
特に、本実施形態では、保護膜24は、ゲート電極28とドレイン電極20の間の、全領域にわたって形成されている。したがって、ゲート電極28とドレイン電極20の間の、全領域にわたって保護膜24中にトラップされる電子の量が抑制される。
保護膜24中に含有されるF(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、Ta(タンタル)から選ばれる少なくとも一つの第2の元素の濃度、及び、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素の濃度は、5×1019cm−3以上6.4×1022cm−3以下であることが望ましい。上記範囲を下回ると、十分な電流コラプスの抑制が実現できない可能性がある。また、上記範囲を超えて保護膜24中に上記元素を導入することは困難である。
更に、電流コラプスの抑制効果を向上させる観点から、上記第2の元素の濃度、及び、第3の元素の濃度は、1×1020cm−3以上であることが望ましく、5×1020cm−3以上であることがより望ましい。
本実施形態の半導体装置によれば、電流コラプスの抑制の実現が可能となる。よって、信頼性の向上した半導体装置が実現できる。
(第2の実施形態)
本実施形態の半導体装置は、第2の窒化物半導体層とゲート電極との間に第3の窒化物半導体層を有する点以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については、記述を省略する。
図7は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMT200である。
HEMT200は、バリア層16とゲート電極28との間に、p型層(第3の窒化物半導体層)32を有する。p型層32は、例えば、Mg(マグネシウム)をp型不純物として含有するp型の窒化ガリウムである。
GaN系のHEMTでは、ゲート電極下にも2DEGが誘起されているため、通常は、ゲートに電圧を印加しなくても導通してしまうノーマリー・オン動作となる。特に、大電力を扱うHEMTでは、安全面からゲートに電圧を印加しなければ導通しないノーマリー・オフ動作であることが望ましい。
HEMT200は、p型層32を備えることにより、ゲート電極28下の2DEGが減少する。したがって、HEMT200の閾値電圧を上昇させることが可能である。よって、HEMT200のノーマリー・オフ動作を実現できる。
本実施形態の半導体装置によれば、第1の実施形態同様、電流コラプスが抑制され、信頼性が向上する。更に、半導体装置によれば、ノーマリー・オフ動作を実現できる。
(第3の実施形態)
本実施形態の半導体装置は、第2の窒化物半導体層とゲート電極との間にゲート絶縁層を、更に備える点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、記述を省略する。
図8は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMT300である。
HEMT300は、バリア層16とゲート電極28との間に、ゲート絶縁層26が設けられる。また、バリア層16とゲート絶縁層26との間には、界面膜22が設けられる。
ゲート絶縁層26は、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する。
又は、ゲート絶縁層26は、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する。
なお、ゲート絶縁層26中に含まれる元素、及び、元素の濃度は、例えば、二次イオン質量分析法(Secondary Ion Mass Specroscopy:SIMS)により測定することが可能である。
HEMT300は、例えば、第1の実施形態の製造方法において、酸化ハフニウム膜30の一部を除去せず、酸化ハフニウム膜30上にゲート電極28を形成することで製造可能である。
図9は、本実施形態の半導体装置の作用及び効果の説明図である。
GaN系のHEMTでは、ゲート電極下にも2DEGが誘起されているため、通常は、ゲートに電圧を印加しなくても導通してしまうノーマリー・オン動作となる。特に、大電力を扱うHEMTでは、安全面からゲートに電圧を印加しなければ導通しないノーマリー・オフ動作であることが望ましい。
ゲート絶縁層26は、負の固定電荷を有する。ゲート絶縁層26が膜中に十分な量の負の固定電荷を備えることにより、HEMT300の閾値電圧を上昇させることが可能である。したがって、HEMT300のノーマリー・オフ動作を実現できる。
本実施形態の半導体装置によれば、第1の実施形態同様、電流コラプスが抑制され、信頼性が向上する。更に、半導体装置によれば、ノーマリー・オフ動作を実現できる。
(第4の実施形態)
本実施形態の半導体装置は、第1の窒化物半導体層とゲート電極との間に位置し、第1の窒化物半導体層及びゲート電極に接するゲート絶縁層を、更に、備える点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、記述を省略する。
図10は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMT400である。
HEMT400は、ソース電極18とドレイン電極20の間のバリア層16及びチャネル層14に設けられた溝(リセス)21の内面に、ゲート絶縁層26が形成される。また、溝21内にゲート電極28が設けられる。
溝21の底部はチャネル層14内に位置する。ゲート絶縁層26は、チャネル層14及びゲート電極28に接する。ゲート絶縁層26は、例えば、窒化シリコンと酸化シリコンの積層膜である。
本実施形態の半導体装置によれば、第1の実施形態同様、電流コラプスが抑制され、信頼性が向上する。また、ゲート・リセス構造を備えることにより、ノーマリー・オフ動作を実現できる。
(第5の実施形態)
本実施形態の半導体装置は、溝(リセス)の深さが浅い点で、第4の実施形態と異なっている。以下、第1の実施形態と重複する内容については、記述を省略する。
図11は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMT500である。
HEMT500は、ソース電極18とドレイン電極20の間のバリア層16に設けられた溝(リセス)21の内面に、ゲート絶縁層26が形成される。また、溝21内にゲート電極28が設けられる。
溝21の底部はバリア層16内に位置する。ゲート絶縁層26は、バリア層16及びゲート電極28に接する。ゲート絶縁層26は、例えば、窒化シリコンと酸化シリコンの積層膜である。
本実施形態の半導体装置によれば、第1の実施形態同様、電流コラプスが抑制され、信頼性が向上する。また、ゲート・リセス構造を備えることにより、ノーマリー・オフ動作を実現できる。
(第6の実施形態)
本実施形態の電源回路及びコンピュータは、HEMTを有する。
図12は、本実施形態のコンピュータの模式図である。本実施形態のコンピュータは、サーバ600である。
サーバ600は筐体40内に電源回路42を有する。サーバ600は、サーバソフトウェアを稼働させるコンピュータである。
電源回路42は、第1の実施形態のHEMT100を有する。HEMT100に代えて、第2乃至第5の実施形態のHEMT200、HEMT300、HEMT400、HEMT500を適用しても構わない。
電源回路42は、電流コラプスが抑制されたHEMT100を有することにより、高い信頼性を備える。また、サーバ600は、電源回路42を有することにより、高い信頼性を備える。
本実施形態によれば、高い信頼性を備える電源回路及びコンピュータが実現できる。
実施形態では、窒化物半導体層の材料として窒化ガリウムや窒化アルミニウムガリウムを例に説明したが、例えば、インジウム(In)を含有する窒化インジウムガリウム、窒化インジウムアルミニウム、窒化インジウムアルミニウムガリウムを適用することも可能である。また、窒化物半導体層の材料として窒化アルミニウムを適用することも可能である。
また、実施形態では、バリア層16として、アンドープの窒化アルミニウムガリウムを例に説明したが、n型の窒化アルミニウムガリウムを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
14 チャネル層(第1の窒化物半導体層)
16 バリア層(第2の窒化物半導体層)
18 ソース電極(第1の電極)
20 ドレイン電極(第2の電極)
22 界面膜(第2の絶縁層)
24 保護膜(第1の絶縁層)
26 ゲート絶縁層
28 ゲート電極
42 電源回路
100 HEMT(半導体装置)
200 HEMT(半導体装置)
300 HEMT(半導体装置)
400 HEMT(半導体装置)
500 HEMT(半導体装置)
600 サーバ(コンピュータ)

Claims (16)

  1. 第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に位置し、前記第1の窒化物半導体層よりもバンドギャップの大きい第2の窒化物半導体層と、
    前記第2の窒化物半導体層の上の第1の電極と、
    前記第2の窒化物半導体層の上の第2の電極と、
    前記第1の電極と前記第2の電極との間に位置するゲート電極と、
    前記第2の窒化物半導体層の上の少なくとも前記ゲート電極と前記第2の電極との間に位置し、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する第1の絶縁層と、
    を備える半導体装置。
  2. 前記第1の絶縁層が前記第2の電極に接する請求項1記載の半導体装置。
  3. 前記第2の窒化物半導体層と前記第1の絶縁層との間に第2の絶縁層を、更に備える請求項1又は請求項2記載の半導体装置。
  4. 前記第2の窒化物半導体層と前記ゲート電極との間にゲート絶縁層を、更に備える請求項1乃至請求項3いずれか一項記載の半導体装置。
  5. 前記ゲート絶縁層が、Hf(ハフニウム)、Zr(ジルコニウム)、及び、Ti(チタン)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、Ba(バリウム)、Sc(スカンジウム)、Y(イットリウム)、及び、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する請求項4記載の半導体装置。
  6. 前記第1の窒化物半導体層と前記ゲート電極との間に位置し、前記第1の窒化物半導体層及び前記ゲート電極に接するゲート絶縁層を、更に備える請求項1乃至請求項3いずれか一項記載の半導体装置。
  7. 前記第1の窒化物半導体層は窒化ガリウムであり、前記第2の窒化物半導体層は窒化アルミニウムガリウムである請求項1乃至請求項6いずれか一項記載の半導体装置。
  8. 第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に位置し、前記第1の窒化物半導体層よりもバンドギャップの大きい第2の窒化物半導体層と、
    前記第2の窒化物半導体層の上の第1の電極と、
    前記第2の窒化物半導体層の上の第2の電極と、
    前記第1の電極と前記第2の電極との間に位置するゲート電極と、
    前記第2の窒化物半導体層の上の少なくとも前記ゲート電極と前記第2の電極との間に位置し、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する第1の絶縁層と、
    を備える半導体装置。
  9. 前記第1の絶縁層が前記第2の電極に接する請求項8記載の半導体装置。
  10. 前記第2の窒化物半導体層と前記第1の絶縁層との間に第2の絶縁層を、更に備える請求項8又は請求項9記載の半導体装置。
  11. 前記第2の窒化物半導体層と前記ゲート電極との間にゲート絶縁層を、更に備える請求項8乃至請求項10いずれか一項記載の半導体装置。
  12. 前記ゲート絶縁層が、Al(アルミニウム)、La(ランタン)、Y(イットリウム)、及び、Sc(スカンジウム)から成る群の少なくとも一つの第1の元素の酸化物であって、F(フッ素)、H(水素)、D(重水素)、V(バナジウム)、Nb(ニオブ)、及び、Ta(タンタル)から成る群の少なくとも一つの第2の元素を5×1019cm−3以上含有し、N(窒素)、P(リン)、As(ヒ素)、Sb(アンチモン)、Bi(ビスマス)、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)、Sr(ストロンチウム)、及び、Ba(バリウム)から成る群の少なくとも一つの第3の元素を5×1019cm−3以上含有する請求項11記載の半導体装置。
  13. 前記第1の窒化物半導体層と前記ゲート電極との間に位置し、前記第1の窒化物半導体層及び前記ゲート電極に接するゲート絶縁層を、更に備える請求項8乃至請求項10いずれか一項記載の半導体装置。
  14. 前記第1の窒化物半導体層は窒化ガリウムであり、前記第2の窒化物半導体層は窒化アルミニウムガリウムである請求項8乃至請求項13いずれか一項記載の半導体装置。
  15. 請求項1乃至請求項14いずれか一項記載の半導体装置を備える電源回路。
  16. 請求項1乃至請求項14いずれか一項記載の半導体装置を備えるコンピュータ。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019003991A (ja) * 2017-06-13 2019-01-10 住友電工デバイス・イノベーション株式会社 窒化物半導体トランジスタの製造方法及び窒化物半導体トランジスタ
JP2019153726A (ja) * 2018-03-06 2019-09-12 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP2020205449A (ja) * 2018-03-06 2020-12-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP2021118251A (ja) * 2020-01-24 2021-08-10 富士通株式会社 半導体装置
JP2023500261A (ja) * 2019-11-01 2023-01-05 レイセオン カンパニー フィールドプレートを有する電界効果トランジスタ

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11424335B2 (en) * 2017-09-26 2022-08-23 Intel Corporation Group III-V semiconductor devices having dual workfunction gate electrodes
WO2020215322A1 (zh) * 2019-04-26 2020-10-29 苏州晶湛半导体有限公司 一种半导体结构及其制备方法
US11335798B2 (en) * 2020-01-06 2022-05-17 Semiconductor Components Industries, Llc Enhancement mode MISHEMT with GaN channel regrowth under a gate area
CN114759085B (zh) * 2022-03-02 2024-05-28 山东大学 一种基于ScAlN介质层的InAlN/GaN MIS-HEMT及其制备方法
TWI832676B (zh) * 2022-06-09 2024-02-11 超赫科技股份有限公司 高電子遷移率電晶體之製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182750A (ja) * 2009-02-03 2010-08-19 Sharp Corp Iii−v族化合物半導体素子
JP2010206048A (ja) * 2009-03-05 2010-09-16 Panasonic Corp 電界効果トランジスタ装置
JP2011529639A (ja) * 2008-07-31 2011-12-08 クリー インコーポレイテッド 常時オフ半導体デバイスおよびその作製方法
US20120091522A1 (en) * 2010-10-19 2012-04-19 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2012174804A (ja) * 2011-02-18 2012-09-10 Advantest Corp 半導体装置、試験装置、および製造方法
JP2013041969A (ja) * 2011-08-15 2013-02-28 Advantest Corp 半導体装置、半導体装置の製造方法、および試験装置
US20130256686A1 (en) * 2012-03-29 2013-10-03 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックIpマネジメント株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI436474B (zh) 2007-05-07 2014-05-01 Sony Corp A solid-state image pickup apparatus, a manufacturing method thereof, and an image pickup apparatus
US9040983B2 (en) * 2010-10-29 2015-05-26 Industrial Technology Research Institute Passivation layer structure of semiconductor device and method for forming the same
KR101256466B1 (ko) * 2012-02-06 2013-04-19 삼성전자주식회사 질화물계 이종접합 반도체 소자 및 그 제조 방법
JP6056435B2 (ja) 2012-12-07 2017-01-11 ソニー株式会社 半導体装置
JP6171435B2 (ja) * 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2014241350A (ja) 2013-06-12 2014-12-25 パナソニック株式会社 電界効果トランジスタおよびその製造方法
JP6478752B2 (ja) * 2015-03-24 2019-03-06 株式会社東芝 半導体装置及びその製造方法
US10651317B2 (en) * 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011529639A (ja) * 2008-07-31 2011-12-08 クリー インコーポレイテッド 常時オフ半導体デバイスおよびその作製方法
JP2010182750A (ja) * 2009-02-03 2010-08-19 Sharp Corp Iii−v族化合物半導体素子
JP2010206048A (ja) * 2009-03-05 2010-09-16 Panasonic Corp 電界効果トランジスタ装置
US20120091522A1 (en) * 2010-10-19 2012-04-19 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2012089677A (ja) * 2010-10-19 2012-05-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2012174804A (ja) * 2011-02-18 2012-09-10 Advantest Corp 半導体装置、試験装置、および製造方法
JP2013041969A (ja) * 2011-08-15 2013-02-28 Advantest Corp 半導体装置、半導体装置の製造方法、および試験装置
US20130256686A1 (en) * 2012-03-29 2013-10-03 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
JP2013207274A (ja) * 2012-03-29 2013-10-07 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックIpマネジメント株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019003991A (ja) * 2017-06-13 2019-01-10 住友電工デバイス・イノベーション株式会社 窒化物半導体トランジスタの製造方法及び窒化物半導体トランジスタ
JP2019153726A (ja) * 2018-03-06 2019-09-12 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP2020205449A (ja) * 2018-03-06 2020-12-24 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
US11227942B2 (en) 2018-03-06 2022-01-18 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing the same, power circuit, and computer
US11894452B2 (en) 2018-03-06 2024-02-06 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing the same, power circuit, and computer
JP2023500261A (ja) * 2019-11-01 2023-01-05 レイセオン カンパニー フィールドプレートを有する電界効果トランジスタ
JP2021118251A (ja) * 2020-01-24 2021-08-10 富士通株式会社 半導体装置
JP7443788B2 (ja) 2020-01-24 2024-03-06 富士通株式会社 半導体装置

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