JP2021118251A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021118251A
JP2021118251A JP2020010323A JP2020010323A JP2021118251A JP 2021118251 A JP2021118251 A JP 2021118251A JP 2020010323 A JP2020010323 A JP 2020010323A JP 2020010323 A JP2020010323 A JP 2020010323A JP 2021118251 A JP2021118251 A JP 2021118251A
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
negative charge
charge generation
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020010323A
Other languages
English (en)
Other versions
JP7443788B2 (ja
Inventor
剛三 牧山
Kozo Makiyama
剛三 牧山
史朗 尾崎
Shiro Ozaki
史朗 尾崎
敦史 山田
Atsushi Yamada
敦史 山田
淳二 小谷
Junji Kotani
淳二 小谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2020010323A priority Critical patent/JP7443788B2/ja
Priority to US17/129,552 priority patent/US11646366B2/en
Publication of JP2021118251A publication Critical patent/JP2021118251A/ja
Application granted granted Critical
Publication of JP7443788B2 publication Critical patent/JP7443788B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ドレイン耐圧を向上することができる半導体装置を提供する。【解決手段】半導体装置は、互いに積層された電子走行層及び電子供給層と、前記電子供給層の上方に設けられたソース電極、ドレイン電極及びゲート電極と、前記電子供給層上で、前記ゲート電極と前記ドレイン電極との間に設けられた第１キャップ層と、前記第１キャップ層上に設けられ、負の電荷を生成する負電荷生成層と、を有する。【選択図】図３

Description

本開示は、半導体装置に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体装置に適用することについて種々の検討が行われている。窒化物半導体を用いた半導体装置の例として、高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）等の電界効果トランジスタが挙げられる。ＧａＮ系ＨＥＭＴでは、電子走行層（チャネル層）にＧａＮが、電子供給層（障壁層）にＡｌＮ又はＡｌＧａＮが用いられる。
従来のＨＥＭＴでは、ゲート電極がドレイン電極よりもソース電極に近く配置されることがある。ゲート電極とソース電極との間の距離が短いほどソース抵抗が低く、大きな出力密度を得やすい。ゲート電極とドレイン電極との間の距離が長いほどドレイン抵抗が高く、高いドレイン耐圧を得やすい。
特開２００１−２３０４０７号公報 特開２０１３−２２９４８６号公報 特開２０１４−２２９７６７号公報 特開２０１６−１２７０８９号公報 特開２０１８−０１０９３６号公報 特開２０１３−２２５６２１号公報 特開２０１４−２４１３７９号公報 特開２００２−１００６４２号公報
しかしながら、従来のＨＥＭＴの構造では、ドレイン耐圧をより高めることが困難である。
本開示の目的は、ドレイン耐圧を向上することができる半導体装置を提供することにある。
本開示の一形態によれば、互いに積層された電子走行層及び電子供給層と、前記電子供給層の上方に設けられたソース電極、ドレイン電極及びゲート電極と、前記電子供給層上で、前記ゲート電極と前記ドレイン電極との間に設けられた第１キャップ層と、前記第１キャップ層上に設けられ、負の電荷を生成する負電荷生成層と、を有する半導体装置が提供される。
本開示によれば、ドレイン耐圧を向上することができる。
参考例に係る半導体装置における電子濃度の分布を示す図である。 参考例に係る半導体装置における電界強度の分布を示す図である。 第１実施形態に係る半導体装置を示す断面図である。 第１実施形態に関するシミュレーションの結果を示す図（その１）である。 第１実施形態に関するシミュレーションの結果を示す図（その２）である。 第２実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 負電荷生成層の材料とシートキャリア濃度との関係を示す図である。 第２実施形態に倣って製造した半導体装置のレイン電圧とドレイン電流との関係を示す図である。 第３実施形態に係る半導体装置を示す断面図である。 第３実施形態に係る半導体装置の製造方法を示す断面図である。 第４実施形態に係る半導体装置を示す断面図である。 第４実施形態に係る半導体装置の製造方法を示す断面図である。 第５実施形態に係る半導体装置を示す断面図である。 第６実施形態に係る半導体装置を示す断面図である。 第６実施形態に関するシミュレーションの結果を示す図（その１）である。 第６実施形態に関するシミュレーションの結果を示す図（その２）である。 第６実施形態に関するシミュレーションの結果を示す図（その３）である。 第７実施形態に係る半導体装置を示す断面図である。 第７実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第７実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第７実施形態に倣って製造した半導体装置のドレイン電圧とドレイン電流との関係を示す図である。 第８実施形態に係る半導体装置を示す断面図である。 第９実施形態に係る半導体装置を示す断面図である。 第１０実施形態に係る半導体装置を示す断面図である。 第１１実施形態に係るディスクリートパッケージを示す図である。 第１２実施形態に係るＰＦＣ回路を示す結線図である。 第１３実施形態に係る電源装置を示す結線図である。 第１４実施形態に係る増幅器を示す結線図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（参考例）
本願発明者らは、従来のＨＥＭＴにおいてドレイン耐圧の向上が困難である原因を究明すべく、参考例を用いながら鋭意検討を行った。図１は、参考例に係る半導体装置における電子濃度の分布を示す図である。図２は、参考例に係る半導体装置における電界強度の分布を示す図である。図１中の電子濃度の単位はｃｍ−３である。図２中の電界強度の単位はＶ／ｃｍである。図２中の電界強度の符号は電界の方向を示す。図２中の電界強度は、ソース−ドレイン間電圧が１００Ｖ、ソース−ゲート間電圧が−８Ｖのときの電界強度である。
参考例に係る半導体装置では、ＧａＮの電子走行層９２ｃ上にＡｌＧａＮの電子供給層９２ｅが設けられ、電子供給層９２ｅ上にゲート電極９６が設けられている。ゲート電極９６は、基部９６ａと、基部９６ａ上の傘部９６ｂとを有し、ゲート電極９６の断面形状は略Ｔ字型となっている。ゲート電極９６の周囲にＳｉ３Ｎ４の絶縁層９３が設けられている。つまり、絶縁層９３は、ストイキオメトリの窒化シリコン層である。絶縁層９３は傘部９６ｂと電子供給層９２ｅとの間にも存在する。
このような構成の参考例では、図１に示すように、熱平衡状態では、ソース電極からドレイン電極までの範囲内で、ゲート電極９６の直下の空乏層の変調領域を除き、電子走行層９２ｃと電子供給層９２ｅとの間のヘテロ界面の近傍に均一な濃度で電子が分布する。つまり、濃度がほぼ均一の２次元電子ガス（２ＤＥＧ）が存在する。
ヘテロ界面の近傍に高濃度の２ＤＥＧが存在するため、図２に示すように、ゲート電極９６の近傍において高濃度の電子が誘起され、ドレイン電極の高い電位が伝播する。このため、ゲート電極９６のドレイン端でのトンネル電流が大きく、ゲート電極とドレイン電極との間の距離を長くしても、ドレイン耐圧を向上させることが困難である。このことから、ゲート電極９６の近傍における電子濃度を低減すれば、電界集中を抑制してドレイン耐圧が向上すると考えられる。
本願発明者らは、これらの新たな知見に基づき、ドレイン耐圧をより向上すべく鋭意検討を行った。この結果、下記の実施形態に想到した。
（第１実施形態）
第１実施形態について説明する。第１実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図３は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態に係る半導体装置１００は、図３に示すように、互いに積層された電子走行層（チャネル層）１０２ｃ及び電子供給層（障壁層）１０２ｅと、キャップ層１０２ｆと、負電荷生成層１３１と、ソース電極１０４と、ドレイン電極１０５と、ゲート電極１０６とを有する。
ソース電極１０４、ドレイン電極１０５及びゲート電極１０６は、電子供給層１０２ｅの上方に設けられている。ゲート電極１０６はソース電極１０４とドレイン電極１０５との間に設けられている。例えば、ゲート電極１０６は、基部１０６ａと、基部１０６ａ上の傘部１０６ｂとを有する。キャップ層１０２ｆは、電子供給層１０２ｅ上で、少なくともゲート電極１０６とドレイン電極１０５との間に設けられている。キャップ層１０２ｆ上に、負の電荷を生成する負電荷生成層１３１が設けられている。
負電荷生成層１３１は、正孔よりも電子を多く含み、負に帯電している。例えば、負電荷生成層１３１は、陰イオンになりやすい元素又は電子親和力が大きい元素がストイキオメトリよりも過剰な組成を有する。例えば、負電荷生成層１３１は、ストイキオメトリよりも、陰イオン又は電気陰性度の高い元素が過剰な組成を有してもよい。
例えば、負電荷生成層１３１は、窒素が過多の窒化シリコン層又は酸素が過多の酸化アルミニウム層である。負電荷生成層１３１が、窒素が過多の窒化シリコン層である場合、負電荷生成層１３１の組成をＳｉＸＮＹと表すと、Ｘ／Ｙの値が３／４より小さい。負電荷生成層１３１が、酸素が過多の酸化アルミニウム層である場合、負電荷生成層１３１の組成をＡｌＸＯＹと表すと、Ｘ／Ｙの値が２／３より小さい。
例えば、負電荷生成層１３１が、フッ素が過多のフッ化アルミニウム層又はフッ化シリコン層であってもよい。負電荷生成層１３１が、フッ素が過多のフッ化アルミニウム層である場合、負電荷生成層１３１の組成をＡｌＸＦＹと表すと、Ｘ／Ｙの値が１／３より小さい。負電荷生成層１３１が、フッ素が過多のフッ化シリコン層である場合、負電荷生成層１３１の組成をＳｉＸＦＹと表すと、Ｘ／Ｙの値が１／４より小さい。
負電荷生成層１３１は、３種類以上の元素から構成されてもよい。例えば、負電荷生成層１３１は、ＡｌＯＮ、ＳｉＯＮ、ＡｌＯＦ又はＳｉＯＦの層であってもよい。
負電荷生成層１３１がＡｌＯＮ層である場合、Ａｌが陽イオンとなる元素であり、Ｏ及びＮが陰イオンとなる元素であり、アルミニウムイオンの価数ａ１は３、酸化物イオンの価数ｂ１は２、窒化物イオンの価数ｂ２は３である。負電荷生成層１３１の組成をＡｌＸ１ＯＹ１ＮＹ２と表すと、ａ１×Ｘ１−（ｂ１×Ｙ１＋ｂ２×Ｙ２）＝３×Ｘ１−（２×Ｙ１＋３×Ｙ２）が負である。
負電荷生成層１３１がＳｉＯＮ層である場合、Ｓｉが陽イオンとなる元素であり、Ｏ及びＮが陰イオンとなる元素であり、シリコンイオンの価数ａ１は４、酸化物イオンの価数ｂ１は２、窒化物イオンの価数ｂ２は３である。負電荷生成層１３１の組成をＳｉＸ１ＯＹ１ＮＹ２と表すと、ａ１×Ｘ１−（ｂ１×Ｙ１＋ｂ２×Ｙ２）＝４×Ｘ１−（２×Ｙ１＋３×Ｙ２）が負である。
負電荷生成層１３１がＡｌＯＦ層である場合、Ａｌが陽イオンとなる元素であり、Ｏ及びＦが陰イオンとなる元素であり、アルミニウムイオンの価数ａ１は３、酸化物イオンの価数ｂ１は２、フッ化物イオンの価数ｂ２は１である。負電荷生成層１３１の組成をＡｌＸ１ＯＹ１ＦＹ２と表すと、ａ１×Ｘ１−（ｂ１×Ｙ１＋ｂ２×Ｙ２）＝３×Ｘ１−（２×Ｙ１＋１×Ｙ２）が負である。
負電荷生成層１３１がＳｉＯＦ層である場合、Ｓｉが陽イオンとなる元素であり、Ｏ及びＦが陰イオンとなる元素であり、シリコンイオンの価数ａ１は４、酸化物イオンの価数ｂ１は２、フッ化物イオンの価数ｂ２は１である。負電荷生成層１３１の組成をＳｉＸ１ＯＹ１ＦＹ２と表すと、ａ１×Ｘ１−（ｂ１×Ｙ１＋ｂ２×Ｙ２）＝４×Ｘ１−（２×Ｙ１＋１×Ｙ２）が負である。
一般化すると、負電荷生成層１３１は、ｍ種類（ｍは自然数）の陽イオンとなる元素と、ｎ種類（ｎは自然数）の陰イオンとなる元素とから構成されてもよく、負電荷生成層１３１の組成をＡｍＸｍ・・・ＢｎＹｎ・・・と表し、元素Ａｍの陽イオンの価数をａｍとし、元素Ｂｎの陰イオンの価数をｂｎとしたとき、Σａｍ×Ｘｍ−Σｂｎ×Ｙｎが負である。
ここで、負電荷生成層１３１の作用について説明する。図４及び図５は、第１実施形態に関するシミュレーションの結果を示す図である。このシミュレーションでは、キャップ層１０２ｆが、厚さが１０ｎｍのＧａＮ層であり、負電荷生成層１３１に代えて、キャップ層１０２ｆの上面に種々の電荷が付与されたものとして、電界強度の分布（図４）及びゲート電圧とゲート電流との関係（図５）を調査した。図４（ａ）には、正の電荷（正孔）が７．０×１０１２ｃｍ−２の濃度で付与されたときの電界強度の分布を示す。図４（ｂ）には、正の電荷（正孔）が３．５×１０１２ｃｍ−２の濃度で付与されたときの電界強度の分布を示す。図４（ｃ）には、電荷が付与されていないときの電界強度の分布を示す。図４（ｄ）には、負の電荷（電子）が３．５×１０１２ｃｍ−２の濃度で付与されたときの電界強度の分布を示す。図４（ｅ）には、負の電荷（電子）が７．０×１０１２ｃｍ−２の濃度で付与されたときの電界強度の分布を示す。また、図５には、図４（ａ）〜図４（ｅ）に対応する各条件の下でのゲート電圧とゲート電流との関係を示す。図５では、ドレインを接地している。
図４に示すように、正の電荷の量が多いほど、ゲート電極１０６の傘部１０６ｂのドレイン電極側の端部とキャップ層１０２ｆとの間に強い負方向の電界が集中しやすく、負の電荷の量が多いほど、電界集中が緩和されている。このことは、負の電荷の量が多いほど、優れたドレイン耐圧が得られることを意味する。
図５に示すように、正の電荷が付与されたときには、負のバイアス（ゲート電圧）がゲート電極１０６に印加されると、ゲート電流が大きくなりやすい。これに対し、負の電荷が付与されたときには、負のバイアスがゲート電極１０６に印加されても、ゲート電流はほとんど流れない。このことは、負の電荷の量が多いほど、優れたドレイン耐圧が得られることを意味する。図５に示すゲート電流は２端子逆方向リーク電流に相当する。
これらシミュレーションの結果より、キャップ層１０２ｆの上面に負の電荷が付与されることで、ドレイン耐圧が向上することが明らかである。これは、負の電荷が付与されることで、電子走行層１０２ｃの上面近傍の電子濃度が、負の電荷が付与された領域の下方で低下し、電界強度が低下し、ゲート電極１０６のドレイン側端からのトンネル電流が低下するためである。
第１実施形態では、キャップ層１０２ｆ上に負電荷生成層１３１が設けられているため、電子走行層１０２ｃの上面近傍の電子濃度が、負電荷生成層１３１の下方で低下し、ドレイン耐圧を向上することができる。
（第２実施形態）
第２実施形態について説明する。第２実施形態は、ＨＥＭＴを含む半導体装置に関する。図６は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態に係る半導体装置２００では、図６に示すように、例えば半絶縁性のＳｉＣ基板等の基板２０１上に半導体積層構造２０２が形成されている。半導体積層構造２０２は、核形成層２０２ａ、バッファ層２０２ｂ、電子走行層（チャネル層）２０２ｃ、中間層２０２ｄ、電子供給層（障壁層）２０２ｅ及びキャップ層２０２ｆをエピタキシャル成長させる。核形成層２０２ａ、バッファ層２０２ｂ、電子走行層２０２ｃ、中間層２０２ｄ、電子供給層２０２ｅ及びキャップ層２０２ｆを含む。核形成層２０２ａは、例えばＡｌＮ層を含む。バッファ層２０２ｂは、例えばＡｌＧａＮ層を含む。電子走行層２０２ｃは、例えば不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）を含む。中間層２０２ｄは、例えばＡｌＮ層を含む。電子供給層２０２ｅは、例えばＡｌＧａＮ層又はＡｌＮ層を含む。キャップ層２０２ｆは、例えばＧａＮ層を含む。
半導体積層構造２０２に素子領域を画定する素子分離領域２０３が形成されている。素子領域内でキャップ層２０２ｆ及び電子供給層２０２ｅに、ソース電極用のリセス２２２と、ドレイン電極用のリセス２２３が形成されている。リセス２２２及び２２３は厚さ方向で電子供給層２０２ｅの途中まで形成されており、リセス２２２及び２２３の底面は電子供給層２０２ｅ内に位置する。リセス２２２内にソース電極２０４が形成され、リセス２２３内にドレイン電極２０５が形成されている。
リセス２２２とリセス２２３との間でキャップ層２０２ｆに、ゲート電極用のリセス２２１が形成されている。キャップ層２０２ｆは、リセス２２１よりもソース電極２０４側に位置する第１部２４１と、リセス２２１よりもドレイン電極２０５側に位置する第２部２４２とを有する。第２部２４２は第１部２４１よりも厚い。例えば、第１部２４１の厚さは２ｎｍ〜３ｎｍであり、第２部２４２の厚さは５ｎｍ以上であり、好ましくは１０ｎｍ以上である。第２部２４２上に負電荷生成層２３１が形成されている。半導体積層構造２０２上に、ソース電極２０４、ドレイン電極２０５及び負電荷生成層２３１を覆う絶縁層２３２が形成されている。絶縁層２３２には、厚さ方向からの平面視でリセス２２１に倣う開口部２２４が形成されている。開口部２２４を通じて半導体積層構造２０２と接するゲート電極２０６が形成されている。
ゲート電極２０６は、基部２０６ａと、基部２０６ａ上の傘部２０６ｂとを有し、ゲート電極２０６の断面形状は、例えば略Ｔ字型となっている。基部２０６ａのゲート長方向の寸法は、リセス２２１のゲート長方向の寸法と略一致する。傘部２０６ｂはゲート長方向で基部２０６ａからソース電極２０４側及びドレイン電極２０５側の両側に広がる形状を有する。従って、傘部２０６ｂのゲート長方向の寸法は基部２０６ａのゲート長方向の寸法よりも大きい。
負電荷生成層２３１は、平面視で、傘部２０６ｂの基部２０６ａからドレイン電極２０５側に広がる部分と重なり、かつ、傘部２０６ｂのドレイン電極２０５側の端部よりもドレイン電極２０５側に広がるようにして、キャップ層２０２ｆの第２部２４２上に設けられている。例えば、負電荷生成層２３１のソース電極２０４側の端部はゲート電極２０６に接し、負電荷生成層２３１のドレイン電極２０５側の端部はドレイン電極２０５から離間している。
負電荷生成層２３１の組成はストイキオメトリからずれた組成となっている。例えば、負電荷生成層２３１は、陰イオンになりやすい元素又は電子親和力が大きい元素がストイキオメトリよりも過剰な組成を有する。例えば、負電荷生成層２３１は、ストイキオメトリよりも、陰イオン又は電気陰性度の高い元素が過剰な組成を有してもよい。負電荷生成層２３１は、正孔よりも電子を多く含み、負に帯電している。負電荷生成層２３１としては、例えば、シリコン及び窒素から構成され、負電荷生成層２３１の組成をＳｉＸＮＹと表したとき、Ｘ／Ｙの値が３／４より小さい窒化シリコン層を用いることができる。例えば、この窒化シリコン層の６３３ｎｍレーザ光に対する屈折率は１．８５である。
一方、絶縁層２３２は、ストイキオメトリの層であり、正又は負のいずれにも帯電していない。絶縁層２３２としては、例えば、組成がＳｉ３Ｎ４で表される窒化シリコン層を用いることができる。絶縁層２３２の厚さは、例えば８０ｎｍ〜１２０ｎｍである。
半導体装置２００では、負電荷生成層２３１が平面視で、傘部２０６ｂの基部２０６ａからドレイン電極２０５側に広がる部分と重なり、かつ、傘部２０６ｂのドレイン電極２０５側の端部よりもドレイン電極２０５側に広がるようにして設けられている。このため、傘部２０６ｂのドレイン電極２０５側の端部の下方において、電子走行層２０２ｃの上面近傍の２ＤＥＧの密度が低く抑えられる。従って、第２実施形態によれば、ドレイン耐圧を向上することができる。
負電荷生成層２３１の厚さは２０ｎｍ以上であることが好ましい。負電荷生成層２３１の厚さが２０ｎｍ未満であると、電子走行層２０２ｃの上面近傍の２ＤＥＧの密度を低減する効果が低くなるおそれがある。
次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図７〜図１０は、第２実施形態に係る半導体装置２００の製造方法を示す断面図である。
まず、図７（ａ）に示すように、例えば半絶縁性のＳｉＣ基板等の基板２０１上に、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法により、核形成層２０２ａ、バッファ層２０２ｂ、電子走行層（チャネル層）２０２ｃ、中間層２０２ｄ、電子供給層（障壁層）２０２ｅ及びキャップ層２０２ｆをエピタキシャル成長させる。核形成層２０２ａ、バッファ層２０２ｂ、電子走行層２０２ｃ、中間層２０２ｄ、電子供給層２０２ｅ及びキャップ層２０２ｆが半導体積層構造２０２に含まれる。
核形成層２０２ａとしては、例えばＡｌＮ層を形成する。バッファ層２０２ｂとしては、例えばＡｌＧａＮ層を形成する。電子走行層２０２ｃとしては、例えば不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）を形成する。中間層２０２ｄとしては、例えばＡｌＮ層を形成する。電子供給層２０２ｅとしては、例えばＡｌＧａＮ層又はＡｌＮ層を形成する。キャップ層２０２ｆとしては、例えば厚さが１０ｎｍのＧａＮ層を形成する。
半導体積層構造２０２の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。なお、電子走行層２０２ｃと電子供給層２０２ｅとの間の中間層２０２ｄは必要に応じて形成することができる。
次いで、図７（ｂ）に示すように、半導体積層構造２０２に素子領域を画定する素子分離領域２０３を形成する。素子分離領域２０３の形成では、例えば、素子分離領域２０３を形成する予定の領域を露出するフォトレジストのパターンを半導体積層構造２０２上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。素子分離領域２０３は、基板２０１に入り込むように形成してもよい。
その後、図７（ｃ）に示すように、リセス２２１を形成する予定の領域と、リセス２２１を形成する予定の領域とリセス２２２を形成する予定の領域との間の領域とに対応する開口部２５１ｘを有するレジストパターン２５１を半導体積層構造２０２上に形成する。続いて、レジストパターン２５１をマスクとして用い、キャップ層２０２ｆのドライエッチングを行うことにより、開口部２５１ｘに倣う凹部２０２ｘをキャップ層２０２ｆに形成する。キャップ層２０２ｆのドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。キャップ層２０２ｆの残し厚は、例えば２ｎｍ〜３ｎｍとする。
次いで、図８（ａ）に示すように、加温した有機溶剤を用いてレジストパターン２５１を除去する。その後、リセス２２１を形成する予定の領域に対応する開口部２５２ｇを有するレジストパターン２５２を半導体積層構造２０２上に形成する。開口部２５２ｇのゲート長方向の寸法は、例えば０．２３μｍ〜０．２７μｍとする。続いて、レジストパターン２５２をマスクとして用い、キャップ層２０２ｆのドライエッチングを行うことにより、開口部２５２ｇに倣うリセス２２１をキャップ層２０２ｆに形成する。リセス２２１は凹部２０２ｘに繋がる。キャップ層２０２ｆのドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。
次いで、図８（ｂ）に示すように、加温した有機溶剤を用いてレジストパターン２５２を除去する。その後、リセス２２２を形成する予定の領域に対応する開口部２５３ｓと、リセス２２３を形成する予定の領域に対応する開口部２５３ｄとを有するレジストパターン２５３を半導体積層構造２０２上に形成する。続いて、レジストパターン２５３をマスクとして用い、キャップ層２０２ｆ及び電子供給層２０２ｅのドライエッチングを行うことにより、開口部２５３ｓに倣うリセス２２２と、開口部２５３ｄに倣うリセス２２３とをキャップ層２０２ｆ及び電子供給層２０２ｅに形成する。リセス２２２及び２２３の形成では、厚さ方向で電子供給層２０２ｅの一部を残す。つまり、リセス２２２及び２２３の底面が電子供給層２０２ｅ内に位置するようにドライエッチングを行う。リセス２２２は凹部２０２ｘに繋がる。キャップ層２０２ｆ及び電子供給層２０２ｅのドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。キャップ層２０２ｆのリセス２２１とリセス２２２との間の部分が第１部２４１となり、キャップ層２０２ｆのリセス２２１とリセス２２３との間の部分が第２部２４２となる。
次いで、図８（ｃ）に示すように、加温した有機溶剤を用いてレジストパターン２５３を除去する。その後、レジストパターン２５４と、その上のレジストパターン２５５とを含む２層レジストパターンを半導体積層構造２０２上に形成する。レジストパターン２５４は、ソース電極２０４を形成する予定の領域に対応する開口部２５４ｓと、ドレイン電極２０５を形成する予定の領域に対応する開口部２５４ｄとを有する。レジストパターン２５５は、ソース電極２０４を形成する予定の領域に対応する開口部２５５ｓと、ドレイン電極２０５を形成する予定の領域に対応する開口部２５５ｄとを有する。庇構造（セットバック構造）続いて、レジストパターン２５４及び２５５をマスクとして用い、リセス２２２の内側と、リセス２２３の内側とに金属膜２１１を形成する。金属膜２１１の形成に当たっては、例えば、高真空蒸着法によりＴｉ層を形成し、その上に高真空蒸着法によりＡｌ層を形成する。例えば、Ｔｉ層の厚さは１０ｎｍ〜３０ｎｍとし、Ａｌ層の厚さは１００ｎｍ〜３００ｎｍとする。図示を省略するが、金属膜１１１はレジストパターン２５５上にも形成される。
次いで、図９（ａ）に示すように、レジストパターン２５４及び２５５を、レジストパターン２５５上の金属膜２１１と共に除去する。この結果、リセス２２２の内側にソース電極２０４が形成され、リセス２２３の内側にドレイン電極２０５が形成される。このように、ソース電極２０４及びドレイン電極２０５の形成では、例えば蒸着及びリフトオフの技術を用いることができる。その後、５５０℃〜６５０℃での熱処理（合金化処理）を行うことにより、ソース電極２０４及びドレイン電極２０５と半導体積層構造２０２の表面との間をオーミックコンタクトさせる。続いて、負に帯電し、ソース電極２０４及びドレイン電極２０５を覆う層２３０を半導体積層構造２０２上に形成する。層２３０としては、例えば、６３３ｎｍレーザ光に対する屈折率が１．８５の窒化シリコン層を形成する。層２３０は、例えば、原料ガスとしてＳｉＨ４ガス及びＮＨ３ガスを用い、キャリアガスとしてＮ２ガスを用い、プラズマ化学気相成長（chemical vapor deposition）法により形成することができる。
次いで、図９（ｂ）に示すように、負電荷生成層２３１を形成する予定の領域を覆うレジストパターン２５６を層２３０上に形成する。その後、レジストパターン２５６をマスクとして用い、層２３０のドライエッチングを行うことにより、層２３０のレジストパターン２５６から露出している部分を除去する。この結果、キャップ層２０２ｆ上に選択的に負電荷生成層２３１が形成される。
続いて、図９（ｃ）に示すように、加温した有機溶剤を用いてレジストパターン２５６を除去する。次いで、６００℃、１分の熱処理を行って、負電荷生成層２３１の下方において、電子走行層２０２ｃの上面近傍の電子濃度を低減させる。その後、ソース電極２０４、ドレイン電極２０５及び負電荷生成層２３１を覆う絶縁層２３２を半導体積層構造２０２上に形成する。絶縁層２３２としては、例えば、組成がＳｉ３Ｎ４で表される窒化シリコン層を形成する。絶縁層２３２は、例えば、原料ガスとしてＳｉＨ４ガス及びＮＨ３ガスを用い、キャリアガスとしてＮ２ガスを用い、プラズマＣＶＤ法により形成することができる。
次いで、図１０（ａ）に示すように、開口部２２４を形成する予定の領域に対応する開口部２５７ｇを有するレジストパターン２５７を絶縁層２３２上に形成する。開口部２５７ｇのゲート長方向の寸法は、例えば０．２３μｍ〜０．２７μｍとする。その後、レジストパターン２５７をマスクとして用い、絶縁層２３２のドライエッチングを行うことにより、開口部２５７ｇに倣う開口部２２４を絶縁層２３２に形成する。例えば、開口部２２４は、平面視でリセス２２１と重なり合うように形成する。絶縁層２３２のドライエッチングでは、例えばＳＦ６をエッチングガスとして用いる。
続いて、図１０（ｂ）に示すように、加温した有機溶剤を用いてレジストパターン２５７を除去する。次いで、レジストパターン２５８と、その上のレジストパターン２５９と、その上のレジストパターン２６０とを含む３層レジストパターンを絶縁層２３２上に形成する。レジストパターン２５８は、ゲート電極２０６を形成する予定の領域に対応する開口部２５８ｇを有する。レジストパターン２５９は、ゲート電極２０６を形成する予定の領域に対応する開口部２５９ｇを有する。レジストパターン２６０は、ゲート電極２０６を形成する予定の領域に対応する開口部２６０ｇを有する。
レジストパターン２５８〜２６０の形成では、まず、スピンコート法による塗布及びプリベークを３回繰り返すことにより、３層のレジスト層を形成し、最も上方に位置するレジスト層に開口部２６０ｇを形成してレジストパターン２６０を形成する。開口部２６０ｇのゲート長方向の寸法は、例えば０．８μｍ〜１．２μｍとする。次いで、レジストパターン２６０をマスクとして中間のレジスト層に開口部２５９ｇを形成することにより、レジストパターン２６０に対してゲート長方向の寸法が０．３μｍ〜０．７μｍの庇構造（セットバック構造）を備えたレジストパターン２５９を形成する。その後、最も下方に位置するレジスト層に開口部２５８ｇを形成してレジストパターン２５８を形成する。開口部２５８ｇのゲート長方向の寸法は、例えば０．２μｍ〜０．３μｍとする。レジストパターン２５８の材料としては、例えばポリメチルメタクリレート（ＰＭＭＡ）（例えば、米国マイクロケム社製）を用いることができる。レジストパターン２５９の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用いることができる。レジストパターン２６０の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。これらのレジスト材料はスピンコート法により塗布することができ、塗布後にプリベークを行う。開口部２６０ｇを形成する際の露光では、例えばゲート長方向に１．０μｍ〜１．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ−ＳＤを用いることができる。開口部２５９ｇの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いることができる。開口部２５８ｇを形成する際の露光では、例えばゲート長方向に０．２μｍ〜０．３μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＭＤ−Ｂを用いることができる。
その後、同じく図１０（ｂ）に示すように、開口部２５９ｇ及び２６０ｇの内側にて、レジストパターン２５８上に、開口部２５８ｇ及び開口部２２４を通じて半導体積層構造２０２に接触する金属膜２１２を形成する。金属膜２１２の形成に当たっては、例えば、高真空蒸着法によりＮｉ層を形成し、その上に高真空蒸着法によりＡｕ層を形成する。例えば、Ｎｉ層の厚さは１０ｎｍ〜３０ｎｍとし、Ａｕ層の厚さは２００ｎｍ〜４００ｎｍとする。図示を省略するが、金属膜２１２はレジストパターン２６０上にも形成される。
続いて、図１０（ｃ）に示すように、レジストパターン２５８〜２６０を、レジストパターン２６０上の金属膜２１２と共に除去する。この結果、開口部２２４を通じて半導体積層構造２０２に接するゲート電極２０６が形成される。このように、ゲート電極２０６の形成では、例えば蒸着及びリフトオフの技術を用いることができる。
そして、必要に応じて保護膜及び配線等を形成して、半導体装置２００を完成させる。
図１１は、負電荷生成層の材料とシートキャリア濃度との関係を示す図である。条件Ａでは、負電荷生成層に代えて組成がＳｉ３Ｎ４で表されるストイキオメトリの窒化シリコン層が用いられる。条件Ｂでは、負電荷生成層としてＮ過多の窒化シリコン層が用いられる。条件Ｃでは、負電荷生成層としてＯ過多の酸化アルミニウム層が用いられる。条件Ｂ及び条件Ｃによれば、条件Ａに比べてシートキャリア濃度を１／２以下に低減することができる。このように、負に帯電した負電界生成層が用いられることで、シートキャリア濃度を著しく低減し、優れたドレイン耐圧を得ることができる。
図１２に、第２実施形態に倣った製造した半導体装置の３端子特性を示す。図１２（ａ）には、ドレイン電圧が０Ｖ〜２０Ｖの場合に、ゲート電圧Ｖｇを−２Ｖ、−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図１２（ｂ）には、ドレイン電圧が０Ｖ〜２００Ｖの場合に、ゲート電圧Ｖｇを−５Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図１２には、第２実施形態から負電荷生成層２３１が除かれた構造を備えた参考例の３端子特性も示す。
図１２に示すように、第２実施形態に倣った製造した半導体装置によれば、オン抵抗を低減することができ、ドレイン電流を増大させ、ドレイン耐圧を向上することができる。このことは、この半導体装置を適用した増幅器の高出力化及び高効率化を実現できることを示している。
（第３実施形態）
第３実施形態について説明する。第３実施形態は、キャップ層１０２ｆの第２部２４２の構造の点で第２実施形態と相違する。図１３は、第３実施形態に係る半導体装置を示す断面図である。
第３実施形態に係る半導体装置３００では、図１３に示すように、第２部２４２が、平面視で負電荷生成層２３１と重なる第３部２４２ａと、第３部２４２ａとドレイン電極２０５との間の第４部２４２ｂとを有する。第３部２４２ａは第１部２４１より厚い。第４部２４２ｂの厚さは第１部２４１の厚さと同等である。例えば、第１部２４１及び第４部２４２ｂの厚さは２ｎｍ〜３ｎｍであり、第３部２４２ａの厚さは５ｎｍ以上であり、好ましくは１０ｎｍ以上である。
他の構成は第２実施形態と同様である。
第３実施形態によっても第２実施形態と同様の効果を得ることができる。
第２実施形態と第３実施形態とを比較すると、例えば、ドレイン耐圧の観点からは第２実施形態が好ましく、電子の移動度の観点からは第３実施形態が好ましい。
次に、第３実施形態に係る半導体装置３００の製造方法について説明する。図１４は、第３実施形態に係る半導体装置３００の製造方法を示す断面図である。
まず、第２実施形態と同様にして、素子分離領域２０３の形成までの処理を行う（図７（ｂ）参照）。次いで、図１４（ａ）に示すように、開口部３５１ｘ及び３５１ｙを有するレジストパターン３５１を半導体積層構造２０２上に形成する。開口部３５１ｘは、リセス２２１を形成する予定の領域と、リセス２２２を形成する予定の領域と、これらの間の領域とに対応する。開口部３５１ｙは、リセス２２３を形成する領域と、リセス２２１を形成する予定の領域とリセス２２３を形成する予定の領域との間の領域に対応する。その後、レジストパターン３５１をマスクとして用い、キャップ層２０２ｆのドライエッチングを行うことにより、開口部３５１ｘに倣う凹部３０２ｘと、開口部３５１ｙに倣う凹部３０２ｙとをキャップ層２０２ｆに形成する。キャップ層２０２ｆのドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。キャップ層２０２ｆの残し厚は、例えば２ｎｍ〜３ｎｍとする。
続いて、図１４（ｂ）に示すように、加温した有機溶剤を用いてレジストパターン３５１を除去する。その後、開口部２５２ｇを有するレジストパターン２５２を半導体積層構造２０２上に形成する。次いで、第２実施形態と同様に、レジストパターン２５２をマスクとして用い、キャップ層２０２ｆのドライエッチングを行うことにより、開口部２５２ｇに倣うリセス２２１をキャップ層２０２ｆに形成する。リセス２２１は凹部３０２ｘに繋がる。
その後、図１４（ｃ）に示すように、加温した有機溶剤を用いてレジストパターン２５２を除去する。続いて、開口部２５３ｓと、開口部２５３ｄとを有するレジストパターン２５３を半導体積層構造２０２上に形成する。次いで、レジストパターン２５３をマスクとして用い、キャップ層２０２ｆ及び電子供給層２０２ｅのドライエッチングを行うことにより、開口部２５３ｓに倣うリセス２２２と、開口部２５３ｄに倣うリセス２２３とをキャップ層２０２ｆ及び電子供給層２０２ｅに形成する。第２実施形態と同様に、リセス２２２及び２２３の形成では、厚さ方向で電子供給層２０２ｅの一部を残す。リセス２２２は凹部３０２ｘに繋がり、リセス２２２は凹部３０２ｙに繋がる。キャップ層２０２ｆのリセス２２１とリセス２２２との間の部分が第１部２４１となり、キャップ層２０２ｆのリセス２２１とリセス２２３との間の部分が第２部２４２となる。また、第２部２４２の凹部３０２ｙの下方が第４部２４２ｂとなり、第４部２４２ｂよりもリセス２２１側の部分が第３部２４２ａとなる。
その後、第２実施形態と同様にして、レジストパターン２５３の除去及びそれ以降の処理を行って、半導体装置３００を完成させる。
（第４実施形態）
第４実施形態について説明する。第４実施形態は、ゲート電極の構造の点で第２実施形態と相違する。図１５は、第４実施形態に係る半導体装置を示す断面図である。
第４実施形態に係る半導体装置４００では、図１５に示すように、ゲート電極２０６に代えてゲート電極４０６が設けられている。ゲート電極４０６は、基部４０６ａと、基部４０６ａ上の傘部４０６ｂとを有する。傘部４０６ｂの下面は絶縁層２３２の上面に接している。基部４０６ａのゲート長方向の寸法は、リセス２２１のゲート長方向の寸法と略一致する。傘部４０６ｂはゲート長方向で基部４０６ａからソース電極２０４側及びドレイン電極２０５側の両側に広がる形状を有する。従って、傘部４０６ｂのゲート長方向の寸法は基部４０６ａのゲート長方向の寸法よりも大きい。
他の構成は第２実施形態と同様である。
第４実施形態によっても第２実施形態と同様の効果を得ることができる。
次に、第４実施形態に係る半導体装置４００の製造方法について説明する。図１６は、第４実施形態に係る半導体装置４００の製造方法を示す断面図である。
まず、第２実施形態と同様にして、レジストパターン２５７を用いた開口部２２４の形成の除去までの処理を行う（図１０（ａ）参照）。次いで、第２実施形態と同様に、加温した有機溶剤を用いてレジストパターン２５７を除去する。その後、図１６（ａ）に示すように、レジストパターン４５８と、その上のレジストパターン４５９とを含む２層レジストパターンを絶縁層２３２上に形成する。レジストパターン４５８は、ゲート電極４０６を形成する予定の領域に対応する開口部４５８ｇを有する。レジストパターン４５９は、ゲート電極４０６を形成する予定の領域に対応する開口部４５９ｇを有する。
レジストパターン４５８及び４５９の形成では、まず、スピンコート法による塗布及びプリベークを３回繰り返すことにより、２層のレジスト層を形成し、上方に位置するレジスト層に開口部４５９ｇを形成してレジストパターン４５９を形成する。次いで、レジストパターン４５９をマスクとして下方に位置するレジスト層に開口部４５８ｇを形成することにより、レジストパターン４５９に対してゲート長方向の寸法が０．３μｍ〜０．７μｍのセットバック構造を備えたレジストパターン４５８を形成する。レジストパターン４５８の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用いることができ、レジストパターン４５９の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。これらのレジスト材料はスピンコート法により塗布することができ、各層塗布後に各々プリベークを行う。開口部４５９ｇを形成する際の露光では、例えばゲート長方向に１．０μｍ〜１．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ−ＳＤを用いることができる。開口部４５８ｇの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いることができる。
その後、同じく図１６（ａ）に示すように、開口部４５８ｇ及び４５９ｇの内側にて、絶縁層２３２上に、開口部２２４を通じて半導体積層構造２０２に接触する金属膜４１２を形成する。金属膜４１２の形成に当たっては、例えば、高真空蒸着法によりＮｉ層を形成し、その上に高真空蒸着法によりＡｕ層を形成する。例えば、Ｎｉ層の厚さは１０ｎｍ〜３０ｎｍとし、Ａｕ層の厚さは２００ｎｍ〜４００ｎｍとする。図示を省略するが、金属膜４１２はレジストパターン４５９上にも形成される。
続いて、図１６（ｂ）に示すように、レジストパターン４５８及び４５９を、レジストパターン４５９上の金属膜４１２と共に除去する。この結果、開口部２２４を通じて半導体積層構造２０２に接するゲート電極４０６が形成される。このように、ゲート電極４０６の形成では、例えば蒸着及びリフトオフの技術を用いることができる。
（第５実施形態）
第５実施形態について説明する。第５実施形態は、キャップ層２０２ｆの第２部２４２の構造の点で第４実施形態と相違する。図１７は、第５実施形態に係る半導体装置を示す断面図である。
第５実施形態に係る半導体装置５００では、図１７に示すように、第２部２４２が、第３実施形態と同様に、平面視で負電荷生成層２３１と重なる第３部２４２ａと、第３部２４２ａとドレイン電極２０５との間の第４部２４２ｂとを有する。第３部２４２ａは第１部２４１より厚い。第４部２４２ｂの厚さは第１部２４１の厚さと同等である。例えば、第１部２４１及び第４部２４２ｂの厚さは２ｎｍ〜３ｎｍであり、第３部２４２ａの厚さは５ｎｍ以上であり、好ましくは１０ｎｍ以上である。
他の構成は第４実施形態と同様である。
第５実施形態によっても第４実施形態と同様の効果を得ることができる。
第５実施形態に係る半導体装置５００は、例えば、半導体装置４００の製造方法に、半導体装置３００の製造方法におけるキャップ層２０２ｆの加工方法を組み合わせることで製造することができる。
（第６実施形態）
第６実施形態について説明する。第６実施形態は、キャップ層及びゲート電極の構造の点で第１実施形態と相違する。図１８は、第６実施形態に係る半導体装置を示す断面図である。
第６実施形態に係る半導体装置６００は、図１８に示すように、互いに積層された電子走行層（チャネル層）１０２ｃ及び電子供給層（障壁層）１０２ｅと、キャップ層１０２ｆと、負電荷生成層１３１と、ソース電極１０４と、ドレイン電極１０５と、ゲート電極６０６とを有する。
ソース電極１０４、ドレイン電極１０５及びゲート電極６０６は、電子供給層１０２ｅの上方に設けられている。ゲート電極６０６はソース電極１０４とドレイン電極１０５との間に設けられている。例えば、ゲート電極６０６は、基部６０６ａと、基部６０６ａ上の傘部６０６ｂとを有する。キャップ層１０２ｆは、電子供給層１０２ｅ上で、少なくともゲート電極６０６とドレイン電極１０５との間に設けられている。キャップ層１０２ｆ上に負電荷生成層１３１が設けられている。
ゲート電極６０６の下面はソース電極１０４側の縁からドレイン電極１０５側の縁にかけて段差を有し、ソース電極１０４側の下面６６１よりも、ドレイン電極１０５側の下面６６２の方が電子走行層１０２ｃから離れている。キャップ層１０２ｆは、電子供給層１０２ｅの上面とゲート電極６０６の下面６６２との間にも設けられている。下面６６２はキャップ層１０２ｆの上面に接している。つまり、ゲート電極６０６はキャップ層１０２ｆ上に乗り上がるようにして形成されている。従って、平面視で、キャップ層１０２ｆのソース電極１０４側の縁は、負電荷生成層１３１のソース電極１０４側の縁よりもソース電極１０４に近い。
他の構成は第１実施形態と同様である。
第６実施形態によっても第１実施形態と同様の効果を得ることができる。更に、第６実施形態では、ゲート電極６０６がキャップ層１０２ｆ上に乗り上がるようにして形成されているため、ゲート電極６０６と電子走行層１０２ｃとの間でのトンネル確率を大幅に低減し、ドレイン耐圧を更に抑制することができる。
ここで、第６実施形態に関するシミュレーションについて説明する。図１９〜図２１は、第６実施形態に関するシミュレーションの結果を示す図である。
図１９（ａ）に、第１実施形態における電界強度の分布を示し、図１９（ｂ）に、第６実施形態における電界強度の分布を示す。このシミュレーションでは、電子供給層１０２ｅ上に厚さが２ｎｍのキャップ層１０２ｇが設けられ、キャップ層１０２ｇ上に厚さが１０ｎｍのＧａＮ層がキャップ層１０２ｆとして設けられているものとして、電界強度の分布を調査した。また、第６実施形態（図１９（ｂ））では、キャップ層１０２ｆのゲート長方向の５０ｎｍの部分にゲート電極６０６が乗り上がるようにして設けられているものとした。
図１９（ａ）に示すように、第１実施形態において電界が集中しやすい領域はゲート電極１０６のキャップ層１０２ｇと接する下面のドレイン電極側の端部近傍の領域である。これに対し、図１９（ｂ）に示すように、第６実施形態において電界が集中しやすい領域はゲート電極６０６のキャップ層１０２ｇと接する下面のドレイン電極側の端部からドレイン電極側に離れた領域である。従って、第６実施形態によれば、更に優れたドレイン耐圧を得ることができる。
図２０に結果を示すシミュレーションでは、キャップ層１０２ｆが、厚さが１０ｎｍのＧａＮ層であり、キャップ層１０２ｆのゲート長方向の５０ｎｍの部分にゲート電極６０６が乗り上がるようにして設けられ、負電荷生成層１３１に代えて、キャップ層１０２ｆの上面に種々の電荷が付与されたものとして、ゲート電圧とゲート電流との関係を調査した。キャップ層１０２ｆの上面に付与された電荷は、第１実施形態についてのシミュレーションと同様である（図４及び図５参照）。
図５と図２０とを比較するとわかるように、第６実施形態によれば、ゲート電流を大幅に低減することができる。このことは、更に優れたドレイン耐圧が得られることを意味する。
図２１に結果を示すシミュレーションでは、第１実施形態及び第６実施形態において、キャップ層１０２ｆの厚さを変化させながら、負電荷生成層１３１に代えて、キャップ層１０２ｆの上面に正の電荷（正孔）が７．０×１０１２ｃｍ−２の濃度で付与されたときのゲート電圧とゲート電流との関係を調査した。キャップ層１０２ｆはＧａＮ層であるものとし、第６実施形態では、キャップ層１０２ｆのゲート長方向の５０ｎｍの部分にゲート電極６０６が乗り上がるようにして設けられているものとした。図２１（ａ）に、第１実施形態に関するシミュレーションの結果を示し、図２１（ｂ）に、第６実施形態に関するシミュレーションの結果を示す。
図２１に示すように、正の電荷が付与された場合ではあるが、キャップ層１０２ｆの一部にゲート電極６０６が乗り上がるようにして設けられることで、ゲート電流を大幅に低減することができる。
（第７実施形態）
第７実施形態について説明する。第７実施形態は、キャップ層及びゲート電極の構造の点で第２実施形態と相違する。図２２は、第７実施形態に係る半導体装置を示す断面図である。
第７実施形態に係る半導体装置７００では、図２２に示すように、ゲート電極２０６に代えてゲート電極７０６が設けられている。また、リセス２２１に代えて、リセス２２１よりもゲート長方向の寸法が小さいリセス７２１が形成されている。ゲート電極７０６は、基部７０６ａと、基部７０６ａ上の傘部７０６ｂとを有し、ゲート電極７０６の断面形状は、例えば略Ｔ字型となっている。基部７０６ａの下面はソース電極２０４側の縁からドレイン電極２０５側の縁にかけて段差を有し、ソース電極２０４側の下面７６１よりも、ドレイン電極２０５側の下面７６２の方が電子走行層２０２ｃから離れている。キャップ層２０２ｆは、電子供給層２０２ｅの上面と基部７０６ａの下面７６２との間にも設けられている。下面７６１はリセス７２１内で電子供給層２０２ｅの上面に接し、下面７６２はキャップ層２０２ｆの上面に接している。つまり、ゲート電極７０６はキャップ層２０２ｆ上に乗り上がるようにして形成されている。従って、平面視で、キャップ層２０２ｆの第２部２４２のソース電極２０４側の縁は、負電荷生成層２３１のソース電極２０４側の縁よりもソース電極２０４に近い。基部７０６ａの下面７６２よりも上方の部分のゲート長方向の寸法は、リセス７２１のゲート長方向の寸法より大きい。基部７０６ａの下面７６２よりも上方の部分のゲート長方向の寸法は、第２実施形態における基部２０６ａのゲート長方向の寸法と同等であってもよい。傘部７０６ｂはゲート長方向で基部７０６ａからソース電極２０４側及びドレイン電極２０５側の両側に広がる形状を有する。従って、傘部７０６ｂのゲート長方向の寸法は基部７０６ａのゲート長方向の寸法よりも大きい。ゲート電極７０６の下面７６２とキャップ層２０２ｆの上面とは、ゲート長方向で５０ｎｍ以上、かつゲート長の５０％以下の範囲で互いに接していることが好ましい。
他の構成は第２実施形態と同様である。
第７実施形態によっても第２実施形態と同様の効果を得ることができる。
次に、第７実施形態に係る半導体装置７００の製造方法について説明する。図２３〜図２４は、第７実施形態に係る半導体装置７００の製造方法を示す断面図である。
まず、第２実施形態と同様にして、素子分離領域２０３の形成までの処理を行う（図７（ｂ）参照）。次いで、図２３（ａ）に示すように、リセス７２１を形成する予定の領域と、リセス７２１を形成する予定の領域とリセス２２２を形成する予定の領域との間の領域とに対応する開口部７５１ｘを有するレジストパターン７５１を半導体積層構造２０２上に形成する。その後、レジストパターン７５１をマスクとして用い、キャップ層２０２ｆのドライエッチングを行うことにより、開口部７５１ｘに倣う凹部７０２ｘをキャップ層２０２ｆに形成する。キャップ層２０２ｆのドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。キャップ層２０２ｆの残し厚は、例えば２ｎｍ〜３ｎｍとする。
続いて、図２３（ｂ）に示すように、加温した有機溶剤を用いてレジストパターン７５１を除去する。その後、リセス７２１を形成する予定の領域に対応する開口部７５２ｇを有するレジストパターン７５２を半導体積層構造２０２上に形成する。開口部７５２ｇのゲート長方向の寸法は、第２実施形態における開口部２５２ｇのゲート長方向の寸法よりも小さくする。続いて、レジストパターン７５２をマスクとして用い、キャップ層２０２ｆのドライエッチングを行うことにより、開口部７５２ｇに倣うリセス７２１をキャップ層２０２ｆに形成する。リセス７２１は凹部７０２ｘに繋がる。キャップ層２０２ｆのドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。
次いで、図２３（ｃ）に示すように、加温した有機溶剤を用いてレジストパターン７５２を除去する。その後、第２実施形態と同様にして、レジストパターン２５３の形成から層２３０の形成までの処理を行う。
続いて、図２４（ａ）に示すように、負電荷生成層２３１を形成する予定の領域を覆うレジストパターン２５６を層２３０上に形成する。次いで、レジストパターン２５６をマスクとして用い、層２３０のドライエッチングを行うことにより、層２３０のレジストパターン２５６から露出している部分を除去する。この結果、キャップ層２０２ｆ上に選択的に負電荷生成層２３１が形成される。負電荷生成層２３１は、第２部２４２のソース電極２０４側の縁が負電荷生成層２３１のソース電極２０４側の縁よりもソース電極２０４に近くなるように形成される。
その後、図２４（ｂ）に示すように、第２実施形態と同様にして、レジストパターン２５６の除去及びそれ以降の処理を行って、半導体装置７００を完成させる。
図２５に、第７実施形態に倣った製造した半導体装置の３端子特性を示す。図２５（ａ）には、ドレイン電圧が０Ｖ〜２０Ｖの場合に、ゲート電圧Ｖｇを−２Ｖ、−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図２５（ｂ）には、ドレイン電圧が０Ｖ〜２００Ｖの場合に、ゲート電圧Ｖｇを−５Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図２５には、第７実施形態から負電荷生成層２３１が除かれた構造を備えた参考例の３端子特性も示す。
図２５に示すように、第７実施形態に倣った製造した半導体装置によれば、オン抵抗を低減することができ、ドレイン電流を増大させ、ドレイン耐圧を向上することができる。このことは、この半導体装置を適用した増幅器の高出力化及び高効率化を実現できることを示している。
（第８実施形態）
第８実施形態について説明する。第８実施形態は、キャップ層１０２ｆの第２部２４２の構造の点で第７実施形態と相違する。図２６は、第８実施形態に係る半導体装置を示す断面図である。
第８実施形態に係る半導体装置８００では、図２６に示すように、第２部２４２が、平面視で負電荷生成層２３１と重なる第３部２４２ａと、第３部２４２ａとドレイン電極２０５との間の第４部２４２ｂとを有する。基部７０６ａの下面７６２は第３部２４２ａの上面に接する。第３部２４２ａは第１部２４１より厚い。第４部２４２ｂの厚さは第１部２４１の厚さと同等である。例えば、第１部２４１及び第４部２４２ｂの厚さは２ｎｍ〜３ｎｍであり、第３部２４２ａの厚さは５ｎｍ以上であり、好ましくは１０ｎｍ以上である。
他の構成は第７実施形態と同様である。
第８実施形態によっても第７実施形態と同様の効果を得ることができる。
第７実施形態と第８実施形態とを比較すると、例えば、ドレイン耐圧の観点からは第７実施形態が好ましい。
第８実施形態に係る半導体装置８００は、例えば、半導体装置７００の製造方法に、半導体装置３００の製造方法におけるキャップ層２０２ｆの加工方法を組み合わせることで製造することができる。
（第９実施形態）
第９実施形態について説明する。第９実施形態は、ゲート電極の構造の点で第７実施形態と相違する。図２７は、第９実施形態に係る半導体装置を示す断面図である。
第９実施形態に係る半導体装置９００では、図２７に示すように、ゲート電極７０６に代えてゲート電極９０６が設けられている。ゲート電極９０６は、基部９０６ａと、基部９０６ａ上の傘部９０６ｂとを有する。傘部９０６ｂの下面は絶縁層２３２の上面に接している。基部９０６ａの下面はソース電極２０４側の縁からドレイン電極２０５側の縁にかけて段差を有し、ソース電極２０４側の下面９６１よりも、ドレイン電極２０５側の下面９６２の方が電子走行層２０２ｃから離れている。基部９０６ａの下面の段差が傘部９０６ｂの下面に含まれていてもよい。キャップ層２０２ｆは、電子供給層２０２ｅの上面と基部９０６ａの下面９６２との間にも設けられている。下面９６１はリセス７２１内で電子供給層２０２ｅの上面に接し、下面９６２はキャップ層２０２ｆの上面に接している。つまり、ゲート電極９０６はキャップ層２０２ｆ上に乗り上がるようにして形成されている。従って、平面視で、キャップ層２０２ｆの第２部２４２のソース電極２０４側の縁は、負電荷生成層２３１のソース電極２０４側の縁よりもソース電極２０４に近い。傘部９０６ｂはゲート長方向で基部９０６ａからソース電極２０４側及びドレイン電極２０５側の両側に広がる形状を有する。従って、傘部９０６ｂのゲート長方向の寸法は基部９０６ａのゲート長方向の寸法よりも大きい。ゲート電極９０６の下面９６２とキャップ層２０２ｆの上面とは、ゲート長方向で５０ｎｍ以上、かつゲート長の５０％以下の範囲で互いに接していることが好ましい。
他の構成は第７実施形態と同様である。
第９実施形態に係る半導体装置９００は、例えば、半導体装置７００の製造方法に、半導体装置４００の製造方法におけるゲート電極４０６の形成方法を組み合わせることで製造することができる。
（第１０実施形態）
第１０実施形態について説明する。第１０実施形態は、キャップ層２０２ｆの第２部２４２の構造の点で第９実施形態と相違する。図２８は、第１０実施形態に係る半導体装置を示す断面図である。
第１０実施形態に係る半導体装置１０００では、図２８に示すように、第２部２４２が、第８実施形態と同様に、平面視で負電荷生成層２３１と重なる第３部２４２ａと、第３部２４２ａとドレイン電極２０５との間の第４部２４２ｂとを有する。第３部２４２ａは第１部２４１より厚い。第４部２４２ｂの厚さは第１部２４１の厚さと同等である。例えば、第１部２４１及び第４部２４２ｂの厚さは２ｎｍ〜３ｎｍであり、第３部２４２ａの厚さは５ｎｍ以上であり、好ましくは１０ｎｍ以上である。
他の構成は第９実施形態と同様である。
第１０実施形態によっても第９実施形態と同様の効果を得ることができる。
なお、ゲート電極の基部とドレイン電極との間、かつゲート電極の傘部の下方において、キャップ層の厚さは６ｎｍ以上であることが好ましい。キャップ層が厚いほど、２ＤＥＧの濃度を低く抑えることができ、キャップ層のこの部分の厚さが６ｎｍ以上のときに特に優れたドレイン耐圧を得ることができる。キャップ層のこの部分の厚さは１０ｎｍ以上であることがより好ましい。
ゲート電極とソース電極との間において、キャップ層の厚さは２ｎｍ以上であることが好ましい。本願発明者らがゲート電極とソース電極との間のＧａＮのキャップ層の厚さを変化させて移動度を測定したところ、下記表１の結果が得られた。表１中の相対移動度は、キャップ層の厚さが１０ｎｍのときの移動度を１．００として規格化した相対移動度である。
Figure 2021118251
表１に示すように、０ｎｍ〜３ｎｍの間で、ゲート電極とソース電極との間のキャップ層が厚いほど、高い相対移動度が得られた。なお、ゲート電極とソース電極との間のキャップ層が厚いほど、シート抵抗が高くなる。従って、所望のシート抵抗が得られる範囲内で、ゲート電極とソース電極との間において、キャップ層の厚さは２ｎｍ以上であることが好ましい。
（第１１実施形態）
次に、第１１実施形態について説明する。第１１実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図２９は、第１１実施形態に係るディスクリートパッケージを示す図である。
第１１実施形態では、図２９に示すように、第１〜第１０実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１０５又は２０５が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１０４又は２０４に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１０６、２０６、４０６、６０６、７０６又は９０６に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第１２実施形態）
次に、第１２実施形態について説明する。第１２実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図３０は、第１２実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第１０実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第１３実施形態）
次に、第１３実施形態について説明する。第１３実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図３１は、第１３実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第１２実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第１０実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第１４実施形態）
次に、第１４実施形態について説明する。第１４実施形態は、ＨＥＭＴを備えた増幅器に関する。図３２は、第１４実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第１０実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
本開示において、半導体層の組成は、上記の実施形態に記載されたものに限定されない。例えば、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の窒化物半導体層が用いられてもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
互いに積層された電子走行層及び電子供給層と、
前記電子供給層の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
前記電子供給層上で、前記ゲート電極と前記ドレイン電極との間に設けられた第１キャップ層と、
前記第１キャップ層上に設けられ、負の電荷を生成する負電荷生成層と、
を有することを特徴とする半導体装置。
（付記２）
前記ゲート電極は、
基部と、
前記基部上に設けられ、少なくとも前記基部よりも前記ドレイン電極側に広がる部分を備えた傘部と、
を有し、
前記負電荷生成層は、前記傘部の前記ドレイン電極側の端部と前記電子供給層との間に設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート電極は、前記基部と前記ドレイン電極との間で前記第１キャップ層の上面に接する下面を有することを特徴とする付記２に記載の半導体装置。
（付記４）
前記ゲート電極の前記下面と前記第１キャップ層の前記上面とは、ゲート長方向で５０ｎｍ以上、かつゲート長の５０％以下の範囲で互いに接していることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１キャップ層の前記傘部の前記ドレイン電極側の端部と前記電子供給層との間の部分の厚さは６ｎｍ以上であることを特徴とする付記２乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記電子供給層上で、前記ゲート電極と前記ソース電極との間に設けられ、前記第１キャップ層より厚さが薄い第２キャップ層をさらに有することを特徴とする付記２乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第２キャップ層の厚さは２ｎｍ以上であることを特徴とする付記６に記載の半導体装置。
（付記８）
前記負電荷生成層は正孔よりも電子を多く含み、負に帯電していることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記負電荷生成層は、ストイキオメトリよりも、陰イオン又は電気陰性度の高い元素が過剰な組成を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記負電荷生成層は、ｍ種類（ｍは自然数）の陽イオンとなる元素と、ｎ種類（ｎは自然数）の陰イオンとなる元素とから構成され、
前記負電荷生成層の組成をＡｍＸｍ・・・ＢｎＹｎ・・・と表し、元素Ａｍの陽イオンの価数をａｍとし、元素Ｂｎの陰イオンの価数をｂｎとしたとき、
Σａｍ×Ｘｍ−Σｂｎ×Ｙｎが負であることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
前記負電荷生成層は、シリコン及び窒素から構成され、
前記負電荷生成層の組成をＳｉＸＮＹと表したとき、Ｘ／Ｙの値が３／４より小さいことを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置。
（付記１２）
前記負電荷生成層は、アルミニウム及び酸素から構成され、
前記負電荷生成層の組成をＡｌＸＯＹと表したとき、Ｘ／Ｙの値が２／３より小さいことを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置。
（付記１３）
付記１乃至１２のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１４）
付記１乃至１２のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００：半導体装置
１０２ｃ、２０２ｃ：電子走行層
１０２ｅ、２０２ｅ：電子供給層
１０２ｆ、２０２ｆ：キャップ層
１０４、２０４：ソース電極
１０５、２０５：ドレイン電極
１０６、２０６、４０６、６０６、７０６、９０６：ゲート電極
１０６ａ、２０６ａ、４０６ａ、６０６ａ、７０６ａ、９０６ａ：基部
１０６ｂ、２０６ｂ、４０６ｂ、６０６ｂ、７０６ｂ、９０６ｂ：傘部
１３１、２３１：負電荷生成層
６６１、６６２、７６１、７６２、９６１、９６２：下面

Claims (10)

  1. 互いに積層された電子走行層及び電子供給層と、
    前記電子供給層の上方に設けられたソース電極、ドレイン電極及びゲート電極と、
    前記電子供給層上で、前記ゲート電極と前記ドレイン電極との間に設けられた第１キャップ層と、
    前記第１キャップ層上に設けられ、負の電荷を生成する負電荷生成層と、
    を有することを特徴とする半導体装置。
  2. 前記ゲート電極は、
    基部と、
    前記基部上に設けられ、少なくとも前記基部よりも前記ドレイン電極側に広がる部分を備えた傘部と、
    を有し、
    前記負電荷生成層は、前記傘部の前記ドレイン電極側の端部と前記電子供給層との間に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、前記基部と前記ドレイン電極との間で前記第１キャップ層の上面に接する下面を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記第１キャップ層の前記傘部の前記ドレイン電極側の端部と前記電子供給層との間の部分の厚さは６ｎｍ以上であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記電子供給層上で、前記ゲート電極と前記ソース電極との間に設けられ、前記第１キャップ層より厚さが薄い第２キャップ層をさらに有することを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
  6. 前記負電荷生成層は正孔よりも電子を多く含み、負に帯電していることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記負電荷生成層は、ストイキオメトリよりも、陰イオン又は電気陰性度の高い元素が過剰な組成を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記負電荷生成層は、ｍ種類（ｍは自然数）の陽イオンとなる元素と、ｎ種類（ｎは自然数）の陰イオンとなる元素とから構成され、
    前記負電荷生成層の組成をＡｍＸｍ・・・ＢｎＹｎ・・・と表し、元素Ａｍの陽イオンの価数をａｍとし、元素Ｂｎの陰イオンの価数をｂｎとしたとき、
    Σａｍ×Ｘｍ−Σｂｎ×Ｙｎが負であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記負電荷生成層は、シリコン及び窒素から構成され、
    前記負電荷生成層の組成をＳｉＸＮＹと表したとき、Ｘ／Ｙの値が３／４より小さいことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記負電荷生成層は、アルミニウム及び酸素から構成され、
    前記負電荷生成層の組成をＡｌＸＯＹと表したとき、Ｘ／Ｙの値が２／３より小さいことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
JP2020010323A 2020-01-24 2020-01-24 半導体装置 Active JP7443788B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020010323A JP7443788B2 (ja) 2020-01-24 2020-01-24 半導体装置
US17/129,552 US11646366B2 (en) 2020-01-24 2020-12-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020010323A JP7443788B2 (ja) 2020-01-24 2020-01-24 半導体装置

Publications (2)

Publication Number Publication Date
JP2021118251A true JP2021118251A (ja) 2021-08-10
JP7443788B2 JP7443788B2 (ja) 2024-03-06

Family

ID=76970436

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020010323A Active JP7443788B2 (ja) 2020-01-24 2020-01-24 半導体装置

Country Status (2)

Country Link
US (1) US11646366B2 (ja)
JP (1) JP7443788B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297852A (ja) * 2002-03-28 2003-10-17 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
JP2011114269A (ja) * 2009-11-30 2011-06-09 Sumitomo Electric Ind Ltd 半導体装置
JP2014138110A (ja) * 2013-01-17 2014-07-28 Fujitsu Ltd 半導体装置及びその製造方法、電源装置、高周波増幅器
US20150115326A1 (en) * 2013-10-31 2015-04-30 Infineon Technologies Austria Ag Electronic Device
JP2015103780A (ja) * 2013-11-28 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017228571A (ja) * 2016-06-20 2017-12-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP2018010936A (ja) * 2016-07-12 2018-01-18 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3534624B2 (ja) * 1998-05-01 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
US6639255B2 (en) 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP4592938B2 (ja) 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
TWI257179B (en) 2000-07-17 2006-06-21 Fujitsu Quantum Devices Ltd High-speed compound semiconductor device operable at large output power with minimum leakage current
JP4198339B2 (ja) 2000-07-17 2008-12-17 ユーディナデバイス株式会社 化合物半導体装置
US8283699B2 (en) * 2006-11-13 2012-10-09 Cree, Inc. GaN based HEMTs with buried field plates
WO2008127469A2 (en) * 2006-12-15 2008-10-23 University Of South Carolina A novel fabrication technique for high frequency, high power group iii nitride electronic devices
JP5703565B2 (ja) * 2010-01-12 2015-04-22 住友電気工業株式会社 化合物半導体装置
JP5991000B2 (ja) 2012-04-23 2016-09-14 三菱電機株式会社 半導体装置およびその製造方法
JP2013229486A (ja) 2012-04-26 2013-11-07 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
JP2014229767A (ja) 2013-05-23 2014-12-08 三菱電機株式会社 ヘテロ接合電界効果型トランジスタ及びその製造方法
JP2014241379A (ja) 2013-06-12 2014-12-25 古河電気工業株式会社 半導体装置
JP6332021B2 (ja) 2014-12-26 2018-05-30 株式会社デンソー 半導体装置
JP2017123383A (ja) * 2016-01-06 2017-07-13 白田　理一郎 窒化物半導体トランジスタ装置
JP6649586B2 (ja) * 2016-07-12 2020-02-19 富士通株式会社 化合物半導体装置及びその製造方法
US11594625B2 (en) * 2019-02-26 2023-02-28 The Regents Of The University Of California III-N transistor structures with stepped cap layers

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003297852A (ja) * 2002-03-28 2003-10-17 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
JP2011114269A (ja) * 2009-11-30 2011-06-09 Sumitomo Electric Ind Ltd 半導体装置
JP2014138110A (ja) * 2013-01-17 2014-07-28 Fujitsu Ltd 半導体装置及びその製造方法、電源装置、高周波増幅器
US20150115326A1 (en) * 2013-10-31 2015-04-30 Infineon Technologies Austria Ag Electronic Device
JP2015103780A (ja) * 2013-11-28 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017228571A (ja) * 2016-06-20 2017-12-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP2018010936A (ja) * 2016-07-12 2018-01-18 富士通株式会社 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP7443788B2 (ja) 2024-03-06
US11646366B2 (en) 2023-05-09
US20210234031A1 (en) 2021-07-29

Similar Documents

Publication Publication Date Title
JP2014072424A (ja) 半導体装置及び半導体装置の製造方法
JP7024534B2 (ja) 半導体装置及びその製造方法
US10964805B2 (en) Compound semiconductor device
JP6703269B2 (ja) 化合物半導体装置及びその製造方法
JP2018085414A (ja) 化合物半導体装置
JP2018056295A (ja) 化合物半導体装置及びその製造方法
JP2013077630A (ja) 半導体装置及びその製造方法
US11094813B2 (en) Compound semiconductor device, method of manufacturing compound semiconductor device, and amplifier
JP6649586B2 (ja) 化合物半導体装置及びその製造方法
JP2009246045A (ja) 電界効果トランジスタ及びその製造方法
JP7443788B2 (ja) 半導体装置
JP6083340B2 (ja) 化合物半導体装置及びその製造方法
JP2022016950A (ja) 半導体装置
JP2020072218A (ja) 化合物半導体装置、高周波増幅器及び電源装置
JP7371384B2 (ja) 化合物半導体装置及びその製造方法
JP7163807B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP7484785B2 (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
JP6940762B2 (ja) 半導体装置及びその製造方法
JP6631057B2 (ja) 化合物半導体装置及びその製造方法
JP2022110730A (ja) 半導体装置及び半導体装置の製造方法
JP6493032B2 (ja) 化合物半導体装置及びその製造方法
JP2022016952A (ja) 半導体装置
JP2021145050A (ja) 半導体装置
JP2017085006A (ja) 化合物半導体装置及びその製造方法
JP6216559B2 (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220809

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240205

R150 Certificate of patent or registration of utility model

Ref document number: 7443788

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150