JP2014138110A - 半導体装置及びその製造方法、電源装置、高周波増幅器 - Google Patents

半導体装置及びその製造方法、電源装置、高周波増幅器 Download PDF

Info

Publication number
JP2014138110A
JP2014138110A JP2013006459A JP2013006459A JP2014138110A JP 2014138110 A JP2014138110 A JP 2014138110A JP 2013006459 A JP2013006459 A JP 2013006459A JP 2013006459 A JP2013006459 A JP 2013006459A JP 2014138110 A JP2014138110 A JP 2014138110A
Authority
JP
Japan
Prior art keywords
region
insulating film
compound semiconductor
silicon nitride
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013006459A
Other languages
English (en)
Other versions
JP6339762B2 (ja
Inventor
Kozo Makiyama
剛三 牧山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013006459A priority Critical patent/JP6339762B2/ja
Priority to US14/095,038 priority patent/US9224668B2/en
Priority to TW102145918A priority patent/TWI531062B/zh
Priority to CN201310698719.2A priority patent/CN103943676B/zh
Publication of JP2014138110A publication Critical patent/JP2014138110A/ja
Priority to US14/926,711 priority patent/US9514930B2/en
Application granted granted Critical
Publication of JP6339762B2 publication Critical patent/JP6339762B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】絶縁膜の表面に形成されたトラップに捕獲された電子が原因となってドレイン電流が低下してしまうのを抑制し、電流コラプスを十分に抑制できるようにする。
【解決手段】半導体装置を、半導体基板１上に積層された複数の化合物半導体層からなる化合物半導体積層構造２と、化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを含む窒化珪素膜である第１絶縁膜６とを備えるものとする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法、電源装置、高周波増幅器に関する。
例えば窒化物半導体などの化合物半導体を用いた化合物半導体積層構造を備える半導体装置として、例えばＧａＮを用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ；ＧａＮ−ＨＥＭＴ）がある。例えば、ＧａＮ−ＨＥＭＴを用いた高出力デバイスは、電源装置に用いることができる。また、例えば、ＧａＮ−ＨＥＭＴを用いた高周波デバイスは、高周波増幅器に用いることもできる。
これらのデバイスでは、高電圧動作時にオン抵抗が増加してドレイン電流（ソース・ドレイン間電流）が低下してしまう現象、即ち、電流コラプスが発生してしまう。この電流コラプスが発生してしまうと、これらのデバイスの出力や効率等の出力特性が低下してしまう。
このため、電流コラプスを抑制するために、化合物半導体積層構造の表面を覆う絶縁膜を設ける技術がある。
特開２０１０−２８７６０５号公報
しかしながら、上述の技術のように、化合物半導体積層構造の表面を覆う絶縁膜を設けた場合、高電圧動作時に、絶縁膜の表面に形成されたトラップに電子が捕獲されてしまい、これが原因となってドレイン電流が低下してしまうことがわかった。
つまり、上述のデバイスでは、デバイスの出力特性を向上させるために高いドレイン電圧を印加すると、ゲート電極の周辺に高い電界が印加され、この高い電界によって、チャネルを走行する電子の一部が加速され、化合物半導体積層構造の表面に遷移する。そして、遷移した電子の一部は、化合物半導体積層構造の表面を覆う絶縁膜の表面に形成されたトラップに捕獲され、これが原因となってドレイン電流が低下してしまうことがわかった。
このように、上述の技術のように、化合物半導体積層構造の表面を覆う絶縁膜を設けた場合、この絶縁膜を設けない場合と比較すると電流コラプスを抑制することができるものの、絶縁膜の表面に形成されたトラップに捕獲された電子が原因となってドレイン電流が低下してしまうため、電流コラプスを十分に抑制することができないことがわかった。
そこで、絶縁膜の表面に形成されたトラップに捕獲された電子が原因となってドレイン電流が低下してしまうのを抑制し、電流コラプスを十分に抑制できるようにしたい。
本半導体装置は、半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを要件とする。
本半導体装置の製造方法は、半導体基板上に複数の化合物半導体層を積層させて化合物半導体積層構造を形成し、化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜を形成することを要件とする。
本電源装置は、変圧器と、変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、高圧回路は、トランジスタを含み、トランジスタは、上述の半導体装置の構成を備えることを要件とする。
本高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタを含み、トランジスタは、上述の半導体装置の構成を備えることを要件とする。
したがって、本半導体装置及びその製造方法、電源装置、高周波増幅器によれば、絶縁膜の表面に形成されたトラップに捕獲された電子が原因となってドレイン電流が低下してしまうのを抑制し、電流コラプスを十分に抑制できるという利点がある。
第１実施形態にかかる半導体装置の構成を示す模式的断面図である。 窒化珪素膜におけるＮ−Ｈ基濃度とスピン濃度との関係を示す図である。 （Ａ）〜（Ｌ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）は、第１実施形態にかかる半導体装置のＩＶ特性を示す図であり、（Ｂ）は、絶縁膜の表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を設けていない半導体装置のＩＶ特性を示す図である。 第１実施形態の第１変形例の半導体装置の構成を示す模式的断面図である。 第１実施形態の第２変形例の半導体装置の構成を示す模式的断面図である。 第１実施形態の第２変形例の半導体装置の製造方法を説明するめの模式的断面図である。 第１実施形態の第３変形例の半導体装置の構成を示す模式的断面図である。 第１実施形態の第４変形例の半導体装置の構成を示す模式的断面図である。 第１実施形態の第５変形例の半導体装置の構成を示す模式的断面図である。 第１実施形態の第３変形例から第５変形例にかかる半導体装置のＩＶ特性を示す図である。 第１実施形態の第６変形例の半導体装置の構成を示す模式的断面図である。 第１実施形態の第７変形例の半導体装置の構成を示す模式的断面図である。 第２実施形態の電源装置の構成を示す模式図である。 第３実施形態の高周波増幅器の構成を示す模式図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置、高周波増幅器について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図４を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば窒化物半導体などの化合物半導体を用いた化合物半導体装置である。ここでは、窒化物半導体を用いたショットキー型の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor；ＦＥＴ）、具体的には、例えば高出力デバイスや高周波デバイスに用いられ、ＧａＮを電子走行層に用い、ＡｌＧａＮを電子供給層に用いた窒化物半導体積層構造（ＨＥＭＴ構造）を備えるショットキー型のＧａＮ−ＨＥＭＴを例に挙げて説明する。
本半導体装置は、例えば図１に示すように、半導体基板１上に積層された複数の化合物半導体層からなる化合物半導体積層構造２と、化合物半導体積層構造２にショットキー接触しているゲート電極３と、化合物半導体積層構造２にオーミック接触している一対のオーミック電極４、５と、化合物半導体積層構造２の表面を覆う第１絶縁膜６とを備える。
ここで、化合物半導体積層構造２は、半絶縁性のＳｉＣ基板１上に、バッファ層８、ＧａＮ電子走行層９、ＡｌＧａＮ電子供給層１０、ＧａＮ表面層（キャップ層）１１を順に積層させた窒化物半導体積層構造になっている。この場合、図１中、点線で示すように、ＧａＮ電子走行層９とＡｌＧａＮ電子供給層１０との界面近傍に２次元電子ガス（２ＤＥＧ；Dimensional electron gas）が生成される。そして、ＧａＮ表面層１１上にゲート電極３が形成されており、ＡｌＧａＮ電子供給層１０上に、ゲート電極３を挟んで両側に、一対のオーミック電極としてのソース電極４及びドレイン電極５が形成されている。
第１絶縁膜６は、化合物半導体積層構造２を構成する化合物半導体層（ここではＧａＮ表面層１１）の表面、ソース電極４の表面及びドレイン電極５の表面を覆うように形成されている。なお、第１絶縁膜６は、少なくとも化合物半導体積層構造２の表面を覆っていれば良い。ここでは、第１絶縁膜６は、化合物半導体積層構造２の表面に接している。
そして、第１絶縁膜６は、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを含む窒化珪素膜である。つまり、第１絶縁膜６は、その裏面側、即ち、化合物半導体積層構造２の側よりも窒素元素を多く含有する第１領域６Ｘを表面側に有する窒化珪素膜である。なお、第１領域６Ｘを、高窒素領域又はＮリッチ領域ともいう。また、第１絶縁膜６は、第１領域６Ｘ以外の第２領域６Ｙがストイキオメトリ比率になっている。例えば、第１絶縁膜６は、ストイキオメトリ比率になっている窒化珪素膜（ＳｉＮ膜；ストイキオメトリ窒化珪素膜）であって、その表面側に部分的に窒素が注入された窒素注入領域を備える。この場合、窒素注入領域が第１領域６Ｘであり、窒素注入領域以外のストイキオメトリ領域が第２領域６Ｙである。なお、第１絶縁膜６は、１層であっても良いし、多層構造であっても良い。また、第１絶縁膜６の第１領域６Ｘは、窒素が注入された窒素注入領域でなくても良く、窒素元素をストイキオメトリ比率よりも多く含有する領域になっていれば良い。
ここで、第１絶縁膜６のストイキオメトリ比率になっている第２領域６Ｙは、化学的量性比の正しい（Ｎ／Ｓｉ比が４／３になっている）窒化珪素からなるストイキオメトリ窒化珪素領域であり、絶縁性に優れた領域である。この第２領域６Ｙでは、窒化珪素膜の屈折率（波長６３３ｎｍの光に対する屈折率）は、２．０又はその近傍になっている。一方、第１絶縁膜６の表面側の窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘでは、窒化珪素膜の屈折率（波長６３３ｎｍの光に対する屈折率）は、１．９又はその近傍になっている。
このように、第１絶縁膜６の表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを設けているのは、第１絶縁膜６の表面に存在する電子トラップとなるダングリングボンドを低減し、電流コラプスを抑制するためである。一方、第１絶縁膜６の第１領域６Ｘ以外の第２領域６Ｙはストイキオメトリ比率になっているため、絶縁性、耐圧、耐湿性等を確保することができる。つまり、上述のような第１絶縁膜６によって化合物半導体積層構造２の表面を覆うことで、絶縁性、耐圧、耐湿性等を確保しながら、その表面の電子トラップとなるダングリングボンドを低減し、電流コラプスを抑制できるようにしている。
つまり、化合物半導体積層構造２の表面を覆う絶縁膜としては、絶縁性、耐圧、耐湿性等の観点から、ストイキオメトリ比率になっている窒化珪素膜（ストイキオメトリ膜）が適している。しかしながら、ストイキオメトリ比率になっている窒化珪素膜は、電子トラップとなるダングリングボンドを多く含んでいる。これは、原子組成比がおおよそ正しくても、成膜中に一定の割合で結合が完全に成立しないためである。特に、化合物半導体積層構造２の表面を覆う絶縁膜の表面に存在するダングリングボンドは、実空間遷移した電子を捕獲しやすく、電流コラプスの原因となる。
一方、窒素元素をストイキオメトリ比率よりも多く含有する窒化珪素膜、即ち、窒素比率（窒素元素比率）が大きい窒化珪素膜（Ｎリッチ膜）は、ダングリングボンドが少ない。これは、３価の元素である窒素の可動性によりＳｉ等との結合を作りやすいと考えられるためであるが、余剰の窒素原子がどのような結合を形成するかはわかっていない。これらの作用により、窒素元素をストイキオメトリ比率よりも多く含有する窒化珪素膜を用いることで、ダングリングボンドを少なくし、電流コラプスを抑制することが可能である。しかしながら、窒素元素をストイキオメトリ比率よりも多く含有する窒化珪素膜は、ストイキオメトリ比率からずれた膜であり、絶縁性、耐圧、耐湿性等を確保するのが難しい。
ここで、図２は、窒化珪素膜におけるＮ−Ｈ基濃度とスピン濃度との関係を示す図である。なお、図２では、ストイキオメトリ膜のＮ−Ｈ基濃度とスピン濃度との関係を三角印でプロットしており、Ｎリッチ膜のＮ−Ｈ基濃度とスピン濃度との関係を丸印でプロットしている。また、図２中、符号Ｘは、ストイキオメトリ膜群を示しており、符号Ｙは、Ｎリッチ膜群を示している。また、スピン濃度が高くなると、ダングリングボンドが多くなり、スピン濃度が低くなると、ダングリングボンドが少なくなる。また、ここに示した窒化珪素膜の成膜条件範囲では、Ｎ−Ｈ基濃度が高くなるほど、窒素比率がより大きいＮリッチ膜となる。また、ストイキオメトリ膜の屈折率（波長６３３ｎｍの光に対する屈折率）は、２．０又はその近傍であり、Ｎリッチ膜の屈折率（波長６３３ｎｍの光に対する屈折率）は、１．９又はその近傍である。これらの屈折率は、膜密度等に依存するパラメータであり、原子組成比を間接的に表した値である。また、ストイキオメトリ膜の原子組成比、即ち、Ｎ／Ｓｉは、１．３３であり、Ｎリッチ膜の原子組成比、即ち、Ｎ／Ｓｉは、１．４０である。これらの原子組成の値は、ＲＢＳ（ラザフォードバックスキャッタリング法）を用いて分析した値である。
図２に示すように、ストイキオメトリ膜は、スピン濃度が高くなることがわかる。つまり、ストイキオメトリ膜は、ダングリングボンドが多くなることがわかる。一方、Ｎリッチ膜は、スピン濃度が低くなることがわかる。つまり、Ｎリッチ膜は、ダングリングボンドが少なくなることがわかる。このように、Ｎリッチ膜の方が、ストイキオメトリ膜よりも、スピン濃度が低くなることがわかる。つまり、Ｎリッチ膜の方が、ストイキオメトリ膜よりも、ダングリングボンドが少なくなることがわかる。また、ストイキオメトリ膜群の中では、Ｎ−Ｈ基濃度が低い方が、スピン濃度が低くなることがわかる。つまり、ストイキオメトリ膜群の中では、Ｎ−Ｈ基濃度が低い方が、ダングリングボンドが少なくなることがわかる。同様に、Ｎリッチ膜群の中でも、Ｎ−Ｈ基濃度が低い方が、スピン濃度が低くなることがわかる。つまり、Ｎリッチ膜群の中でも、Ｎ−Ｈ基濃度が低い方が、ダングリングボンドが少なくなることがわかる。このように、ストイキオメトリ膜群及びＮリッチ膜群の２つの群の中では、Ｎ−Ｈ基濃度が低い窒化珪素膜、即ち、ＳｉとＮの結合を阻害するＨ結合が少ない窒化珪素膜の方が、スピン濃度が低くなり、ダングリングボンドが少なくなることがわかる。このようなＮ−Ｈ基濃度が低い窒化珪素膜、即ち、ダングリングボンドが少ない窒化珪素膜を形成するには、例えば、窒素注入法やＮ２プラズマ暴露を行なうのが効果的である。つまり、このようなＮ−Ｈ基濃度が低い窒化珪素膜、即ち、ダングリングボンドが少ない窒化珪素膜を形成するには、例えば、ＮＨ３プラズマ照射を行なうよりも、窒素注入法やＮ２プラズマ暴露を行なうのが効果的である。
そこで、本実施形態では、上述のように、化合物半導体積層構造２の表面を覆う絶縁膜として、ストイキオメトリ比率になっている窒化珪素膜を用い、その表面側に部分的に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを設けることで、例えば耐圧、耐湿性、絶縁性を確保しながら、絶縁膜の表面の電子トラップとなるダングリングボンドを低減して、電流コラプスを抑制するようにしている。ここでは、化合物半導体積層構造２の表面を覆う絶縁膜として、ストイキオメトリ窒化珪素膜を用い、その表面側にダングリングボンドの少ないＮリッチ領域（Ｈにより結合が阻害されないＮリッチ領域）を形成することで、電流コラプスを抑制するようにしている。
本実施形態では、第１絶縁膜６は、化合物半導体積層構造２の表面（ここではＧａＮ表面層１１の表面）に達するゲート開口（ゲート電極用開口）６Ａを有する。つまり、第１絶縁膜６のゲート開口６Ａの底面に化合物半導体積層構造２の表面（ショットキー面；ここではＧａＮ表面層１１の表面）が露出している。そして、ゲート電極３は、第１絶縁膜６のゲート開口６Ａにオーバーハングするように形成されたオーバーハング型ゲート電極であり、化合物半導体積層構造２の表面（ここではＧａＮ表面層１１の表面）にショットキー接触している。また、ゲート電極３は、ゲート開口６Ａに設けられたファインゲート部３Ａ（第１部分）と、ファインゲート部３Ａ上に、ソース電極４側及びドレイン電極５側へ延び、かつ、第１絶縁膜６の表面に接するように設けられたオーバーゲート部３Ｂ（第２部分）とを有する。そして、第１絶縁膜６の第１領域６Ｘは、第１絶縁膜６の表面側のオーバーゲート部３Ｂが設けられている領域及びその近傍の領域以外の領域に設けられている。つまり、第１絶縁膜６は、ゲート電極３の近傍領域（電界集中領域）よりも窒素元素を多く含有する第１領域６Ｘを表面側に有する窒化珪素膜である。ここでは、第１絶縁膜６の第１領域６Ｘは、ゲート電極３に接触しないように、ゲート電極３（ここではオーバーゲート部３Ｂのドレイン電極５側の端部；ドレイン電極側オーバーゲート端）の近傍からドレイン電極５の表面上まで延びており、また、ゲート電極３（ここではオーバーゲート部３Ｂのソース電極４側の端部；ソース電極側オーバーゲート端）の近傍からソース電極４の表面上まで延びている。
このように、化合物半導体積層構造２の表面を覆う第１絶縁膜６を設けることで、電流コラプスを抑制することができる。さらに、第１絶縁膜６を、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを含む窒化珪素膜とすることで、第１絶縁膜６の表面の電子トラップを低減することが可能となる。これにより、第１絶縁膜６の表面に形成されたトラップに捕獲された電子が原因となってドレイン電流が低下してしまうのを抑制することができ、電流コラプスを十分に抑制することが可能となる。このように、第１絶縁膜６を、第１絶縁膜６の表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを含む窒化珪素膜とし、第１絶縁膜６の表面の電子トラップを低減することで、ハンド変調を解消することができ、第１絶縁膜６の表面に形成されたトラップに捕獲された電子が空乏層を押し広げることによる電流低下現象、即ち、電流コラプスの発生を抑制することが可能となる。
次に、本実施形態の半導体装置の製造方法について、図３を参照しながら説明する。
まず、図３（Ａ）に示すように、半絶縁性のＳｉＣ基板１（半導体基板）上に、バッファ層８、ＧａＮからなる電子走行層９、ＡｌＧａＮからなる電子供給層１０、ＧａＮからなる表面層１１を、例えばＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によって、順にエピタキシャル成長させ、複数の化合物半導体層８〜１１を積層してなる化合物半導体積層構造２を形成する。なお、バッファ層８は、ＳｉＣ基板１の表面の格子欠陥が電子走行層に伝播するのを防ぐ役割がある。
次に、図３（Ｂ）に示すように、化合物半導体積層構造２及びＳｉＣ基板１の表層部に、選択的に例えばＡｒを注入することで、素子間分離を行なう。これにより、活性領域が画定する素子分離領域１２が形成される。
次いで、図３（Ｃ）に示すように、例えばフォトリソグラフィによって、化合物半導体積層構造２上に、ソース電極形成領域及びドレイン電極形成領域に開口部を有するレジストパターン１３を形成する。
次に、図３（Ｄ）に示すように、レジストパターン１３をマスクとして用いて、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスを用いたドライエッチングによって、ソース電極形成領域及びドレイン電極形成領域のＧａＮ表面層１１を除去する。なお、ここでは、ＧａＮ表面層１１の全部を除去するようにしているが、これに限られるものではない。例えば、ＧａＮ表面層１１の一部を除去し、ＧａＮ表面層１１の一部が残るようにしても良い。また、ＧａＮ表面層１１の全部及びＡｌＧａＮ電子供給層１０の一部を除去するようにしても良い。
そして、図３（Ｅ）に示すように、ＧａＮ表面層１１のソース電極形成予定領域及びドレイン電極形成予定領域に形成された開口部内に、それぞれ、ソース電極４、ドレイン電極５を形成する。ここでは、例えば蒸着法によって、Ｔｉ（例えば厚さ２０ｎｍ）、Ａｌ（例えば厚さ２００ｎｍ）を順に蒸着させた後、リフトオフして、即ち、開口部を有するレジストパターン１３を除去して、ＡｌＧａＮ電子供給層１０上に、一対のオーミンク電極としてのソース電極４及びドレイン電極５を形成する。その後、例えば５５０℃程度での熱処理を行なうことによって、ＡｌＧａＮ電子供給層１０とオーミック電極としてのソース電極４及びドレイン電極５との間のオーミックコンタクトを確立する。
次に、化合物半導体積層構造２の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを含む窒化珪素膜である第１絶縁膜６を形成する。
まず、図３（Ｆ）に示すように、オーミック電極としてのソース電極４及びドレイン電極５が形成された化合物半導体積層構造２の表面全体を覆うように、第１絶縁膜６としての窒化珪素膜（ＳｉＮ膜）を形成する。
具体的には、例えばプラズマＣＶＤ（ＰＣＶＤ）法を用いて、オーミック電極としてのソース電極４及びドレイン電極５が形成された化合物半導体積層構造２の表面上に第１絶縁膜６としての窒化珪素膜を成膜する。つまり、化合物半導体積層構造２の表面を覆う第１絶縁膜６としての窒化珪素膜を形成する。
ここでは、第１絶縁膜６として、絶縁性に優れたストイキオメトリ窒化珪素膜を形成すべく、例えば、シラン、窒素を原料とし、成膜条件として、ガス流量ＳｉＨ４／Ｎ２＝約２．５ｓｃｃｍ／約５００ｓｃｃｍ、圧力約１０００ｍｔｏｒｒ、成膜温度約３００℃及びＲＦ電力約５０Ｗとして、例えば５０ｎｍの窒化珪素膜を成膜する。このようにして形成された窒化珪素膜の屈折率（波長６３３ｎｍの光に対する屈折率）は２．０近傍となった。なお、屈折率は、エリプソメトリ法を用いて計測した。また、この窒化珪素膜は、屈折率が２．０又はその近傍で、概ね、ストイキオメトリ、即ち、Ｎ／Ｓｉ比が４／３になって化学的量性比の正しい膜となるため、絶縁性に優れたストイキオメトリ窒化珪素膜が形成されたことになる。
次に、図３（Ｇ）に示すように、窒素（窒素元素）を注入したくない領域をレジストパターン１４によってマスクする。これにより、窒素注入領域（窒素導入領域）を画定する。ここでは、オーバーハング型ゲート電極３のオーバーゲート部形成領域を含み、それよりも広い領域（例えば約０．１μｍ程度広い領域）にレジストパターン１４を形成する。例えば、全面にレジスト（住友化学社製ＰＦＩ−３２）を塗布し、紫外線露光によって、オーバーハング型電極３のオーバーゲート部形成領域を含み、それよりも約０．１μｍ程度広い領域以外の領域を露光し、現像液（東京応化製ＮＭＤ−Ｗ現像液）によって現像して、オーバーハング型ゲート電極３のオーバーゲート部形成領域を含み、それよりも約０．１μｍ程度広い領域にレジストパターン１４を形成する。
そして、このレジストパターン１４をマスクとして、ストイキオメトリ比率になっている窒化珪素膜である第１絶縁膜６の表面側に窒素（窒素元素）を注入して、窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを形成する。ここでは、オーバーハング型ゲート電極３のオーバーゲート部形成領域を含み、それよりも約０．１μｍ程度広い領域以外の領域の第１絶縁膜６の表面近傍に、選択的に、約１×１０２１個／ｃｍ３〜約１×１０２２個／ｃｍ３程度の窒素元素を窒素注入法によって注入する。なお、ここでは、窒素注入法を用いているが、これに限られるものではなく、例えばＮ２プラズマ暴露やＮＨ３プラズマ照射などの方法によって、窒素元素をストイキオメトリ比率よりも多く含有する領域を形成しても良い。
そして、窒素元素を注入した後、約３００℃よりも高温の成膜温度、例えば、約５５０℃程度の温度で、結合再構成のための熱処理を行なう。なお、上述のオーミックコンタクトを確立するための熱処理を行なわずに、この結合再構成のための熱処理によって、同時にオーミックコンタクトを確立するようにしても良い。このようにして、ストイキオメトリ比率になっている窒化珪素膜である第１絶縁膜６の表面側に部分的に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを形成する。ここでは、第１領域６Ｘを、第１絶縁膜６の表面側のオーバーハング型ゲート電極３のオーバーゲート部形成領域を含み、それよりも約０．１μｍ程度広い領域に設けないようにすることで、絶縁性、耐圧、耐湿性等を確保するようにしている。つまり、第１領域６Ｘは、Ｎリッチ領域で、ストイキオメトリ比率からずれた領域であり、絶縁性、耐圧、耐湿性等を確保するのが難しいため、ゲート電極３の近傍の絶縁性等を確保する必要がある領域には設けないようにしている。このようにして形成された第１領域６Ｘにおける窒化珪素膜の屈折率（波長６３３ｎｍの光に対する屈折率）は１．９近傍となった。なお、屈折率は、エリプソメトリ法を用いて計測した。また、この第１領域６Ｘでは、窒化珪素膜は、屈折率が１．９又はその近傍で、Ｎリッチ膜であるため、ダングリングボンドが少なく、電流コラプスを抑制しうる窒化珪素膜が形成されたことになる。
このようにして、化合物半導体積層構造２の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを含む窒化珪素膜である第１絶縁膜６が形成される。つまり、化合物半導体積層構造２の表面を覆う絶縁膜として、表面側にダングリングボンドの少ない第１領域６Ｘを含むストイキオメトリ窒化珪素膜が形成される。
次に、図３（Ｈ）に示すように、剥離液によってレジストパターン１４を除去した後、図３（Ｉ）に示すように、ゲート開口形成用レジストパターン１５を形成する。例えば、全面にレジスト（住友化学社製ＰＦＩ−３２）を塗布し、紫外線露光によって、ゲート開口形成領域（例えば約６００ｎｍの長さ）を露光し、現像液（東京応化製ＮＭＤ−Ｗ現像液）によって現像して、ゲート開口形成領域に開口部を有するゲート開口形成用レジストパターン１５を形成する。なお、ゲート開口をファインゲート開口又はショットキーゲート電極用開口ともいう。
そして、このゲート開口形成用レジストパターン１５をマスクとして、例えばＳＦ６をエッチングガスとして用いてドライエッチングして、第１絶縁膜６としての窒化珪素膜に例えば約６００ｎｍの長さのゲート開口６Ａ（開口幅約６００ｎｍ）を形成する。その後、剥離液によってゲート開口形成用レジストパターン１５を除去する。
次いで、図３（Ｊ）に示すように、下層レジスト１６Ａ（米国マイクロケム社製ＰＭＧＩ）及び上層レジスト１６Ｂ（住友化学社製ＰＦＩ３２−Ａ８）からなる多層レジスト１６（ここでは２層構造のレジスト）を形成し、例えば紫外線露光し、現像液（東京応化製ＮＭＤ−Ｗ現像液）で現像して、例えば１．５μｍ長の開口部１６ＢＸ（開口幅１．５μｍ）を上層レジスト１６Ｂに形成する。この上層レジスト１６Ｂの現像時に下層レジスト１６Ａがサイドエッチングされて、庇形状を有する多層レジスト１６が形成される。
次いで、図３（Ｋ）に示すように、庇形状を有する多層レジスト１６をマスクとして、全面にゲートメタル１７（Ｎｉ：例えば厚さ１０ｎｍ程度／Ａｕ：例えば厚さ３００ｎｍ程度）を蒸着する。なお、ここでは、図示の便宜上、上層レジスト１６Ｂ上に堆積されるゲートメタル１７の図示を省略している。
そして、加温した有機溶剤を用いてリフトオフを行なって、多層レジスト１６及び不要なゲートメタル１７を除去して、図３（Ｌ）に示すように、ＧａＮ表面層１１上にゲート電極３を形成する。
その後、図示していないが、層間絶縁膜やコンタクト孔、各種配線等の形成工程を経て、本半導体装置を完成させる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、絶縁膜６の表面に形成されたトラップに捕獲された電子が原因となってドレイン電流が低下してしまうのを抑制し、電流コラプスを十分に抑制できるという利点がある。つまり、良好な電流コラプス特性を有する半導体装置を実現することができるという利点がある。
実際に、上述の構造を有する半導体装置を、上述の製造方法によって製造したところ、第１絶縁膜６の表面の電子トラップを低減することができ、絶縁膜の表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を設けていない半導体装置と比較して、電流コラプス現象が大幅に改善された。つまり、絶縁膜の表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を設けていない半導体装置では、図４（Ｂ）のパルスＩＶ特性に示すように、電流コラプス現象が発生していたのに対し、上述のような第１絶縁膜６の表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域６Ｘを備える本半導体装置では、図４（Ａ）のパルスＩＶ特性に示すように、電流コラプス現象が大幅に改善された。なお、図４（Ａ）、図４（Ｂ）中、点線は、低電圧印加時の電流・電圧特性（ドレイン電流・ドレイン電圧特性）を示しており、実線は、高電圧印加時の電流・電圧特性（ドレイン電流・ドレイン電圧特性）を示している。
なお、上述の実施形態では、ゲート電極３に対してドレイン電極５の側及びソース電極４の側の両側に第１領域６Ｘを設けるようにしているが、これに限られるものではなく、例えば図５に示すように、ゲート電極３に対してドレイン電極５の側だけに第１領域６Ｘを設けるようにしても良い。つまり、第１絶縁膜６の第１領域６Ｘを、ゲート電極３（ここではドレイン電極側オーバーゲート端）の近傍からドレイン電極５の表面上まで延びるように設けるだけでも良い。これは、ドレイン電極側オーバーゲート端からドレイン電極端までの間に高い電界が印加されるため、ゲート電極３に対してドレイン電極５の側の第１絶縁膜６の表面に、より電子がトラップされやすいからである。なお、これを第１変形例という。また、例えば、第１絶縁膜６の第１領域６Ｘは、ドレイン電極５やソース電極４を覆うように、ドレイン電極５やソース電極４の表面上まで延びていなくても良い。例えば、第１絶縁膜６の第１領域６Ｘを、ゲート電極３とドレイン電極５との間及びゲート電極３とソース電極４との間のみに設けるようにしても良い。つまり、第１絶縁膜６の第１領域６Ｘを、ゲート電極３の近傍からドレイン電極５やソース電極４の近傍まで延びるように設けても良い。また、例えば、図６に示すように、第１絶縁膜６の第１領域６Ｘを、ゲート電極３とドレイン電極５との間のみに設けるだけでも良い。つまり、第１絶縁膜６の第１領域６Ｘを、ゲート電極３の近傍からドレイン電極５の近傍まで延びるように設けるだけでも良い。なお、これを第２変形例という。このように、電界強度が高い領域のみに第１領域６Ｘを設け、それ以外の電界強度が低い領域には第１領域６Ｘを設けないようにしても良い。つまり、電界強度が高い領域では、第１絶縁膜６の表面に、より電子がトラップされやすいため、この領域のみに第１領域６Ｘを設けることで、ダングリングボンドを低減し、電流コラプスを抑制できるようにしても良い。この場合、電界強度が低い領域はストイキオメトリ比率になっている第２領域６Ｙとなるため、より絶縁性、耐圧、耐湿性等を確保することが可能となる。つまり、上述の実施形態のものと比較して、ストイキオメトリ比率になっている第２領域６Ｙが大きくなるため、より絶縁性、耐圧、耐湿性等を確保することが可能となる。この場合、上述の実施形態の製造方法における第１領域６Ｘの形成工程［図３（Ｇ）参照］に代えて、例えば、図７に示すように、ゲート電極形成領域の近傍からドレイン電極５の近傍までの領域に開口部を有するレジスタパターン１４Ｘを形成し、このレジストパターン１４Ｘをマスクとして、上述の実施形態の場合と同様に、窒素（窒素元素）を注入して第１領域（窒素注入領域）６Ｘを形成すれば良い。
また、上述の実施形態（図１参照）、第１変形例（図５参照）及び第２変形例（図６参照）では、第１絶縁膜６の第１領域６Ｘを、第１絶縁膜６の表面側のオーバーゲート部３Ｂが設けられている領域及びその近傍の領域以外の領域にゲート電極３に接触しないように設けるようにしているが、これに限られるものではなく、例えば、第１絶縁膜６の第１領域６Ｘを、ゲート電極３に接触するように第１絶縁膜６の表面側のオーバーゲート部（第２部分）３Ｂの下方の領域を含む領域に設けるようにしても良い。例えば、上述の実施形態（図１参照）、第１変形例（図５参照）及び第２変形例（図６参照）のそれぞれのものにおいて、例えば図８〜図１０に示すように、第１絶縁膜６の第１領域（窒素リッチ領域）６Ｘを、ゲート電極３のオーバーゲート部３Ｂの下方まで延伸するようにしても良い。つまり、例えば図８に示すように、第１絶縁膜６の第１領域６Ｘを、ゲート電極３（ここではファインゲート部３Ａ）の近傍からドレイン電極５の表面上及びソース電極４の表面上まで延びるように、ゲート電極３に対してドレイン電極５の側及びソース電極４の側の両側に設けるようにしても良い。なお、これを第３変形例という。また、例えば図９に示すように、第１絶縁膜６の第１領域６Ｘを、ゲート電極３（ここではファインゲート部３Ａ）の近傍からドレイン電極５の表面上まで延びるように、ゲート電極３に対してドレイン電極５の側だけに第１領域６Ｘを設けるようにしても良い。なお、これを第４変形例という。また、例えば図１０に示すように、第１絶縁膜６の第１領域６Ｘを、ゲート電極３（ここではファインゲート部３Ａ）の近傍からドレイン電極５の近傍まで延びるように、ゲート電極３（ここではファインゲート部３Ａ）とドレイン電極５との間に設けるようにしても良い。なお、これを第５変形例という。これらの第３変形例から第５変形例のように、第１絶縁膜６の第１領域６Ｘを、ゲート電極３のオーバーゲート部３Ｂの下方まで延伸することによって、図１１のパルスＩＶ特性に示すように、さらなる電流コラプスの低減を実現することができた。なお、図１１中、点線は、低電圧印加時の電流・電圧特性（ドレイン電流・ドレイン電圧特性）を示しており、実線は、高電圧印加時の電流・電圧特性（ドレイン電流・ドレイン電圧特性）を示している。この場合、電流コラプス特性が向上する代わりに、耐圧等が犠牲になることになる。つまり、第１絶縁膜６の第１領域６Ｘを延伸すると、電流コラプス特性を向上させることができるのに対し、半導体表面を覆う第１絶縁膜６をストイキオメトリ状態から変化させることになるため、例えばゲート−ドレイン間耐圧等を低下させることになる。このため、極めて高い耐圧を必要としない場合に有効である。例えば、ドレイン電極への供給電圧が約５０Ｖ程度のデバイスでは、第１領域６Ｘを延伸することによる影響、即ち、第１絶縁膜６を非ストイキオメトリ化することによる影響は小さく、さらなる電流コラプスの低減というメリットが大きい。なお、この場合、ゲート電極３のオーバーゲート部３Ｂの端部（オーバーゲート端；傘下端）からゲート電極３のファインゲート部３Ａまでの範囲の任意の位置まで延伸させれば良い。また、第１領域６Ｘの延伸範囲は、第１領域６Ｘの形成工程において用いられるレジストパターンの形成領域によって変更・調整することができる。
また、上述の実施形態のものにおいて、例えば図１２に示すように、さらに、第１絶縁膜６を覆う第２絶縁膜１８を設けても良い。なお、これを第６変形例という。例えば、表面全体、即ち、第１領域６Ｘを含む第１絶縁膜６及びゲート電極３を覆うように、例えばＳｉＮ膜などの第２絶縁膜１８を設けても良い。これにより、耐湿性等の信頼性を向上させることができる。この場合、第２絶縁膜１８として、ストイキオメトリ比率になっている窒化珪素膜を形成し、図１２中、点線で示すように、第２絶縁膜１８の表面側に窒素（窒素元素）を注入して、窒素元素をストイキオメトリ比率よりも多く含有する領域（ここでは窒素注入領域）１８Ｘを設けても良い。つまり、第２絶縁膜１８を、第１絶縁膜６を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する領域を含む窒化珪素膜としても良い。なお、ここでは、上述の実施形態の変形例として説明しているが、上述の第１変形例や第２変形例の変形例として構成することもできる。つまり、ゲート電極３に対してドレイン電極５の側だけに第１領域６Ｘを設けたもの（図５、図６参照）において、第１絶縁膜６を覆う第２絶縁膜１８を設けても良い。また、上述の第３変形例から第５変形例のいずれかの変形例として構成することもできる。つまり、第１絶縁膜６の第１領域６Ｘを、ゲート電極３のオーバーゲート部３Ｂの下方まで延伸したもの（図８〜図１０参照）において、第１絶縁膜６を覆う第２絶縁膜１８を設けても良い。
また、上述の実施形態のものにおいて、ゲート電極３とドレイン電極５との間に少なくとも一部が位置するフィールドプレートを設けても良い。例えば、第１絶縁膜６を覆う第２絶縁膜１８を設け、この第２絶縁膜１８上に、ソースと同電位のソースフィールドプレートを、ソースフィールドプレート端がゲート電極３とドレイン電極５との間の上方に位置するように設けても良い。
また、上述の実施形態では、オーバーハング型ゲート電極３を用いているが、これに限られるものではなく、例えば図１３に示すように、Ｔ型ゲート電極３Ｘを用いても良い。これにより、高周波特性等に優れた半導体装置を実現することができる。なお、これを第７変形例という。このＴ型ゲート電極３Ｘは、ゲート開口６Ａに設けられ、第１絶縁膜６よりも上方まで延びるファインゲート部３ＸＡ（第１部分）と、このファインゲート部３ＸＡ上に、ソース電極４側及びドレイン電極５側へ延び、かつ、第１絶縁膜６の表面に接しないように設けられたオーバーゲート部３ＸＢ（第２部分）とを有する。この場合、第１絶縁膜６の第１領域６Ｘは、第１絶縁膜６の表面側のオーバーゲート部３ＸＢの下方の領域を含む領域に設ければ良い。つまり、第１絶縁膜６の第１領域６Ｘは、Ｔ型ゲート電極３Ｘのファインゲート部３ＸＡの近傍からドレイン電極５側やソース電極４側まで延びるように設ければ良い。例えば、ファインゲート部３ＸＡから約０．０５μｍ程度離れた位置まで第１領域６Ｘを設けることができる。このようなＴ型ゲート電極３Ｘを用いたものは、Ｔ型ゲート電極３Ｘのオーバーゲート部３ＸＢと第１絶縁膜６との間に空間を有することになる。なお、ここでは、上述の実施形態の変形例として説明しているが、上述の第１変形例や第２変形例の変形例として構成することもできる。つまり、ゲート電極３に対してドレイン電極５の側だけに第１領域６Ｘを設けたもの（図５、図６参照）において、Ｔ型ゲート電極３Ｘを用いても良い。また、上述の第６変形例の変形例として構成することもできる。つまり、第１絶縁膜６を覆う第２絶縁膜１８を設けたもの（図１２参照）において、Ｔ型ゲート電極３Ｘを用いても良い。
また、上述の実施形態では、ゲート電極３を化合物半導体積層構造２の表面（ここではＧａＮ表面層１１の表面）にショットキー接触させたショットキー構造としているが、これに限られるものではなく、例えば、化合物半導体積層構造２の表面全体を、例えばＳｉＮ膜、Ａｌ２Ｏ３、ＡｌＮ、ＨｆＯ２などの絶縁膜で覆い、この絶縁膜上にゲート電極３を設けることで、ＭＩＳ構造としても良い。なお、ここでは、上述の実施形態の変形例として説明しているが、上述の第１変形例〜第７変形例などの変形例の変形例として、これらの変形例のものにおいて、ＭＩＳ構造を採用しても良い。
また、上述の実施形態では、半導体基板１としてＳｉＣ基板を例に挙げているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＮ基板などの半導体基板等の他の基板を用いても良い。また、ここでは、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の基板を用いても良い。
また、上述の実施形態におけるソース電極４、ドレイン電極５及びゲート電極３の層構造は一例であり、上述のものに限られるものではなく、他の層構造であっても良い。例えば、上述の実施形態におけるソース電極４、ドレイン電極５及びゲート電極３の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態におけるソース電極４、ドレイン電極５及びゲート電極３の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
また、上述の実施形態では、ＧａＮ−ＨＥＭＴを構成する窒化物半導体積層構造２は、上述のものに限られるものではなく、少なくともＧａＮ電子走行層及びＡｌＧａＮ電子供給層を含むものであれば良い。例えば、表面層は、他の材料からなる層であっても良いし、多層構造であっても良い。また、例えば、表面層を備えないものであっても良い。また、例えば、電子供給層としてＡｌＧａＮを用いているが、これに限られるものではなく、電子供給層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮのいずれかを含むものであれば良い。
また、上述の実施形態の半導体装置を構成する化合物半導体積層構造２は、ＧａＮ系の化合物半導体材料からなるものとして構成しているが、これに限られるものではない。例えば、ＩｎＰ系の化合物半導体材料からなるものとして構成することもできる。この場合、化合物半導体積層構造２は、例えば、半絶縁性のＩｎＰ基板上に、バッファ層、ＩｎＧａＡｓ電子走行層、ＩｎＡｌＡｓ電子供給層、ＩｎＰエッチングストッパ層、ＩｎＧａＡｓ低抵抗層を順に積層させたものとして構成すれば良い。このように、化合物半導体積層構造２は、少なくとも電子走行層及び電子供給層を含むものであれば良い。例えば、化合物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる化合物半導体積層構造であれば良い。
また、上述の実施形態のものにおいて、化合物半導体積層構造２にゲートリセスを設け、このゲートリセスにゲート電極を設けるようにしても良い。
［第２実施形態］
次に、第２実施形態にかかる電源装置について、図１４を参照しながら説明する。
本実施形態にかかる電源装置は、上述の第１実施形態及び変形例の半導体装置（ＨＥＭＴ）のいずれかを備える電源装置である。
本電源装置は、図１４に示すように、高圧の一次側回路（高圧回路）２１及び低圧の二次側回路（低圧回路）２２と、一次側回路２１と二次側回路２２との間に配設されるトランス（変圧器）２３とを備える。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
本実施形態では、一次側回路２１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１実施形態及び変形例のいずれかのＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ−ＦＥＴとされている。
したがって、本実施形態にかかる電源装置によれば、上述の第１実施形態及び変形例にかかる半導体装置（ＨＥＭＴ）を、高圧回路２１に適用しているため、信頼性の高い電源装置を実現することができるという利点がある。
［第３実施形態］
次に、第３実施形態にかかる高周波増幅器について、図１５を参照しながら説明する。
本実施形態にかかる高周波増幅器は、上述の第１実施形態及び変形例の半導体装置（ＨＥＭＴ）のいずれかを備える高周波増幅器である。
本高周波増幅器は、図１５に示すように、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。
ミキサー３２ａ，３２ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、上述の第１実施形態及び変形例のいずれかのＨＥＭＴを備える。
なお、図１５では、例えばスイッチの切り替えによって、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成となっている。
したがって、本実施形態にかかる高周波増幅器によれば、上述の第１実施形態及び変形例にかかる半導体装置（ＨＥＭＴ）を、パワーアンプ３３に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、
前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを特徴とする半導体装置。
（付記２）
前記第１絶縁膜は、前記第１領域以外の第２領域がストイキオメトリ比率になっていることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記第１領域は、波長６３３ｎｍの光に対する屈折率が１．９又はその近傍であり、
前記第２領域は、波長６３３ｎｍの光に対する屈折率が２．０又はその近傍であることを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記第１絶縁膜を覆う第２絶縁膜を備えることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記化合物半導体積層構造の上方に、ゲート電極、並びに、前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極を備え、
前記第１領域は、前記ゲート電極に対して前記ドレイン電極の側に設けられていることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
前記化合物半導体積層構造の上方に、ゲート電極、並びに、前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極を備え、
前記第１領域は、前記ゲート電極に対して前記ドレイン電極の側及び前記ソース電極の側の両側に設けられていることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記７）
前記化合物半導体積層構造の上方に、ゲート電極、並びに、前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極を備え、
前記第１絶縁膜は、ゲート電極用開口を有し、
前記ゲート電極は、前記ゲート電極用開口に設けられた第１部分と、前記第１部分上に、前記ソース電極側及び前記ドレイン電極側へ延び、かつ、前記第１絶縁膜の表面に接するように設けられた第２部分とを有し、
前記第１領域は、前記第１絶縁膜の表面側の前記第２部分が設けられている領域及びその近傍の領域以外の領域に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
（付記８）
前記化合物半導体積層構造の上方に、ゲート電極、並びに、前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極を備え、
前記第１絶縁膜は、ゲート電極用開口を有し、
前記ゲート電極は、前記ゲート電極用開口に設けられた第１部分と、前記第１部分上に、前記ソース電極側及び前記ドレイン電極側へ延び、かつ、前記第１絶縁膜の表面に接するように設けられた第２部分とを有し、
前記第１領域は、前記第１絶縁膜の表面側の前記第２部分の下方の領域を含む領域に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
（付記９）
前記化合物半導体積層構造の上方に、ゲート電極、並びに、前記ゲート電極を挟んで両側に設けられたソース電極及びドレイン電極を備え、
前記第１絶縁膜は、ゲート電極用開口を有し、
前記ゲート電極は、前記ゲート電極用開口に設けられ、前記第１絶縁膜よりも上方まで延びる第１部分と、前記第１部分上に、前記ソース電極側及び前記ドレイン電極側へ延び、かつ、前記第１絶縁膜の表面に接しないように設けられた第２部分とを有し、
前記第１領域は、前記第１絶縁膜の表面側の前記第２部分の下方の領域を含む領域に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
（付記１０）
半導体基板上に複数の化合物半導体層を積層させて化合物半導体積層構造を形成し、
前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
（付記１１）
前記第１絶縁膜を形成する工程において、ストイキオメトリ比率になっている窒化珪素膜を形成し、前記窒化珪素膜の表面側に窒素元素を注入して前記第１領域を形成することを特徴とする、付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第１絶縁膜を覆う第２絶縁膜を形成することを特徴とする、付記１０又は１１に記載の半導体装置の製造方法。
（付記１３）
変圧器と、
前記変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、
前記高圧回路は、トランジスタを含み、
前記トランジスタは、
半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、
前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを特徴とする電源装置。
（付記１４）
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、
前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを特徴とする高周波増幅器。
１ 半絶縁性ＳｉＣ基板（半導体基板）
２ 化合物半導体積層構造
３ ゲート電極
３Ａ ファインゲート部
３Ｂ オーバーゲート部
３Ｘ Ｔ型ゲート電極
３ＸＡ ファインゲート部
３ＸＢ オーバーゲート部
４ ソース電極（オーミック電極）
５ ドレイン電極（オーミック電極）
６ 第１絶縁膜（窒化珪素膜；ＳｉＮ膜）
６Ａ ゲート開口（ゲート電極用開口）
６Ｘ 第１領域（窒素注入領域）
６Ｙ 第２領域（ストイキオメトリ領域）
８ バッファ層
９ ＧａＮ電子走行層
１０ ＡｌＧａＮ電子供給層
１１ ＧａＮ表面層（キャップ層）
１２ 素子分離領域
１３、１４、１４Ｘ、１５ レジストパターン
１６ 多層レジスト
１６Ａ 下層レジスト
１６Ｂ 上層レジスト
１７ ゲートメタル
１８ 第２絶縁膜
１８Ｘ 領域（窒素注入領域）
２１ 高圧の一次側回路（高圧回路）
２２ 低圧の二次側回路（低圧回路）
２３ トランス（変圧器）
２４ 交流電源
２５ ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ スイッチング素子
２６ｅ スイッチング素子
２７ａ，２７ｂ，２７ｃ スイッチング素子
３１ ディジタル・プレディストーション回路
３２ａ，３２ｂ ミキサー
３３ パワーアンプ

Claims (6)

  1. 半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、
    前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを特徴とする半導体装置。
  2. 前記第１絶縁膜は、前記第１領域以外の第２領域がストイキオメトリ比率になっていることを特徴とする、請求項１に記載の半導体装置。
  3. 半導体基板上に複数の化合物半導体層を積層させて化合物半導体積層構造を形成し、
    前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
  4. 前記第１絶縁膜を形成する工程において、ストイキオメトリ比率になっている窒化珪素膜を形成し、前記窒化珪素膜の表面側に窒素元素を注入して前記第１領域を形成することを特徴とする、請求項３に記載の半導体装置の製造方法。
  5. 変圧器と、
    前記変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、
    前記高圧回路は、トランジスタを含み、
    前記トランジスタは、
    半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、
    前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを特徴とする電源装置。
  6. 入力信号を増幅するアンプを備え、
    前記アンプは、トランジスタを含み、
    前記トランジスタは、
    半導体基板上に積層された複数の化合物半導体層からなる化合物半導体積層構造と、
    前記化合物半導体積層構造の表面を覆い、表面側に窒素元素をストイキオメトリ比率よりも多く含有する第１領域を含む窒化珪素膜である第１絶縁膜とを備えることを特徴とする高周波増幅器。
JP2013006459A 2013-01-17 2013-01-17 半導体装置及びその製造方法、電源装置、高周波増幅器 Active JP6339762B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013006459A JP6339762B2 (ja) 2013-01-17 2013-01-17 半導体装置及びその製造方法、電源装置、高周波増幅器
US14/095,038 US9224668B2 (en) 2013-01-17 2013-12-03 Semiconductor HEMT device with stoichiometric silicon nitride layer
TW102145918A TWI531062B (zh) 2013-01-17 2013-12-12 半導體裝置及其製造方法、電源供應裝置與高頻放大器
CN201310698719.2A CN103943676B (zh) 2013-01-17 2013-12-18 半导体装置及其制造方法、电源装置和高频放大器
US14/926,711 US9514930B2 (en) 2013-01-17 2015-10-29 Method for manufacturing semiconductor HEMT device with stoichiometric silicon nitride layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013006459A JP6339762B2 (ja) 2013-01-17 2013-01-17 半導体装置及びその製造方法、電源装置、高周波増幅器

Publications (2)

Publication Number Publication Date
JP2014138110A true JP2014138110A (ja) 2014-07-28
JP6339762B2 JP6339762B2 (ja) 2018-06-06

Family

ID=51164526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013006459A Active JP6339762B2 (ja) 2013-01-17 2013-01-17 半導体装置及びその製造方法、電源装置、高周波増幅器

Country Status (4)

Country Link
US (2) US9224668B2 (ja)
JP (1) JP6339762B2 (ja)
CN (1) CN103943676B (ja)
TW (1) TWI531062B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019517734A (ja) * 2016-06-01 2019-06-24 エフィシエント パワー コンヴァーション コーポレーション 多段表面パッシベーション構造及びそれを製造するための方法
JP2020017578A (ja) * 2018-07-23 2020-01-30 株式会社東芝 半導体装置及びその製造方法
US10727305B2 (en) 2017-12-20 2020-07-28 Fujitsu Limited Semiconductor device and fabrication method therefor, and high-frequency amplifier
JP2021118251A (ja) * 2020-01-24 2021-08-10 富士通株式会社 半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6106908B2 (ja) 2012-12-21 2017-04-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9048303B1 (en) 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9580304B2 (en) 2015-05-07 2017-02-28 Texas Instruments Incorporated Low-stress low-hydrogen LPCVD silicon nitride
EP3179515A1 (en) * 2015-12-10 2017-06-14 Nexperia B.V. Semiconductor device and method of making a semiconductor device
JP6640687B2 (ja) * 2016-09-09 2020-02-05 株式会社東芝 半導体装置
JP2018085414A (ja) * 2016-11-22 2018-05-31 富士通株式会社 化合物半導体装置
JP6997002B2 (ja) * 2018-02-19 2022-01-17 住友電気工業株式会社 半導体装置及びその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034438A (ja) * 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
JP2009055042A (ja) * 2007-08-28 2009-03-12 Cree Inc 水素を含まないスパッタリングされた窒化物を有するワイドバンドギャップベースの半導体デバイスの不動態化
JP2009164300A (ja) * 2007-12-28 2009-07-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2010232452A (ja) * 2009-03-27 2010-10-14 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012124436A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2012111363A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 横型半導体装置
JP2012248570A (ja) * 2011-05-25 2012-12-13 Sharp Corp スイッチング素子

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531373B2 (en) * 2000-12-27 2003-03-11 Ovonyx, Inc. Method of forming a phase-change memory cell using silicon on insulator low electrode in charcogenide elements
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
JP4794655B2 (ja) * 2009-06-09 2011-10-19 シャープ株式会社 電界効果トランジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034438A (ja) * 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
JP2009055042A (ja) * 2007-08-28 2009-03-12 Cree Inc 水素を含まないスパッタリングされた窒化物を有するワイドバンドギャップベースの半導体デバイスの不動態化
JP2009164300A (ja) * 2007-12-28 2009-07-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2010232452A (ja) * 2009-03-27 2010-10-14 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012124436A (ja) * 2010-12-10 2012-06-28 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2012111363A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 横型半導体装置
JP2012248570A (ja) * 2011-05-25 2012-12-13 Sharp Corp スイッチング素子

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019517734A (ja) * 2016-06-01 2019-06-24 エフィシエント パワー コンヴァーション コーポレーション 多段表面パッシベーション構造及びそれを製造するための方法
JP7017525B2 (ja) 2016-06-01 2022-02-08 エフィシエント パワー コンヴァーション コーポレーション 多段表面パッシベーション構造及びそれを製造するための方法
US10727305B2 (en) 2017-12-20 2020-07-28 Fujitsu Limited Semiconductor device and fabrication method therefor, and high-frequency amplifier
JP2020017578A (ja) * 2018-07-23 2020-01-30 株式会社東芝 半導体装置及びその製造方法
JP7055533B2 (ja) 2018-07-23 2022-04-18 株式会社東芝 半導体装置及びその製造方法
US11515411B2 (en) 2018-07-23 2022-11-29 Kabushiki Kaisha Toshiba Silicon rich nitride layer between a plurality of semiconductor layers
US11757028B2 (en) 2018-07-23 2023-09-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2021118251A (ja) * 2020-01-24 2021-08-10 富士通株式会社 半導体装置
JP7443788B2 (ja) 2020-01-24 2024-03-06 富士通株式会社 半導体装置

Also Published As

Publication number Publication date
US9224668B2 (en) 2015-12-29
US9514930B2 (en) 2016-12-06
TWI531062B (zh) 2016-04-21
US20140197460A1 (en) 2014-07-17
CN103943676A (zh) 2014-07-23
TW201432906A (zh) 2014-08-16
JP6339762B2 (ja) 2018-06-06
CN103943676B (zh) 2017-06-23
US20160049290A1 (en) 2016-02-18

Similar Documents

Publication Publication Date Title
JP6339762B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
KR101357477B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP5776217B2 (ja) 化合物半導体装置
US9425268B2 (en) Compound semiconductor device and method of manufacturing the same
JP5724339B2 (ja) 化合物半導体装置及びその製造方法
TWI470803B (zh) 化合物半導體裝置及其製造方法
JP5782947B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
JP5672868B2 (ja) 化合物半導体装置及びその製造方法
JP5724347B2 (ja) 化合物半導体装置及びその製造方法
JP5866766B2 (ja) 化合物半導体装置及びその製造方法
US9368359B2 (en) Method of manufacturing compound semiconductor device
JP2014138111A (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
US20140091424A1 (en) Compound semiconductor device and manufacturing method thereof
TWI488302B (zh) 化合物半導體裝置及其製造方法
JP6966689B2 (ja) 窒化物半導体装置及びその製造方法
JP6236919B2 (ja) 化合物半導体装置及びその製造方法
JP2013229458A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
JP6792135B2 (ja) 化合物半導体装置及びその製造方法
JP6631160B2 (ja) 半導体装置、電源装置、高周波増幅器
JP2019110256A (ja) 半導体装置及びその製造方法、高周波増幅器
JP5768340B2 (ja) 化合物半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150903

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161006

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170704

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170713

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20170929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180511

R150 Certificate of patent or registration of utility model

Ref document number: 6339762

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150