JP2019110256A - 半導体装置及びその製造方法、高周波増幅器 - Google Patents

半導体装置及びその製造方法、高周波増幅器 Download PDF

Info

Publication number
JP2019110256A
JP2019110256A JP2017243625A JP2017243625A JP2019110256A JP 2019110256 A JP2019110256 A JP 2019110256A JP 2017243625 A JP2017243625 A JP 2017243625A JP 2017243625 A JP2017243625 A JP 2017243625A JP 2019110256 A JP2019110256 A JP 2019110256A
Authority
JP
Japan
Prior art keywords
cap layer
gan
layer
semiconductor device
nitride semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017243625A
Other languages
English (en)
Other versions
JP7031282B2 (ja
Inventor
牧山　剛三
Kozo Makiyama
剛三 牧山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2017243625A priority Critical patent/JP7031282B2/ja
Priority to US16/174,596 priority patent/US10727305B2/en
Publication of JP2019110256A publication Critical patent/JP2019110256A/ja
Application granted granted Critical
Publication of JP7031282B2 publication Critical patent/JP7031282B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】半導体装置において、障壁層にＩｎを含む材料を用い、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を設ける場合に、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにする。【解決手段】半導体装置を、ＧａＮを含むチャネル層と、Ｉｎを含む障壁層１１とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層１２を含む窒化物半導体積層構造を備え、キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化しているものとする。【選択図】図２

Description

本発明は、半導体装置及びその製造方法、高周波増幅器に関する。
例えば窒化物半導体を用いた窒化物半導体積層構造を備える半導体装置として、例えばＧａＮをチャネル層（電子走行層）に用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ；ＧａＮ ＨＥＭＴ）がある。
このようなＧａＮ ＨＥＭＴには、例えば、障壁層（電子供給層）に例えばＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮなどを用いたものがある。
また、窒化物半導体積層構造の最表面に、例えばＡｌＧａＮ、ＧａＮなどを用いたキャップ層を備えるものもある。
特開２００８−２２７５０１号公報 特開２０１４−１３８１１０号公報
しかしながら、窒化物半導体積層構造の表面を酸化から保護するためにキャップ層を設ける場合、キャップ層は、酸化しやすいＡｌを含まないものとするのが好ましい。
例えば、キャップ層にＧａＮを用いることが考えられるが、障壁層に例えばＩｎＡｌＮ、ＩｎＡｌＧａＮなどのＩｎを含む材料を用いる場合、高品質のＧａＮキャップ層を形成するのは難しい。
そして、品質の良くないＧａＮキャップ層では、Ｎ空孔等によってドナー等が形成され、過剰な正電荷が生じ、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えることがわかった。
本発明は、障壁層にＩｎを含む材料を用い、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を設ける場合に、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることを目的とする。
１つの態様では、半導体装置は、ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を備え、キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化している。
１つの態様では、高周波増幅器は、入力信号を増幅するアンプを備え、アンプは、トランジスタを含み、トランジスタは、ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を備え、キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化している。
１つの態様では、半導体装置の製造方法は、ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を形成する工程と、キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程とを含む。
１つの側面として、障壁層にＩｎを含む材料を用い、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を設ける場合に、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができるという効果を有する。
第１実施形態にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）は、第１実施形態にかかる半導体装置に備えられるＧａＮキャップ層におけるＧａ組成の変化を示す図であり、（Ｂ）は、第１実施形態にかかる半導体装置に備えられるＧａＮキャップ層におけるＮ組成の変化を示す図である。 （Ａ）〜（Ｃ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｅ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）は、ＧａＮキャップ層を備えていないＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴの特性（Ｉｄｓ−Ｖｇｓ特性）を示す図であり、（Ｂ）は、品質の良くないＧａＮキャップ層を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴの特性（Ｉｄｓ−Ｖｇｓ特性）を示す図である。 第１実施形態にかかる半導体装置であるＧａＮキャップ層を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴの特性（Ｉｄｓ−Ｖｇｓ特性）を示す図である。 （Ａ）、（Ｂ）は、本発明の課題を説明するための図であって、（Ａ）は、高品質のＧａＮキャップ層を形成することができた場合のＧａＮキャップ層、ＩｎＡｌＧａＮ障壁層及びＧａＮ電子走行層における伝導帯エネルギを示すバンド図であり、（Ｂ）は、低品質のＧａＮキャップ層、ＩｎＡｌＧａＮ障壁層及びＧａＮ電子走行層における伝導帯エネルギを示すバンド図である。 第２実施形態の高周波増幅器の構成を示す模式図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、高周波増幅器について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図８を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば窒化物半導体を用いた窒化物半導体積層構造を備える半導体装置である。
ここでは、窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ；Field Effect Transistor；ＦＥＴ）、具体的には、例えば高出力デバイスや高周波デバイスに用いられ、ＧａＮを電子走行層（チャネル層）に用い、高濃度の２次元電子ガスを誘起することが可能なＩｎ系窒化物半導体であるＩｎＡｌＧａＮを電子供給層（障壁層）に用いた窒化物半導体積層構造（ＨＥＭＴ構造）を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴを例に挙げて説明する。
本実施形態にかかる半導体装置は、例えば図１に示すように、半導体基板１上に積層された複数の半導体層からなる窒化物半導体積層構造２と、窒化物半導体積層構造２の上方に設けられたゲート電極３、ソース電極４及びドレイン電極５と、窒化物半導体積層構造２の表面を覆う絶縁膜６とを備える。
ここでは、窒化物半導体積層構造２は、例えば、半絶縁性のＳｉＣ基板１上に、核形成層７、バッファ層８、ＧａＮ電子走行層９、ＡｌＮ中間層１０、ＩｎＡｌＧａＮ障壁層（電子供給層）１１、ＧａＮキャップ層（表面層）１２を順に積層させた構造になっており、ＧａＮキャップ層１２が窒化物半導体積層構造２の最表面を構成している。つまり、ここでは、ＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴ上にＧａＮキャップ層１２を積層して窒化物半導体積層構造２を構成している。
なお、このような窒化物半導体積層構造２を有するＨＥＭＴをＧａＮ／ＩｎＡｌＧａＮ／ＡｌＮ／ＧａＮ ＨＥＭＴともいう。また、電子走行層９と障壁層１１との間の中間層１０は必要に応じて挿入すれば良い。また、核形成層７やバッファ層８も必要に応じて設ければ良い。
そして、ＧａＮキャップ層１２上にゲート電極３が形成されており、ゲート電極３を挟んで両側に、ＩｎＡｌＧａＮ障壁層１１上に、一対のオーミック電極としてのソース電極４及びドレイン電極５が形成されている。
また、絶縁膜６は、窒化物半導体積層構造２の最表面のＧａＮキャップ層１２の表面、ソース電極４の表面及びドレイン電極５の表面を覆うように形成されている。ここで、絶縁膜６は、例えば窒化珪素膜（ＳｉＮ膜）などである。
なお、絶縁膜６は、少なくとも窒化物半導体積層構造２の表面を覆っていれば良い。つまり、絶縁膜６は、ソース電極４とゲート電極３との間及びゲート電極３とドレイン電極５との間の半導体表面露出領域を覆っていれば良い。
特に、本実施形態では、ＧａＮキャップ層１２は、Ｇａ／Ｎ比が厚さ方向に沿って変化している［例えば図２（Ａ）、図２（Ｂ）参照］。
ここでは、ＧａＮキャップ層１２は、例えば図２（Ａ）に示すように、Ｇａ組成が表面側で低くなっており、表面側の反対側（障壁層側）で高くなっている。また、ＧａＮキャップ層１２は、例えば図２（Ｂ）に示すように、Ｎ組成が表面側で高くなっており、表面側の反対側（障壁層側）で低くなっている。なお、図２（Ａ）は、図１のＡ−Ｂ線に沿う断面におけるＧａ組成の変化を示しており、図２（Ｂ）は、図１のＡ−Ｂ線に沿う断面におけるＮ組成の変化を示している。
このような構成によって、ＧａＮキャップ層１２において、表面側に形成されたＧａ空孔によるアクセプタによって、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響が抑制されるようにしている（表面ドナーの補償効果）。
また、ＧａＮキャップ層１２において、表面側から拡散したＮをＮ空孔に結合させ、Ｎ空孔によって形成されるドナーを低減させ、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響が抑制されるようにしている（表面ドナーの低減効果）。
これにより、Ｉｎ系窒化物半導体であるＩｎＡｌＧａＮ障壁層１１上にＧａＮキャップ層１２を設ける場合に、過剰な正電荷の影響が解消され、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにしている。
また、ここでは、ＧａＮキャップ層１２は、Ｓｉが１％以上含まれている。つまり、後述するように、Ｓｉを含む犠牲膜１３を用いて熱処理を行なうことで［例えば図３（Ｂ）参照］、上述のように組成が変化しているＧａＮキャップ層１２としているため、ＧａＮキャップ層１２は、Ｓｉを１％以上含むものとなっている。
なお、ここでは、電子走行層９をＧａＮ電子走行層としているが、ＧａＮを含む電子走行層（チャネル層）であれば良い。
また、ここでは、障壁層１１をＩｎＡｌＧａＮ障壁層としているが、Ｉｎを含む障壁層であれば良い。つまり、ＧａＮキャップ層１２の下方に配置された障壁層１１は、Ｉｎを含む材料から構成されているものとすれば良い。
また、ここでは、キャップ層１２をＧａＮキャップ層としているが、ＧａＮを含み、かつ、Ａｌを含まないキャップ層であれば良い。例えば、キャップ層１２は、さらにＩｎを含むものであっても良い。つまり、キャップ層１２は、ＩｎＧａＮを含み、かつ、Ａｌを含まないキャップ層であっても良い。例えば、キャップ層１２をＩｎＧａＮキャップ層としても良い。この場合も、キャップ層１２をＧａＮキャップ層とする場合と同様の作用、効果が得られる。
また、ここでは、ＧａＮキャップ層１２は、Ｇａ組成が表面側で低くなっており、表面側の反対側（障壁層側）で高くなっており、かつ、Ｎ組成が表面側で高くなっており、表面側の反対側（障壁層側）で低くなっているが、これに限られるものではない。
例えば、ＧａＮキャップ層１２は、Ｇａ組成が表面側で低くなっており、表面側の反対側（障壁層側）で高くなっているだけでも良い。
これにより、ＧａＮキャップ層１２において、表面側に形成されたＧａ空孔によるアクセプタによって、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響を抑制することができる（表面ドナーの補償効果）。
この結果、Ｉｎ系窒化物半導体であるＩｎＡｌＧａＮ障壁層１１上にＧａＮキャップ層１２を設ける場合に、過剰な正電荷の影響が解消され、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができる。
また、例えば、ＧａＮキャップ層１２は、Ｎ組成が表面側で高くなっており、表面側の反対側（障壁層側）で低くなっているだけでも良い。
これにより、ＧａＮキャップ層１２において、表面側から拡散したＮをＮ空孔に結合させ、Ｎ空孔によって形成されるドナーを低減させ、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響を抑制することができる（表面ドナーの低減効果）。
この結果、Ｉｎ系窒化物半導体であるＩｎＡｌＧａＮ障壁層１１上にＧａＮキャップ層１２を設ける場合に、過剰な正電荷の影響が解消され、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができる。
次に、本実施形態にかかる半導体装置の製造方法について、図３〜図５を参照しながら説明する。
まず、図３（Ａ）に示すように、半絶縁性のＳｉＣ基板１（半導体基板）上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法によって、核形成層７、バッファ層８、ＧａＮ電子走行層（チャネル層）９、ＡｌＮ中間層１０、ＩｎＡｌＧａＮ電子供給層（障壁層）１１及びＧａＮキャップ層１２をこの順でエピタキシャル成長させ、複数の半導体層７〜１２を積層してなる窒化物半導体積層構造２を形成する。
この場合、ＳｉＣ基板１上に形成された、核形成層７、バッファ層８、電子走行層９、中間層１０、障壁層１１及びキャップ層１２が窒化物半導体積層構造２（窒化物半導体領域；化合物半導体領域）を構成する。なお、電子走行層９と障壁層１１との間の中間層１０は必要に応じて挿入すれば良い。
この工程は、ＧａＮを含むチャネル層９と、Ｉｎを含む障壁層１１とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層１２を含む窒化物半導体積層構造２を形成する工程である。
次に、図３（Ｂ）に示すように、ＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させる。なお、これ以降は、中間層１０は図示を省略している。
つまり、まず、窒化物半導体積層構造２の最表面に備えられるＧａＮキャップ層１２上に、犠牲膜１３として例えば窒化珪素膜（ＳｉＮ膜；絶縁膜）を形成する。
ここでは、例えばプラズマＣＶＤ（ＰＣＶＤ）法を用いて、窒化物半導体積層構造２の最表面に備えられるＧａＮキャップ層１２の表面上に、例えばＳｉＨ４及びＮＨ３を原料（原料ガス）として、ＳｉＮを例えば厚さ約１００ｎｍ堆積させて、ＳｉＮ膜１３を形成する。
このようにして形成されたＳｉＮ膜１３の屈折率（波長６３３ｎｍの光に対する屈折率）は２．０又はその近傍となり、ストイキオメトリ、即ち、Ｎ／Ｓｉ比が４／３になって化学的量性比の正しい膜となった。なお、屈折率は、エリプソメトリ法を用いて計測した。
そして、約７５０℃、Ｎ２雰囲気中で、約３０分間の熱処理を行なう。
このように、ＧａＮキャップ層１２上にＳｉＮ膜１３を形成し、熱処理を施すことで、ＧａＮキャップ層１２中のＧａがＳｉＮ膜１３中へ拡散し、ＳｉＮ膜１３中のＮがＧａＮキャップ層１２中へ拡散し、ＧａＮキャップ層１２は、Ｇａ／Ｎ比が厚さ方向に沿って変化しているものとなる［例えば図２（Ａ）、図２（Ｂ）参照］。
具体的には、ＧａＮキャップ層１２は、例えば図２（Ａ）に示すように、Ｇａ組成が表面側で低くなっており、表面側の反対側（障壁層側）で高くなっているものとなる。また、ＧａＮキャップ層１２は、例えば図２（Ｂ）に示すように、Ｎ組成が表面側で高くなっており、表面側の反対側（障壁層側）で低くなっているものとなる。また、ＧａＮキャップ層１２は、Ｓｉが１％以上含まれているものとなる。
つまり、上述のような工程を行なうことで、ＧａＮキャップ層１２において、表面側からＧａが離脱し、このＧａ離脱に起因するＧａ空孔によってアクセプタが形成され、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響を抑制することができる（表面ドナーの補償効果）。
また、ＧａＮキャップ層１２において、表面側からＮを拡散させ、Ｎ空孔にＮを結合させ、ドナーを低減させることで、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響を抑制することができる（表面ドナーの低減効果）。
この結果、Ｉｎ系窒化物半導体であるＩｎＡｌＧａＮ障壁層１１上にＧａＮキャップ層１２を設ける場合に、過剰な正電荷の影響が解消され、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができる。
なお、熱処理は、約６００℃以上、好適には約７００℃以上で行なえば良い。つまり、熱処理における熱印加温度は、約６００℃以上、好適には約７００℃以上とすれば良い。また、熱処理は、真空中又は不活性ガス中で行なえば良い。また、熱処理は、約１０分以上、好適には約３０分以上行なえば良い。つまり、熱処理における熱印加時間は、約１０分以上、好適には約３０分以上とすれば良い。
また、上述のようにして形成したＳｉＮ膜１３は、ストイキオメトリ膜となったため、ＧａＮキャップ層１２中のＧａが拡散しうる犠牲膜として機能するとともに、ＧａＮキャップ層１２中にＮを拡散させうる犠牲膜としても機能する［例えば図２（Ａ）、図２（Ｂ）参照］。
なお、犠牲膜１３は、ＧａＮキャップ層１２中のＧａが拡散しうる犠牲膜又はＧａＮキャップ層１２中にＮを拡散させうる犠牲膜であれば良い。
例えば、犠牲膜１３としてのＳｉＮ膜を、例えばＳｉ−ＨやＮ−Ｈが多いＨリッチの非ストイキオメトリ膜とすることで、ＧａＮキャップ層１２からＳｉＮ犠牲膜１３へのＧａの拡散度合を高くすることができる。
ここで、Ｈリッチの非ストイキオメトリ膜は、例えば水素結合基濃度が約１×１０２２／ｃｍ−３以上であれば良い。例えば、Ｓｉ−Ｈが多いＨリッチの非ストイキオメトリ膜の場合には、Ｓｉ−Ｈ濃度が約１×１０２２／ｃｍ−３以上であれば良い。また、例えば、Ｎ−Ｈが多いＨリッチの非ストイキオメトリ膜の場合には、Ｎ−Ｈ濃度が約１×１０２２／ｃｍ−３以上であれば良い。
一方、例えば、犠牲膜１３としてのＳｉＮ膜を、Ｎリッチの非ストイキオメトリ膜とすることで、ＳｉＮ犠牲膜１３からＧａＮキャップ層１２へのＮの拡散度合を高くすることができる。
そして、いずれか一方の拡散度合を高めていくことで、ＧａＮキャップ層１２中のＧａが拡散しうる犠牲膜１３又はＧａＮキャップ層１２中にＮを拡散させうる犠牲膜１３を実現することが可能である。
ここで、犠牲膜１３を、ＧａＮキャップ層１２中のＧａが拡散しうる犠牲膜とした場合には、ＧａＮキャップ層１２において、表面側からＧａが離脱し、このＧａ離脱に起因するＧａ空孔によってアクセプタが形成され、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響を抑制することができる（表面ドナーの補償効果）。
この結果、Ｉｎ系窒化物半導体であるＩｎＡｌＧａＮ障壁層１１上にＧａＮキャップ層１２を設ける場合に、過剰な正電荷の影響が解消され、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができる。
また、犠牲膜１３を、ＧａＮキャップ層１２中にＮを拡散させうる犠牲膜とした場合には、ＧａＮキャップ層１２において、表面側からＮを拡散させ、Ｎ空孔にＮを結合させ、ドナーを低減させることで、Ｎ空孔によって形成されるドナーによる過剰な正電荷の影響を抑制することができる（表面ドナーの低減効果）。
この結果、Ｉｎ系窒化物半導体であるＩｎＡｌＧａＮ障壁層１１上にＧａＮキャップ層１２を設ける場合に、過剰な正電荷の影響が解消され、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができる。
このように、ＧａＮキャップ層１２上にＧａＮキャップ層１２中のＧａが拡散しうる犠牲膜１３又はＧａＮキャップ層１２中にＮを拡散させうる犠牲膜１３を形成し、６００℃以上（好適には約７００℃以上）の熱処理を施すことによって、ＧａＮキャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させれば良い。
なお、ＧａＮキャップ層１２中のＧａが拡散しうる犠牲膜１３を形成した場合には、このような処理を施すことによって、犠牲膜１３はＧａを含むものとなる。
また、ＳｉＮ膜１３は、Ｓｉを含む犠牲膜である。ここで、Ｓｉを含む犠牲膜は、ＳｉＮ膜に限られるものではなく、例えば、ＳｉＯＮ膜、ＳｉＯ２膜、ポリシリコン膜などであっても良い。このように、犠牲膜１３としてＳｉを含む犠牲膜を形成することで、上述のようにしてＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させた後に除去される犠牲膜１３を、後述するようにして、容易に除去することが可能となる。
次に、図３（Ｃ）に示すように、例えばＨＦを用いたウェットエッチングを行なって、窒化物半導体積層構造２上に形成されたＳｉＮ膜１３を除去する。
次に、図３（Ｃ）に示すように、窒化物半導体積層構造２及びＳｉＣ基板１の表層部に、選択的に例えばＡｒをイオン注入することで、素子間分離を行なって、活性領域を画定する素子分離領域１４を形成する。
なお、イオン注入の深さは一例であり、素子間分離ができれば、これに限られるものではない。
この工程は、窒化物半導体積層構造２にイオン注入によって素子分離領域１４を形成する工程である。そして、上述のＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させるための熱処理は、この素子分離領域１４を形成する工程の前に行なうのが好ましい。
これにより、上述のＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させるための熱処理によって素子分離領域１４にキャリアが復活するなどして素子分離領域１４の機能が低下してしまうのを防止することができる。
次に、図４（Ａ）に示すように、例えばフォトリソグラフィによって、窒化物半導体積層構造２上に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストパターン（リセス部形成用レジストパターン）１５を形成する。
次に、レジストパターン１５をマスクとして用いて、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスを用いたドライエッチングによって、ソース電極形成予定領域及びドレイン電極形成予定領域のＧａＮキャップ層１２及びＩｎＡｌＧａＮ障壁層１１の一部を除去する。
なお、半導体部分のエッチング深さは例えば８ｎｍとすれば良い。また、ここでは、ＩｎＡｌＧａＮ障壁層１１の一部まで除去するようにしているが、これに限られるものではなく、ＧａＮキャップ層１２の全部又は一部のみを除去するようにしても良い。
このようにしてリセス部１６を形成した後、レジストパターン１５を例えば加温した有機溶剤によって除去する。
その後、図４（Ｂ）に示すように、もう一度、例えばフォトリソグラフィによって、窒化物半導体積層構造２上に、ソース電極形成予定領域及びドレイン電極形成予定領域に開口部を有するレジストパターン（金属電極形成用レジストパターン）１７を形成する。
そして、図４（Ｃ）に示すように、ＧａＮキャップ層１２及びＩｎＡｌＧａＮ障壁層１１の一部のソース電極形成予定領域及びドレイン電極形成予定領域に形成されたリセス部１６内に、それぞれ、ソース電極４、ドレイン電極５を形成する。
ここでは、例えば蒸着法（ここでは高真空蒸着法）によって、Ｔｉ（例えば厚さ約２０ｎｍ）、Ａｌ（例えば厚さ約２００ｎｍ）を順に蒸着させた後、リフトオフして、即ち、開口部を有するレジストパターン１７を除去して、ＩｎＡｌＧａＮ障壁層１１上に、一対のオーミンク電極としてのソース電極４及びドレイン電極５を形成する。
その後、例えば約５９０℃程度での熱処理（合金化処理）を行なうことによって、オーミック電極としてのソース電極４及びドレイン電極５と半導体（ここではＩｎＡｌＧａＮ障壁層１１）との間のオーミックコンタクトを確立する。
この工程は、窒化物半導体積層構造２上にオーミック電極（ソース電極４及びドレイン電極５）を形成する工程である。そして、上述のＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させるための熱処理は、このオーミック電極を形成する工程の前に行なうのが好ましい。
これにより、上述のＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させるための熱処理、即ち、オーミックコンタクトを確立するための熱処理よりも高い温度で行なわれる熱処理によって、オーミック電極（ソース電極４及びドレイン電極５）の特性が低下してしまうのを防止することができる。
次に、図４（Ｄ）に示すように、窒化物半導体積層構造２の表面を覆うようにパッシベーション絶縁膜６としての窒化珪素膜（ＳｉＮ膜）を形成する。
ここでは、例えばプラズマＣＶＤ（ＰＣＶＤ）法を用いて、オーミック電極としてのソース電極４及びドレイン電極５が形成された窒化物半導体積層構造２の表面上に、例えばシラン、アンモニアを原料として、窒化珪素（ＳｉＮ）を例えば約５０ｎｍ堆積させて、窒化珪素膜（ＳｉＮ膜）６を成膜する。
このようにして形成された窒化珪素膜６の屈折率（波長６３３ｎｍの光に対する屈折率）は２．０又はその近傍となり、ストイキオメトリ、即ち、Ｎ／Ｓｉ比が４／３になって化学的量性比の正しい膜となった。なお、屈折率は、エリプソメトリ法を用いて計測した。
なお、このようなパッシベーション絶縁膜６としてのＳｉＮ膜を形成した後に、上述のＧａＮキャップ層１２のＧａ／Ｎ比を厚さ方向に沿って変化させるための熱処理を行なうと、パッシベーション絶縁膜６としての機能が低下してしまうので好ましくない。
次に、図４（Ｅ）に示すように、ゲート開口形成用電子線レジストを塗布し、ゲート開口形成領域に例えば電流方向約０．１μｍ程度の長さで電子線を入射し、感光させ、現像することによって、ゲート開口形成領域に開口部を有するゲート開口形成用レジストパターン１８を形成する。
ここでは、ゲート開口形成用電子線レジストは、例えば、単層からなり、ＰＭＭＡ（米国マイクロケム社製）で構成される。このゲート開口形成用電子線レジストは、例えばスピンコート法及びプリベークによって形成される。
そして、ゲート開口形成用レジストパターン１８をマスクとして、例えばＳＦ６をエッチングガスとして用いたドライエッチングによって、パッシベーション絶縁膜６としての窒化珪素膜（ＳｉＮ膜）にゲート開口（開口幅約０．１μｍ；ゲート電極用ＳｉＮ開口）を形成する。その後、ゲート開口形成用レジストパターン１８を除去する。
次に、図５（Ａ）に示すように、ゲート電極形成用電子線レジスト１９を塗布する。
ここでは、ゲート電極形成用電子線レジスト１９は、例えば、３層からなり、下層レジスト１９ＣがＰＭＭＡ（米国マイクロケム社製）で構成され、中間層レジスト１９ＢがＰＭＧＩ（米国マイクロケム社製）で構成され、上層レジスト１９ＡがＺＥＰ５２０（日本ゼオン社製）で構成される。
この３層構造のゲート電極形成用電子線レジスト１９は、例えばスピンコート法及びプリベークによって形成される。
このようにして３層構造のゲート電極形成用電子線レジスト１９を形成した後、ゲート電極形成領域の上層レジスト１９Ａに例えば電流方向約０．８μｍ程度の長さで電子線を入射し、感光させた後（電子線描画後）、例えば現像液ＺＥＰ−ＳＤ（日本ゼオン社製）を用いて現像して、上層レジスト１９Ａに約０．８μｍ程度の長さの開口を形成する。
さらに、例えば現像液ＮＭＤ−Ｗ（東京応化社製）を用いて現像して、上層レジスト１９Ａの開口端からオーミック電極方向に約０．５μｍセットバックさせた領域の中間層レジスト１９Ｂを除去する。
次に、上層レジスト１９Ａ及び中間層レジスト１９Ｂに形成した開口の中央部に、上述のゲート電極用ＳｉＮ開口を内包するように、例えば電流方向約０．１μｍ程度以上の長さで電子線を入射し、感光させた後（電子線描画後）、例えば現像液ＺＭＤ−Ｂ（日本ゼオン社製）を用いて現像して、下層レジスト１９Ｃに約０．１μｍ程度以上の長さの開口を形成する。
このようにして、ゲート電極形成用開口を形成した後、図５（Ｂ）に示すように、例えば蒸着法（ここでは高真空蒸着法）によって、ゲート電極３を構成するＮｉ層（例えば厚さ約１０ｎｍ程度）、Ａｕ層（例えば厚さ約３００ｎｍ程度）を順に蒸着させる。なお、図５（Ｂ）では、レジスト１９Ａ上に被着する金属（ゲートメタル）については図示を省略している。
次いで、図５（Ｃ）に示すように、例えば加温した有機溶剤を用いてリフトオフを行なって、３層構造のゲート電極形成用電子線レジスト１９及び不要な金属（ゲートメタル）を除去して、ＧａＮキャップ層１２上にゲート電極３を形成する。
その後、図示していないが、層間絶縁膜やコンタクト孔、各種配線等の形成工程を経て、本半導体装置を完成させる。
なお、上述の実施形態では、ショットキー構造の場合を例に挙げて説明しているが、これに限られるものではなく、ＭＩＳ（Metal-Insulator-Semiconductor）構造であっても良い。
この場合、上述の実施形態の半導体装置において、絶縁膜６をゲート絶縁膜として好適なＳｉＮ膜、ＡｌＯ膜（Ａｌ２Ｏ３膜）などにし、ゲート開口を設けずに、絶縁膜６上にゲート電極３を形成すれば良い。
また、上述の半導体装置の製造方法において、図４（Ｄ）を参照しながら説明している工程において、パッシベーション絶縁膜６としての窒化珪素膜（ＳｉＮ膜）に代えて、ゲート絶縁膜として好適なＳｉＮ膜、ＡｌＯ膜（Ａｌ２Ｏ３膜）など形成し、図４（Ｅ）を参照しながら説明している工程を省略すれば良い。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、障壁層１１にＩｎを含む材料を用い、ＧａＮを含み、かつ、Ａｌを含まないキャップ層１２を設ける場合に、例えば閾値電圧やピンチオフ特性等の電気特性に影響を与えないようにすることができるという効果を有する。
ここで、図６（Ａ）は、ＧａＮキャップ層を備えていないＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴの特性（Ｉｄｓ−Ｖｇｓ特性）を示しており、図６（Ｂ）は、品質の良くないＧａＮキャップ層を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴの特性（Ｉｄｓ−Ｖｇｓ特性）を示している。
図６（Ａ）に示すように、ＧａＮキャップ層を備えていないＩｎＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、理論値に近い電気特性を示している。
しかしながら、ＧａＮキャップ層を備えておらず、ＩｎやＡｌを含むＩｎＡｌＧａＮ障壁層が表面に露出していると、例えば酸化の影響等によって電気特性が変動してしまうなど、信頼性を確保するのが難しい。
一方、図６（Ｂ）に示すように、品質の良くないＧａＮキャップ層を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、閾値電圧の異常な深化が見られる。つまり、品質の良くないＧａＮキャップ層を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、理論的閾値（理論値）から−１Ｖ以上の負側シフト（マイナスシフト）が見られる。また、ピンチオフ不良（閾値のＶｄｓ依存）も認められる。これは、品質の良くないＧａＮキャップ層では、Ｎ空孔によってドナーが形成され、過剰な正電荷が生じてしまうからである。
これに対し、上述の実施形態の半導体装置及びその製造方法によれば、このような課題を解決し、電気的特性に影響を与えないＧａＮキャップ層を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴを実現することができる。
ここで、図７は、上述の実施形態のように構成されるＧａＮキャップ層１２を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴの特性（３端子特性；Ｉｄｓ−Ｖｇｓ特性）を示している。
上述の実施形態のように構成されるＧａＮキャップ１２を備えるＩｎＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、過剰な正電荷の影響が解消しているため、図７に示すように、理論値に近い電気特性、即ち、理論値に近い閾値電圧及び良好なピンチオフ特性を示しており、電気特性が改善されていることがわかる。
これらの性質によって、例えば高出力・高周波増幅器に適用する場合に、増幅器の高出力化・高効率化を実現することが可能となる。
つまり、ＧａＮキャップを有する窒化物半導体積層構造を備えるＨＥＭＴの電気特性を改善し、高出力・高周波増幅器向け等のデバイスを実現することが可能となる。
ところで、上述の実施形態のような構成及び製造方法を採用しているのは、以下の理由による。
化合物半導体、特にＧａＮ ＨＥＭＴを用いた高周波・高出力用デバイスでは、デバイスの高出力化を実現するために、従来のＡｌＧａＮ電子供給層（障壁層）の代わりに、高い自発分極やＧａＮチャネル層に対する高いピエゾ分極を有するＩｎＡｌＮやＩｎＡｌＧａＮなどのＩｎ系窒化物半導体を電子供給層に用いることが検討されている。
特に、高い自発分極を有するＩｎ系窒化物半導体を用いた電子供給層は、薄層化しても高濃度の２次元電子ガス（２ＤＥＧ）を誘起できるため、高出力性と高周波性を併せ持つ材料として注目される。
しかしながら、Ｉｎ系窒化物半導体を電子供給層に用い、これが表面に露出していると、例えば酸化の影響等によって電気特性が変動してしまうことになる。
一方、ＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、酸化しやすいＡｌを含むＡｌＧａＮ電子供給層を保護し、表面の化学的安定化や電流コラプスを抑制するために、ＧａＮキャップ層が採用されている。
この点、例えばＩｎＡｌＮやＩｎＡｌＧａＮなどのＩｎ系窒化物半導体を電子供給層に用い、高周波・高出力化合物半導体ＨＥＭＴデバイスを実現しようとする場合にも、電子供給層にＡｌが含まれているとき（特に高Ａｌ組成電子供給層を用いるとき）は、表面を酸化から保護し、表面の化学的安定化や電流コラプスを抑制する目的で、酸化しやすいＡｌを含まないＧａＮキャップ層で表面を被覆するのが好ましい。
そこで、Ｉｎ系窒化物半導体を電子供給層に用いる場合にも、ＧａＮキャップ層を設けることが考えられるが、Ｉｎ系窒化物半導体を電子供給層に用いる場合には、高品質のＧａＮキャップ層を形成するのが難しい。
つまり、Ｉｎ系窒化物半導体の適正成長温度がＧａＮの適正成長温度よりも数百度程度低い。
このため、ＧａＮキャップ層をＧａＮの適正成長温度で成長させることができず、例えばＩｎ系窒化物半導体の適正成長温度、即ち、ＧａＮの適正成長温度よりも数百度程度低い温度で成長させることになり、Ｉｎ系窒化物半導体上に高品質のＧａＮキャップ層を成膜することは難しい。
この結果、Ｉｎ系窒化物半導体を電子供給層に用いる場合に、ＧａＮキャップ層を設けると、品質の良くない低品質のＧａＮキャップ層となってしまう。
ここで、図８（Ａ）は、高品質のＧａＮキャップ層を形成することができた場合のＧａＮキャップ層、ＩｎＡｌＧａＮ障壁層及びＧａＮ電子走行層における伝導帯エネルギを示すバンド図であり、図８（Ｂ）は、低品質のＧａＮキャップ層、ＩｎＡｌＧａＮ障壁層及びＧａＮ電子走行層における伝導帯エネルギを示すバンド図である。
高品質のＧａＮキャップ層を形成することができた場合には、図８（Ａ）に示すようなバンド構造になるが、上述のように、Ｉｎ系窒化物半導体上に高品質のＧａＮキャップ層を成膜することは難しい。
これに対し、低品質のＧａＮキャップ層では、図８（Ｂ）に示すように、Ｎ空孔によってドナーが形成され、過剰な正電荷が生じてしまうことになる。また、キャップ層／障壁層界面及びその近傍に残留キャリア（正電荷）が生じたり、何らかのトラップが生じたりすることもある。この結果、バンドが下がり、フェルミレベルに対して実効的に障壁が下がってしまい、トンネル電流が増大してしまうことになる。つまり、ゲート電極に対するバリア性が低下してしまい、リーク電流が増大してしまうことになる。そして、これらの影響によって、閾値が理論的閾値から−１Ｖ以上負側へシフトしてしまうという閾値電圧の異常な深化、ピンチオフ不良等の特性障害が起こってしまう。
そこで、低品質のＧａＮキャップ層に起因する電気特性上の課題を解決すべく、上述の実施形態のような構成及び製造方法を採用している。
［第２実施形態］
次に、第２実施形態にかかる高周波増幅器について、図９を参照しながら説明する。
本実施形態にかかる高周波増幅器は、上述の第１実施形態及び変形例の半導体装置（ＨＥＭＴ；トランジスタ）を備える高周波増幅器（高出力増幅器）である。
本高周波増幅器は、図９に示すように、ディジタル・プレディストーション回路２０と、ミキサー２１ａ，２１ｂと、パワーアンプ２２とを備えて構成される。なお、パワーアンプを、単にアンプともいう。
ディジタル・プレディストーション回路２０は、入力信号の非線形歪みを補償するものである。
ミキサー２１ａ，２１ｂは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。
パワーアンプ２２は、交流信号とミキシングされた入力信号を増幅するものであり、上述の第１実施形態及び変形例の半導体装置（ＨＥＭＴ；トランジスタ）を備える。
なお、図９では、例えばスイッチの切り替えによって、出力側の信号をミキサー２１ｂで交流信号とミキシングしてディジタル・プレディストーション回路２０に送出できる構成となっている。
したがって、本実施形態にかかる高周波増幅器によれば、上述の第１実施形態及び変形例にかかる半導体装置（ＨＥＭＴ；トランジスタ）を、パワーアンプ２２に適用しているため、信頼性の高い高周波増幅器を実現することができるという利点がある。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を備え、
前記キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化していることを特徴とする半導体装置。
（付記２）
前記キャップ層は、Ｇａ組成が表面側で低く、前記表面側の反対側で高いことを特徴とする、付記１に記載の半導体装置。
（付記３）
前記キャップ層は、Ｎ組成が表面側で高く、前記表面側の反対側で低いことを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記キャップ層は、Ｓｉが１％以上含まれていることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記キャップ層は、さらにＩｎを含むことを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
入力信号を増幅するアンプを備え、
前記アンプは、トランジスタを含み、
前記トランジスタは、
ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を備え、
前記キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化していることを特徴とする高周波増幅器。
（付記７）
ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を形成する工程と、
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程とを含むことを特徴とする半導体装置の製造方法。
（付記８）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記キャップ層上に前記キャップ層中のＧａが拡散しうる犠牲膜又は前記キャップ層中にＮを拡散させうる犠牲膜を形成し、６００℃以上の熱処理を施すことによって、前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させることを特徴とする、付記７に記載の半導体装置の製造方法。
（付記９）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記犠牲膜としてＳｉを含む犠牲膜を形成することを特徴とする、付記８に記載の半導体装置の製造方法。
（付記１０）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記熱処理を真空中又は不活性ガス中で１０分以上行なうことを特徴とする、付記８又は９に記載の半導体装置の製造方法。
（付記１１）
さらに前記窒化物半導体積層構造にイオン注入によって素子分離領域を形成する工程を含み、
前記熱処理は、前記素子分離領域を形成する工程の前に行なうことを特徴とする、付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
（付記１２）
さらに前記窒化物半導体積層構造上にオーミック電極を形成する工程を含み、
前記熱処理は、前記オーミック電極を形成する工程の前に行なうことを特徴とする、付記８〜１１のいずれか１項に記載の半導体装置の製造方法。
（付記１３）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記犠牲膜としてＳｉ−Ｈ濃度が１×１０２２/ｃｍ−３以上の犠牲膜を形成することを特徴とする、付記８〜１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記犠牲膜としてＮ−Ｈ濃度が１×１０２２/ｃｍ−３以上の犠牲膜を形成することを特徴とする、付記８〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記犠牲膜はＧａを含むことを特徴とする、付記８〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記熱処理を７００℃以上で行なうことを特徴とする、付記８〜１５のいずれか１項に記載の半導体装置の製造方法。
（付記１７）
前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記熱処理を３０分以上行なうことを特徴とする、付記８〜１６のいずれか１項に記載の半導体装置の製造方法。
１ 半導体基板（半絶縁性ＳｉＣ基板）
２ 窒化物半導体積層構造
３ ゲート電極
４ ソース電極
５ ドレイン電極
６ 絶縁膜（ＳｉＮ膜；パッシベーション絶縁膜）
７ 核形成層
８ バッファ層
９ ＧａＮ電子走行層（チャネル層）
１０ ＡｌＮ中間層
１１ ＩｎＡｌＧａＮ障壁層（電子供給層）
１２ ＧａＮキャップ層
１３ 犠牲膜（ＳｉＮ膜；絶縁膜）
１４ 素子分離領域
１５ レジストパターン（リセス部形成用レジストパターン）
１６ リセス部
１７ レジストパターン（金属電極形成用レジストパターン）
１８ ゲート開口形成用レジストパターン
１９ ゲート電極形成用電子線レジスト
１９Ａ 上層レジスト
１９Ｂ 中間層レジスト
１９Ｃ 下層レジスト
２０ ディジタル・プレディストーション回路
２１ａ，２１ｂ ミキサー
２２ パワーアンプ

Claims (11)

  1. ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を備え、
    前記キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化していることを特徴とする半導体装置。
  2. 前記キャップ層は、Ｇａ組成が表面側で低く、前記表面側の反対側で高いことを特徴とする、請求項１に記載の半導体装置。
  3. 前記キャップ層は、Ｎ組成が表面側で高く、前記表面側の反対側で低いことを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記キャップ層は、Ｓｉが１％以上含まれていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記キャップ層は、さらにＩｎを含むことを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 入力信号を増幅するアンプを備え、
    前記アンプは、トランジスタを含み、
    前記トランジスタは、
    ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を備え、
    前記キャップ層は、Ｇａ／Ｎ比が厚さ方向に沿って変化していることを特徴とする高周波増幅器。
  7. ＧａＮを含むチャネル層と、Ｉｎを含む障壁層とを含み、さらに最表面に、ＧａＮを含み、かつ、Ａｌを含まないキャップ層を含む窒化物半導体積層構造を形成する工程と、
    前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程とを含むことを特徴とする半導体装置の製造方法。
  8. 前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記キャップ層上に前記キャップ層中のＧａが拡散しうる犠牲膜又は前記キャップ層中にＮを拡散させうる犠牲膜を形成し、６００℃以上の熱処理を施すことによって、前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させることを特徴とする、請求項７に記載の半導体装置の製造方法。
  9. 前記キャップ層のＧａ／Ｎ比を厚さ方向に沿って変化させる工程において、前記犠牲膜としてＳｉを含む犠牲膜を形成することを特徴とする、請求項８に記載の半導体装置の製造方法。
  10. さらに前記窒化物半導体積層構造にイオン注入によって素子分離領域を形成する工程を含み、
    前記熱処理は、前記素子分離領域を形成する工程の前に行なうことを特徴とする、請求項８又は９に記載の半導体装置の製造方法。
  11. さらに前記窒化物半導体積層構造上にオーミック電極を形成する工程を含み、
    前記熱処理は、前記オーミック電極を形成する工程の前に行なうことを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
JP2017243625A 2017-12-20 2017-12-20 半導体装置及びその製造方法、高周波増幅器 Active JP7031282B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017243625A JP7031282B2 (ja) 2017-12-20 2017-12-20 半導体装置及びその製造方法、高周波増幅器
US16/174,596 US10727305B2 (en) 2017-12-20 2018-10-30 Semiconductor device and fabrication method therefor, and high-frequency amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017243625A JP7031282B2 (ja) 2017-12-20 2017-12-20 半導体装置及びその製造方法、高周波増幅器

Publications (2)

Publication Number Publication Date
JP2019110256A true JP2019110256A (ja) 2019-07-04
JP7031282B2 JP7031282B2 (ja) 2022-03-08

Family

ID=66814729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017243625A Active JP7031282B2 (ja) 2017-12-20 2017-12-20 半導体装置及びその製造方法、高周波増幅器

Country Status (2)

Country Link
US (1) US10727305B2 (ja)
JP (1) JP7031282B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610971B2 (en) * 2018-12-17 2023-03-21 Intel Corporation Cap layer on a polarization layer to preserve channel sheet resistance
JP7458199B2 (ja) * 2019-09-02 2024-03-29 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136001A (ja) * 2003-10-28 2005-05-26 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2009200306A (ja) * 2008-02-22 2009-09-03 Eudyna Devices Inc 半導体装置の製造方法
JP2014072387A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014123667A (ja) * 2012-12-21 2014-07-03 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
US20150087118A1 (en) * 2012-08-09 2015-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a high electron mobility transistor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709859B2 (en) 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
JP6339762B2 (ja) 2013-01-17 2018-06-06 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6627408B2 (ja) * 2015-10-21 2020-01-08 住友電気工業株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136001A (ja) * 2003-10-28 2005-05-26 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2009200306A (ja) * 2008-02-22 2009-09-03 Eudyna Devices Inc 半導体装置の製造方法
US20150087118A1 (en) * 2012-08-09 2015-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a high electron mobility transistor
JP2014072387A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014123667A (ja) * 2012-12-21 2014-07-03 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法

Also Published As

Publication number Publication date
US20190189757A1 (en) 2019-06-20
US10727305B2 (en) 2020-07-28
JP7031282B2 (ja) 2022-03-08

Similar Documents

Publication Publication Date Title
KR101357477B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP7175727B2 (ja) 窒化物半導体装置
JP5487550B2 (ja) 電界効果半導体装置及びその製造方法
TWI496284B (zh) 化合物半導體裝置及其製造方法
JP5724347B2 (ja) 化合物半導体装置及びその製造方法
US9514930B2 (en) Method for manufacturing semiconductor HEMT device with stoichiometric silicon nitride layer
JP5825017B2 (ja) 化合物半導体装置及びその製造方法
JP5401775B2 (ja) 化合物半導体装置およびその製造方法
JP2010153493A (ja) 電界効果半導体装置及びその製造方法
JP2013247196A (ja) 窒化物半導体装置およびその製造方法
JP2010098047A (ja) 窒化物半導体装置
JP2011204717A (ja) 化合物半導体装置
US20140197889A1 (en) Semiconductor device, method for manufacturing the same, power supply device, and high-frequency amplifier
JP2014072391A (ja) 化合物半導体装置及びその製造方法
JP6966689B2 (ja) 窒化物半導体装置及びその製造方法
TWI488302B (zh) 化合物半導體裝置及其製造方法
JP2018157100A (ja) 窒化物半導体装置
JP5101143B2 (ja) 電界効果トランジスタ及びその製造方法
JP7031282B2 (ja) 半導体装置及びその製造方法、高周波増幅器
JP2010153748A (ja) 電界効果半導体装置の製造方法
JP2010219247A (ja) 化合物半導体装置及びその製造方法
JP6792135B2 (ja) 化合物半導体装置及びその製造方法
JP2017085059A (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190607

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220207

R150 Certificate of patent or registration of utility model

Ref document number: 7031282

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150