CN103943676B - 半导体装置及其制造方法、电源装置和高频放大器 - Google Patents

半导体装置及其制造方法、电源装置和高频放大器 Download PDF

Info

Publication number
CN103943676B
CN103943676B CN201310698719.2A CN201310698719A CN103943676B CN 103943676 B CN103943676 B CN 103943676B CN 201310698719 A CN201310698719 A CN 201310698719A CN 103943676 B CN103943676 B CN 103943676B
Authority
CN
China
Prior art keywords
dielectric film
area
compound semiconductor
gate electrode
pile structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310698719.2A
Other languages
English (en)
Other versions
CN103943676A (zh
Inventor
牧山刚三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN103943676A publication Critical patent/CN103943676A/zh
Application granted granted Critical
Publication of CN103943676B publication Critical patent/CN103943676B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Dc-Dc Converters (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

公开了半导体装置及其制造方法、电源装置和高频放大器。该半导体装置包括：化合物半导体堆结构，包括堆叠在半导体衬底之上的多个化合物半导体层；以及覆盖所述化合物半导体堆结构的表面的第一绝缘膜，所述第一绝缘膜为氮化硅膜，所述氮化硅膜在顶侧上包括含有超出化学计量比的氮元素的第一区域。

Description

半导体装置及其制造方法、电源装置和高频放大器
技术领域
本文中所讨论的实施例涉及半导体装置、用于制造半导体装置的方法、电源装置和高频放大器。
背景技术
具有GaN的高电子迁移率晶体管(HEMT)(GaN-HEMT)为具有包括化合物半导体(例如氮化物半导体)的化合物半导体堆结构的半导体装置的示例。例如，具有GaN-HEMT的高输出装置可以用在电源装置中，并且具有GaN-HEMT的高频装置可以用在高频放大器中。
这些装置的高电压操作导致电流崩塌的发生，电流崩塌是导通电阻增加以使漏电流(源极-漏极电流)降低的现象。该电流崩塌的发生降低了装置的输出特性，例如输出和效率。
一种减小电流崩塌的技术是提供覆盖化合物半导体堆结构的表面的绝缘膜。
然而，已经发现，当根据以上技术所教导的那样提供绝缘膜以覆盖化合物半导体堆结构的表面时，在高电压操作期间电子被存在于绝缘膜的表面上的陷阱俘获，因而引起漏电流的下降。
也就是说，已经发现，为了增强装置的输出特性而向以上装置施加高漏电压会产生施加到栅电极附近的强电场，并且穿过沟道的电子中的一些电子被该强电场加速并且传输到化合物半导体堆结构的表面，导致已经传输的电子中的一些电子被存在于覆盖化合物半导体堆结构的表面的绝缘膜的表面上的陷阱俘获，因而引起漏电流的下降。
因而，已经发现，虽然根据以上技术所教导的那样形成覆盖化合物半导体堆结构的表面的绝缘膜与没有这样的绝缘膜时相比可以减小电流崩塌，但是充分减小电流崩塌是不可行的，这是因为存在于绝缘膜的表面上的陷阱俘获电子并且这引起漏电流的下降。
以下为参考文献：
[文献1]日本特开专利公布第2010-287605号。
发明内容
根据本发明的一个方面，半导体装置包括：化合物半导体堆结构，包括堆叠在半导体衬底之上的多个化合物半导体层；以及覆盖所述化合物半导体堆结构的表面的第一绝缘膜，所述第一绝缘膜为氮化硅膜，所述氮化硅膜在顶侧上包括含有超出化学计量比的氮元素的第一区域。
应该理解，前述一般描述和以下详细描述均为示例性和说明性的，并非限制要求保护的本发明。
附图说明
图1为示出根据第一实施例的半导体装置的配置的示意性截面视图；
图2为示出在氮化硅膜中的N-H基团浓度与自旋浓度(spin concentration)之间的关系的图；
图3A至图3L为示出用于制造根据第一实施例的半导体装置的方法的示意性截面视图；
图4A为示出根据第一实施例的半导体装置的IV特性的图，并且图4B为示出在绝缘膜的顶侧上没有含有超出化学计量比(stoichiometric ratio)的氮元素的第一区域的、半导体装置的IV特性的图；
图5为示出根据第一实施例的第一修改的半导体装置的配置的示意性截面视图；
图6为示出根据第一实施例的第二修改的半导体装置的配置的示意性截面视图；
图7为示出用于制造根据第一实施例的第二修改的半导体装置的方法的示意性截面视图；
图8为示出根据第一实施例的第三修改的半导体装置的配置的示意性截面视图；
图9为示出根据第一实施例的第四修改的半导体装置的配置的示意性截面视图；
图10为示出根据第一实施例的第五修改的半导体装置的配置的示意性截面视图；
图11为示出根据第一实施例的第五修改的半导体装置的IV特性的图；
图12为示出根据第一实施例的第六修改的半导体装置的配置的示意性截面视图；
图13为示出根据第一实施例的第七修改的半导体装置的配置的示意性截面视图；
图14为示出根据第二实施例的电源装置的配置的示意图；以及
图15为示出根据第三实施例的高频放大器的配置的示意图。
具体实施方式
在下文中，将参照附图描述根据实施例的半导体装置、用于制造该半导体装置的方法、电源装置以及高频放大器。
[第一实施例]
首先，将参照图1至图4B来描述根据第一实施例的半导体装置以及用于制造该半导体装置的方法。
本实施例中的半导体装置为具有化合物半导体(例如氮化物半导体)的化合物半导体装置。在此，作为示例将描述具有氮化物半导体的肖特基场效应晶体管(FET)，详细地为肖特基GaN-HEMT，其用在例如高输出装置和高频装置的装置中并且具有用GaN作为电子传输层并且用AlGaN作为电子供给层的氮化物半导体堆结构(HEMT结构)。
如在例如图1中示出的，半导体装置包括：包括堆叠在半导体衬底1上的多个化合物半导体层的化合物半导体堆结构2；与化合物半导体堆结构2进行肖特基接触的栅电极3；与化合物半导体堆结构2进行欧姆接触的一对欧姆电极4和5；以及覆盖化合物半导体堆结构2的表面的第一绝缘膜6。
在此，化合物半导体堆结构2为下述氮化物半导体堆结构：其中在半绝缘SiC衬底1上依次堆叠有缓冲层8、GaN电子传输层9、AlGaN电子供给层10以及GaN表面层(盖层)11。在该情况下，如在图1中用虚线所指出的，在GaN电子传输层9与AlGaN电子供给层10之间的界面附近形成二维电子气(2DEG)。此外，在GaN表面层11上布置有栅电极3，并且在AlGaN电子供给层10上在两侧布置有一对欧姆电极，即源电极4和漏电极5，其中栅电极3介于源电极4与漏电极5之间。
第一绝缘膜6被布置为覆盖化合物半导体堆结构2中的化合物半导体层(在示出的情况下，为GaN表面层11)的表面以及源电极4的表面和漏电极5的表面。然而，配置不限于此，只要第一绝缘膜6至少覆盖化合物半导体堆结构2的表面即可。在示出的情况下，第一绝缘膜6被布置为与化合物半导体堆结构2的表面接触。
第一绝缘膜6为下述氮化硅膜：该氮化硅膜在其顶侧上包括含有超出化学计量比的氮元素的第一区域6X。也就是说，第一绝缘膜6为下述氮化硅膜：相比于在背侧上(即，在化合物半导体堆结构2侧上)，该氮化硅膜在其顶侧上包括含有更大量的氮元素的第一区域6X。第一区域6X也称作高氮区域或富N区域。此外，第一绝缘膜6的除第一区域6X之外的第二区域6Y为化学计量的。例如，第一绝缘膜6为化学计量的氮化硅膜(化学计量的SiN膜)，该化学计量的氮化硅膜在其顶侧上包括通过氮的局部注入而形成的氮注入区域。在该情况下，氮注入区域为第一区域6X，并且除氮注入区域之外的化学计量区域为第二区域6Y。第一绝缘膜6可以为单层或多层结构。此外，第一绝缘膜6的第一区域6X不限于氮注入区域，并且可以为任意区域，只要含有超出化学计量比的氮元素即可。
在此，在第一绝缘膜6中的化学计量的第二区域6Y为由化学计量比合适(correct)(N/Si＝4/3)的氮化硅形成的化学计量的氮化硅区域，并且呈现出极好的绝缘特性。在第二区域6Y中，氮化硅膜的折射率(对于633nm波长的光的折射率)为2.0或者接近于2.0。另一方面，在第一绝缘膜6的顶侧上的含有超出化学计量比的氮元素的第一区域6X中，氮化硅膜的折射率(对于633nm波长的光的折射率)为1.9或者接近于1.9。
含有超出化学计量比的氮元素的第一区域6X被设置在第一绝缘膜6的顶侧上，以便降低在第一绝缘膜6的表面上作为电子陷阱的悬挂键的数量并且由此减小电流崩塌。另一方面，除第一区域6X以外的第一绝缘膜6，即第二区域6Y，是化学计量的并且因此可以确保例如绝缘特性、耐受电压以及耐潮性的特性。也就是说，利用上面的第一绝缘膜6覆盖化合物半导体堆结构2的表面使得可以在确保例如绝缘特性、耐受电压以及耐潮性的特性的同时，降低在第一绝缘膜6的表面上作为电子陷阱的悬挂键的数目并且由此减小电流崩塌。
因而，从例如绝缘特性、耐受电压以及耐潮性的角度看，覆盖化合物半导体堆结构2的表面的绝缘膜合适地为化学计量的氮化硅膜(化学计量的膜)。然而，化学计量的氮化硅膜包括作为电子陷阱的大量悬挂键，这是因为即使原子组成比基本上是化学计量的，在膜制造期间也会以一定概率出现不完全键。具体地，存在于覆盖化合物半导体堆结构2的表面的绝缘膜的表面上的悬挂键容易俘获已经经历实空间转移的电子，从而引起电流崩塌。
另一方面，在含有超出化学计量比的氮元素的氮化硅膜中，即在具有高的氮比例(氮元素比例)的氮化硅膜(富N膜)中，悬挂键很少，可能是因为三价氮具有高迁移率以使得其容易与原子(例如Si)形成键。然而，不知道由过量的氮原子形成什么样的键。由于这些效应，通过使用含有超出化学计量比的氮元素的氮化硅膜，可以降低悬挂键的数目并且可以减小电流崩塌。然而，含有超出化学计量比的氮元素的氮化硅膜偏离(off)化学计量比，从而难以确保例如绝缘特性、耐受电压以及耐潮性的特性。
图2为示出氮化硅膜中的N-H基团浓度与自旋浓度之间的关系的图。在图2中，用三角标记绘制化学计量膜中的N-H基团浓度与自旋浓度之间的关系，并且用圆形标记绘制富N膜中的N-H基团浓度与自旋浓度之间的关系。在图2中，字母X表示化学计量膜的数据组，并且字母Y表示富N膜的数据组。悬挂键的数目随着自旋浓度增加而增加，并且悬挂键的数目随着自旋浓度降低而降低。
在制造本文中所述的氮化硅膜的条件下，随着N-H基团浓度增加，膜变得更富含氮，具有更高的氮比例。化学计量膜的折射率(对于633nm波长的光的折射率)为2.0或者接近于2.0，并且富N膜的折射率(对于633nm波长的光的折射率)为1.9或者接近于1.9。这些折射率为取决于例如膜的密度的参数，并且间接表示原子组成比。化学计量膜中的原子组成比即N/Si为1.33。富N膜中的原子组成比即N/Si为1.40。这些原子组成的值是通过基于卢瑟福背散射(RBS)方法的分析而获得的。
如图2所示，在化学计量膜中自旋浓度较高。也就是说，已经证明了化学计量膜具有大量的悬挂键。另一方面，在富N膜中自旋浓度较低。也就是说，已经证明了富N膜具有少量的悬挂键。因而，已经证明富N膜具有比化学计量膜更低的自旋浓度。换言之，富N膜具有比存在于化学计量膜中的悬挂键更少的悬挂键。还示出了在化学计量膜中，具有较低的N-H基团浓度的那些膜具有较低的自旋浓度。也就是说，已经证明了具有较低的N-H基团浓度的化学计量膜包含较少量的悬挂键。
类似地，在富N膜中，具有较低的N-H基团浓度的那些膜具有较低的自旋浓度。也就是说，已经证明了具有较低的N-H基团浓度的富N膜包含较少量的悬挂键。关于两组膜，即如上所讨论的化学计量膜的组和富N膜的组，已经发现具有较低的N-H基团浓度的氮化硅膜(即具有较少的抑制Si与N之间的键合的H键的氮化硅膜)具有较低的自旋浓度和较少量的悬挂键。为了形成具有低N-H基团浓度的氮化硅膜，即具有少量的悬挂键的氮化硅膜，进行如氮注入或N2等离子体暴露的技术是有效的。也就是说，具有低N-H基团浓度的这样的氮化硅膜，即具有少量的悬挂键的这样的氮化硅膜通过氮注入或N2等离子体暴露比通过例如NH3等离子体辐照更有效地形成。
在本实施例中，如上所述，化学计量的氮化硅膜用作覆盖化合物半导体堆结构2的表面的绝缘膜，并且在绝缘膜的顶侧上局部地设置含有超出化学计量比的氮元素的第一区域6X。根据该配置，在确保例如耐受电压、耐潮性以及绝缘特性的特性的同时，降低在绝缘膜的表面上作为电子陷阱的悬挂键的数目以减小电流崩塌。在此，通过使用化学计量的氮化硅膜作为覆盖化合物半导体堆结构2的表面的绝缘膜并且通过将包含很少的悬挂键的富氮区域(键的形成未受氢抑制的富氮区域)布置在绝缘膜的顶侧上，来减少电流崩塌。
在本实施例中，第一绝缘膜6具有延伸到化合物半导体堆结构2的表面(在示出的情况下，为GaN表面层11的表面)的栅极开口(栅电极形成开口)6A。也就是，在第一绝缘膜6中的栅极开口6A的底部处露出化合物半导体堆结构2的表面(肖特基表面；在示出的情况下，为GaN表面层11的表面)。栅电极3是被布置为悬垂在第一绝缘膜6中的栅极开口6A上的悬垂栅电极，并且与化合物半导体堆结构2的表面(在示出的情况下，为GaN表面层11的表面)进行肖特基接触。此外，栅电极3具有设置在栅极开口6A中的细栅极部分3A(第一部分)；以及栅极上方(over-gate)部分3B(第二部分)，被设置在细栅极部分3A上以朝向源电极4和漏电极5延伸并且与第一绝缘膜6的表面接触。
第一绝缘膜6的第一区域6X被设置在第一绝缘膜6的顶侧上的、除其上布置有栅极上方部分3B的区域以及该区域附近的区域以外的区域中。也就是说，第一绝缘膜6是在其顶侧上具有第一区域6X的氮化硅膜，该第一区域6X含有与存在于栅电极3附近的区域(电场集中区域)中的氮元素的量相比更大量的氮元素。在示出的情况下，第一绝缘膜6的第一区域6X从栅电极3附近(在示出的情况下，为栅极上方部分3B在漏电极5侧的端部；漏电极侧的栅极上方端部)延伸到漏电极5的表面的顶部，并且在另一侧从栅电极3附近(在示出的情况下，为栅极上方部分3B在源电极4侧的端部；源电极侧的栅极上方端部)延伸到源电极4的表面的顶部以便免于与栅电极3接触。
在以上方法中，可以通过提供第一绝缘膜6以覆盖化合物半导体堆结构2的表面来减小电流崩塌。此外，可以通过将第一绝缘膜6配置为在其顶侧上包括含有超出化学计量比的氮元素的第一区域6X的氮化硅膜来减小第一绝缘膜6的表面上的电子陷阱的数目。
根据该配置，可以减小由于电子被存在于第一绝缘膜6的表面上的陷阱俘获而引起的漏电流的降低。因此，电流崩塌的充分减小变得可行。可以通过将第一绝缘膜6配置为下述氮化硅膜来补救带调制的发生：第一绝缘膜6该在第一绝缘膜6的顶侧上包括含有超出化学计量比的氮元素并且从而降低在第一绝缘膜6的表面上的电子陷阱的数目的第一区域6X。因此，可以减少电流崩塌，电流崩塌是下述现象：其中通过由于电子被存在于第一绝缘膜6的表面上的陷阱俘获而引起的耗尽层的扩展来降低电流。
接下来，将参照图3A至图3L来描述用于制造根据本实施例的半导体装置的方法。
首先，如图3A所示，通过例如金属有机气相外延(MOVPE)在半绝缘SiC衬底1(半导体衬底)上依次外延生长缓冲层8、GaN电子传输层9、AlGaN电子供给层10以及GaN表面层11，由此形成作为多个化合物半导体层8至11的堆的化合物半导体堆结构2。缓冲层8具有阻碍SiC衬底1的表面上的晶格缺陷向电子传输层9传播的作用。
接下来，如图3B所示，通过将例如Ar选择性注入到化合物半导体堆结构2以及SiC衬底1的表面部分中，将整个堆划分为多个元件。因此，形成对有源区域进行限定的元件划分区域12。
接下来，如图3C所示，通过例如光刻在化合物半导体堆结构2上形成抗蚀剂图案13，以使得抗蚀剂图案13在源电极形成区域和漏电极形成区域中具有开口。
接下来，如图3D所示，在使用抗蚀剂图案13作为掩模的情况下，通过例如使用惰性气体和含氯气体(例如Cl2气)进行干蚀刻来移除源电极形成区域和漏电极形成区域中的GaN表面层11。尽管GaN表面层11被示出为已经贯穿整个厚度被移除，但是该蚀刻不限于此。例如，GaN表面层11可以被移除至下述深度：该深度使得GaN表面层11的一部分保留。可替选地，可以通过GaN表面层11到AlGaN电子供给层10中的深度来实施蚀刻。
接下来，如图3E所示，在GaN表面层11的源电极形成预定区域和漏电极形成预定区域中产生的相应开口中形成源电极4和漏电极5。在此，通过例如借助沉积方法依次沉积Ti(例如，厚度为20nm)和Al(例如，厚度为200nm)、并且剥离(lift off)即移除具有开口的抗蚀剂图案13，在AlGaN电子供给层10上形成源电极4和漏电极5作为一对欧姆电极。此后，在例如约550℃的温度下执行热处理，以在AlGaN电子供给层10与欧姆电极(即源电极4和漏电极5)之间建立欧姆接触。
接下来，形成第一绝缘膜6，第一绝缘膜6是覆盖化合物半导体堆结构2的表面的氮化硅膜，并且在其顶侧上包括含有超出化学计量比的氮元素的第一区域6X。
首先，如图3F所示，形成作为第一绝缘膜6的氮化硅膜(SiN膜)，以覆盖具有作为欧姆电极的源电极4和漏电极5的化合物半导体堆结构2的整个表面。
详细地，通过例如等离子体化学气相沉积(PCVD)在具有作为欧姆电极的源电极4和漏电极5的化合物半导体堆结构2的表面上形成作为第一绝缘膜6的氮化硅膜。也就是说，形成氮化硅膜作为第一绝缘膜6，以覆盖化合物半导体堆结构2的表面。
在此，形成具有极好的绝缘特性的化学计量的氮化硅膜作为第一绝缘膜6。为此，例如，在气体流速为SiH4/N2＝约2.5sccm/约500sccm、压力为约1000毫托、膜制造温度为约300℃并且RF(射频)功率为约50W的膜制造条件下，对作为原料的硅烷和氮进行沉积，由此形成厚度为例如50nm的氮化硅膜。发现如此形成的氮化硅膜的折射率(对于633nm波长的光的折射率)接近于2.0。折射率是使用椭圆光度法来测量的。因为氮化硅膜的折射率为2.0或者接近于2.0，所以氮化硅膜基本上是化学计量合适的，即，N/Si比为4/3。也就是说，形成了具有极好的绝缘特性的目标化学计量的氮化硅膜。
接下来，如图3G所示，用抗蚀剂图案14遮盖要被保护免受氮(氮元素)注入的影响的区域，由此限定了氮注入区域(氮引入区域)。在示出的情况下，在下述区域中形成抗蚀剂图案14：该区域包括(悬垂栅电极3的)栅极上方部分形成预定区域，并且比该形成预定区域更大(例如，大了约0.1μm)。例如，将抗蚀剂(Sumitomo Chemical公司制造的PFI-32)施加到整个表面上；然后施加UV(紫外)射线，以对除了包括(悬垂栅电极3的)栅极上方部分形成预定区域并且比该形成预定区域大了约0.1μm的区域之外的区域进行曝光；并且用显影溶液(TOKYO OHKA KOGYO公司制造的显影溶液NMD-W)对潜在的图案进行显影，以在包括(悬垂栅电极3的)栅极上方部分形成预定区域并且比该形成预定区域大了约0.1μm的区域中形成抗蚀剂图案14。
在使用该抗蚀剂图案14作为掩模的情况下，将氮(氮元素)注入到作为化学计量的氮化硅膜的第一绝缘膜6的顶侧中，由此形成含有超出化学计量比的氮元素的第一区域6X。在此，在除了包括(悬垂栅电极3的)栅极上方部分形成预定区域并且比该形成预定区域大了约0.1μm的区域之外的区域中，通过氮注入方法选择性地在第一绝缘膜6的表面的附近注入大约1×1021氮原子/cm3至大约1×1022氮原子/cm3。氮引入方法不限于氮注入方法，并且可以是其它方法，例如N2等离子体暴露或NH3等离子体辐照等，只要方法可以制造含有超出化学计量比的氮元素的区域即可。
在注入氮元素之后，在高于约300℃的膜制造温度下，例如在约550℃的温度下，进行用于键重组的热处理。可以省略用于建立欧姆接触的上述热处理，并且通过该热处理可以同时实现键的重组和欧姆接触的建立。以上述方式，在作为化学计量的氮化硅膜的第一绝缘膜6的顶侧上，局部地形成含有超出化学计量比的氮元素的第一区域6X。在此，通过在第一绝缘膜6的顶侧上的、包括(悬垂栅电极3的)栅极上方部分形成预定区域并且比该形成预定区域大了约0.1μm的区域中没有设置第一区域6X，来确保例如绝缘特性、耐受电压以及耐潮性的特性。
也就是说，因为第一区域6X为偏离化学计量比的富N区域并且难以确保例如绝缘特性、耐受电压以及耐潮性的特性，所以在要确保例如绝缘特性的特性的栅电极3附近的区域中没有形成第一区域6X。发现如上所述形成在第一区域6X中的氮化硅膜的折射率(对于633nm波长的光的折射率)接近于1.9。折射率是使用椭圆光度法来测量的。因为第一区域6X中的氮化硅膜的折射率为1.9或者接近于1.9，所以氮化硅膜富含氮。也就是说，形成了包括少量悬挂键以减少电流崩塌的目标氮化硅膜。
以上述方式，形成了第一绝缘膜6，第一绝缘膜6是覆盖化合物半导体堆结构2的表面并且在其顶侧上包括含有超出化学计量比的氮元素的第一区域6X的氮化硅膜。也就是说，在其顶侧上包括含有少量悬挂键的第一区域6X的化学计量的氮化硅膜被形成为覆盖化合物半导体堆结构2的表面的绝缘膜。
接下来，如图3H所示，用脱模液将抗蚀剂图案14移除。此后，如图3I所示，形成栅极开口形成抗蚀剂图案15。例如，将抗蚀剂(Sumitomo Chemical公司制造的PFI-32)施加到整个表面上；然后施加UV(紫外)射线，对栅极开口形成区域(例如，约600nm长)进行曝光；并且用显影溶液(TOKYO OHKA KOGYO公司制造的显影溶液NMD-W)对潜在的图案进行显影，以在栅极开口形成区域中形成具有开口的栅极开口形成抗蚀剂图案15。栅极开口也将称作细栅极开口或肖特基栅电极形成开口。
在使用栅极开口形成抗蚀剂图案15作为掩模的情况下，用例如SF6作为蚀刻气体对作为第一绝缘膜6的氮化硅膜进行干蚀刻，以形成具有例如约600nm的长度(开口宽度：约600nm)的栅极开口6A。此后，用脱模液将栅极开口形成抗蚀剂图案15移除。
接下来，如图3J所示，形成由下抗蚀剂层16A(MicroChem公司(美国)制造的PMGI)和上抗蚀剂层16B(Sumitomo Chemical公司制造的PFI32-A8)组成的多层抗蚀剂16(在示出的情况下，为两层抗蚀剂)；并且用辐射例如UV射线对抗蚀剂进辐照并用显影溶液(TOKYOOHKA KOGYO公司制造的显影溶液NMD-W)对抗蚀剂进行显影，以在上抗蚀剂层16B中形成具有例如1.5μm的长度(开口宽度：1.5μm)的开口16BX。在上抗蚀剂层16B的显影期间对下抗蚀剂层16A进行侧面蚀刻，并且形成具有冠状的多层抗蚀剂16。
接下来，如图3K所示，在使用冠状的多层抗蚀剂16作为掩模的情况下，将栅极金属17(Ni：例如约10nm厚度/Au：例如约300nm的厚度)沉积到整个表面上。为了便于说明，未示出沉积在上抗蚀剂层16B上的栅极金属17。
接下来，通过用热有机溶剂进行剥离，将多层抗蚀剂16和不期望的栅极金属17移除。因而，如图3L所示，在GaN表面层11上形成栅电极3。
此后，尽管未示出，但是进行用于形成部件例如层间绝缘膜、接触孔以及各种引线的步骤，从而完成半导体装置。
如上面所讨论的，根据本实施例的半导体装置以及用于制造半导体装置的方法的优点在于：通过减小由于电子被存在于第一绝缘膜6的表面上的陷阱俘获而引起的漏电流下降，可以充分地减小电流崩塌。也就是说，可以有利地实现具有良好的电流崩塌特性的半导体装置。
当通过上述制造方法实际制造具有以上结构的半导体装置时，与在绝缘膜的顶侧上不具有含有超出化学计量比的氮元素的第一区域的半导体装置相比，在第一绝缘膜6的表面上的电子陷阱的数目降低并且显著减少了电流崩塌现象。
也就是说，如通过图4B中所示的脉冲IV特性所指明的，在绝缘膜的顶侧上不具有含有超出化学计量比的氮元素的第一区域的半导体装置中发生了电流崩塌现象。相反，如上所述在第一绝缘膜6的顶侧上包括含有超出化学计量比的氮元素的第一区域6X的半导体装置呈现出电流崩塌现象的显著减小，如通过图4A中所示的脉冲IV特性所指明的。在图4A和图4B中，虚线表示在低电压施加期间的电流-电压特性(漏电流-漏电压特性)，并且实线表示在高电压施加期间的电流-电压特性(漏电流-漏电压特性)。
虽然在以上实施例中第一区域6X已被示出为关于栅电极3被设置在两侧，即在漏电极5侧和源电极4侧，但是配置不限于此并且可以为使得例如如图5所示第一区域6X关于栅电极3仅设置在漏电极5侧。也就是说，第一绝缘膜6的第一区域6X可以被设置为仅从栅电极3的附近(在示出的情况下，为漏电极侧栅极上方端部)延伸到漏电极5的表面的顶部。这样的配置实现了目的，因为在漏电极侧栅极上方端部与漏电极端部之间施加强电场，并且更有可能关于栅电极3在漏电极5侧、在第一绝缘膜6的表面处俘获电子。该配置将称作第一修改。
可替选地，例如，第一绝缘膜6的第一区域6X可以不延伸到漏电极5和源电极4的表面的顶部以覆盖漏电极5和源电极4。例如，第一绝缘膜6的第一区域6X可以仅设置在栅电极3与漏电极5之间以及栅电极3与源电极4之间。也就是说，第一绝缘膜6的第一区域6X可以设置为从栅电极3的附近延伸到漏电极5和源电极4的附近。又可替选地，例如，如图6所示，第一绝缘膜6的第一区域6X可以仅设置在栅电极3与漏电极5之间。也就是说，第一绝缘膜6的第一区域6X可以设置为仅从栅电极3的附近延伸到漏电极5的附近。该配置将称作第二修改。在上述的配置中，第一区域6X可以仅设置在经受高电场强度的区域中，并且经受低电场强度的其它区域可以没有第一区域6X。
也就是说，因为更有可能在经受高电场强度的区域中在第一绝缘膜6的表面处俘获电子，所以第一区域6X的形成可以仅在该区域中进行以降低悬挂键的数目，并减小电流崩塌。在该情况下，经受低电场强度的区域是化学计量的第二区域6Y，从而可以更有效地确保例如绝缘特性、耐受电压以及耐潮性的特性。也就是说，因为化学计量的第二区域6Y比在上述实施例中更大，所以可以更有效地确保例如绝缘特性、耐受电压以及耐潮性的特性。在该情况下，如图7所示，可以通过例如用下述步骤来代替上述实施例中的制造方法中的形成第一区域6X的步骤(参见图3G)来形成第一区域(氮注入区域)6X：在所述步骤中，如图7所示形成在从栅电极形成区域附近延伸到漏电极5附近的区域中具有开口的抗蚀剂图案14X，并且在使用该抗蚀剂图案14X作为掩模的情况下以与上述实施例相同的方式来注入氮(氮元素)。
在上述实施例(参见图1)、第一修改(参见图5)以及第二修改(参见图6)中，第一绝缘膜6的第一区域6X被设置在第一绝缘膜6的顶侧上的、除其上设置有栅极上方部分3B的区域和该区域附近的区域之外的区域中，以避免与栅电极3的任何接触。然而，配置不限于此，并且可以使得例如第一绝缘膜6的第一区域6X设置在第一绝缘膜6的顶侧上的包括存在于栅极上方部分(第二部分)3B下方的区域的区域中，以与栅电极3接触。
例如，该配置可以应用于上述实施例(参见图1)、第一修改(参见图5)以及第二修改(参见图6)中的每一个。也就是说，如例如图8至图10所示，第一绝缘膜6的第一区域(富氮区域)6X可以设置为在栅电极3的栅极上方部分3B下方延伸。也就是说，如作为示例的图8所示，第一绝缘膜6的第一区域6X关于栅电极3可以设置在两侧，即在漏电极5侧和源电极4侧，以从栅电极3(在示出的情况下，为细栅极部分3A)附近延伸到漏电极5的表面的顶部和源电极4的表面的顶部。
该配置将称作第三修改。此外，如作为示例的图9所示，第一绝缘膜6的第一区域6X关于栅电极3可以仅设置在漏电极5侧，以从栅电极3(在示出的情况下，为细栅极部分3A)附近延伸到漏电极5的表面的顶部。该配置将称作第四修改。
此外，如作为示例的图10所示，第一绝缘膜6的第一区域6X可以设置在栅电极3(在示出的情况下，为细栅极部分3A)与漏电极5之间，以从栅电极3(在示出的情况下，为细栅极部分3A)附近延伸到漏电极5附近。该配置将称作第五修改。如在图11中的脉冲IV特性所指明的，通过如在第三修改至第五修改中那样允许第一绝缘膜6的第一区域6X在栅电极3的栅极上方部分3B下方延伸，进一步减小电流崩塌。
在图11中，虚线表示在低电压施加期间的电流-电压特性(漏电流-漏电压特性)，并且实线表示在高电压施加期间的电流-电压特性(漏电流-漏电压特性)。在该情况下，以牺牲其它特性例如耐受电压为代价，增强电流崩塌特性。也就是说，第一绝缘膜6的第一区域6X的延伸可以增强电流崩塌特性，但导致例如栅-漏耐受电压的特性的降低，这是因为覆盖半导体表面的第一绝缘膜6表现为非化学计量的。
因而，这样的配置在期望耐受电压不是非常高时是有效的。例如，供给到漏电极的电压为约50V的装置几乎不会受到由第一区域6X的延伸而产生的不利影响，即由第一绝缘膜6表现为非化学计量的不利影响，而且电流崩塌的进一步减小胜过了这样的不利影响。在该情况下，第一区域6X可以延伸到栅电极3的栅极上方部分3B的端部(栅极上方端部；伞端)与栅电极3的细栅极部分3A之间的任何位置。可以通过调整形成用在第一区域6X形成步骤中的抗蚀剂图案的延伸来改变和控制第一区域6X的延伸的范围。
在上述的实施例中，还可以设置第二绝缘膜18以覆盖第一绝缘膜6，例如，如图12所示。该配置将称作第六修改。例如，第二绝缘膜18例如SiN膜可以设置为覆盖整个表面，即包括第一区域6X的第一绝缘膜6和栅电极3。以这种方式，可以改进例如耐潮性的特性的可靠性。在该情况下，第二绝缘膜18可以为化学计量的氮化硅膜，并且如在图12中用虚线所指明的，可以将氮(氮元素)注入到第二绝缘膜18的顶侧上，以形成含有超出化学计量比的氮元素的区域(在示出的情况下，为氮注入区域)18X。也就是说，第二绝缘膜18可以为下述氮化硅膜：其覆盖第一绝缘膜6，并且在顶侧上包括含有超出化学计量比的氮元素的区域。
虽然该配置被示出为上述实施例的修改，但是配置也可以作为第一修改或第二修改的修改而被应用。也就是说，覆盖第一绝缘膜6的第二绝缘膜18可以设置在下述半导体装置中：其中第一区域6X关于栅电极3仅设置在漏电极5侧(参见图5和图6)。此外，以上配置也可以作为第三修改至第五修改中的任一种的修改而被应用。也就是说，覆盖第一绝缘膜6的第二绝缘膜18可以被设置在下述半导体装置中：其中第一绝缘膜6的第一区域6X在栅电极3的栅极上方部分3B下方延伸(参见图8至图10)。
在上述实施例中，可以提供场板以使得至少场板的部分位于栅电极3与漏电极5之间。例如，可以提供覆盖第一绝缘膜6的第二绝缘膜18，并且具有与源极相同电势的源场板可以设置在第二绝缘膜18上，使得源场板的端部位于栅电极3与漏电极5之间的上方。
虽然在上述实施例中使用悬垂栅电极3，但是栅电极3不限于此并且可以为例如T形栅电极3X，如图13所示。在这样的情况下，可以实现呈现出极好的特性例如高频特性的半导体装置。这样的配置将称作第七修改。该T形栅电极3X具有：设置在栅极开口6A中并且向上延伸超过第一绝缘膜6的细栅极部分3XA(第一部分)；以及栅极上方部分3XB(第二部分)，其在细栅极部分3XA上方朝向源电极4和漏电极5延伸并且设置为不与第一绝缘膜6的表面接触。
在该情况下，第一绝缘膜6的第一区域6X可以适当地设置在第一绝缘膜6的顶侧上的、包括存在于栅极上方部分3XB下方的区域的区域中。也就是说，第一绝缘膜6的第一区域6X可以适当地设置为从T形栅电极3X的细栅极部分3XA附近延伸到漏电极5侧和源电极4侧。例如，第一区域6X可以延伸到远离细栅极部分3XA大约0.05μm的位置。
具有这样的T形栅电极3X的半导体装置在T形栅电极3X的栅极上方部分3XB与第一绝缘膜6之间具有间隔。虽然该配置被示出为上述实施例的修改，但是配置也可以作为第一修改或第二修改的修改而被应用。也就是说，T形栅电极3X可以用在下述半导体装置中：其中第一区域6X关于栅电极3仅设置在漏电极5侧(参见图5和图6)。此外，以上配置可以作为第六修改的修改而被应用。也就是说，T形栅电极3X可以用在下述半导体装置中：其中第二绝缘膜18被设置为覆盖第一绝缘膜6(参见图12)。
上述实施例中的结构为肖特基结构，其中栅电极3与化合物半导体堆结构2的表面(在示出的情况下，为GaN表面层11的表面)进行肖特基接触。然而，结构不限于此并且可以为例如金属-绝缘体-半导体(MIS)结构，其中化合物半导体堆结构2的整个表面覆盖有绝缘膜，例如SiN膜、Al2O3膜、AlN膜或HfO2膜，并且栅电极3被设置在绝缘膜上。虽然该配置被示出为上述实施例的修改，但是配置也可以作为第一修改至第七修改中的任一种的修改而被应用。也就是说，可以在这些修改中采用MIS结构。
虽然上述实施例中的半导体衬底1例如为SiC衬底，但是半导体衬底1不限于此并且可以为任意其它衬底，例如半导体衬底，像是蓝宝石衬底、Si衬底以及GaN衬底。此外，衬底不限于半绝缘衬底并且可以为例如n型导电衬底或p型导电衬底。
此外，上述实施例中的源电极4、漏电极5以及栅电极3的层结构为示例并且是非限制性的。其它层结构也是可用的。例如，上述实施例中的源电极4、漏电极5以及栅电极3可以具有单层结构或多层结构。此外，上述实施例中的形成源电极4、漏电极5以及栅电极3的方法仅为示例，并且这些层可以通过任何其它方法来形成。
上述实施例中的构成GaN-HEMT的化合物半导体堆结构2不限于以上所述的化合物半导体堆结构，而是可以为任意结构，只要结构至少包括GaN电子传输层和AlGaN电子供给层即可。例如，表面层可以为由其它材料组成的层或可以为多层结构。此外，例如，化合物半导体堆结构2可以没有表面层。此外，电子供给层不限于AlGaN，并且可以为包括AlGaN、InAlN以及AlInGaN中的任一种的任意电子供给层。
虽然上述实施例中的构成半导体装置的化合物半导体堆结构2由GaN化合物半导体材料组成，但是材料不限于此。例如，化合物半导体堆结构2可以由InP化合物半导体材料组成。在该情况下，例如，化合物半导体堆结构2可以为下述结构：其中缓冲层、InGaAs电子传输层、InAlAs电子供给层、InP蚀刻阻挡层以及InGaAs低电阻率层依次堆叠在半绝缘InP衬底上。如在该情况下，化合物半导体堆结构2不受限制，只要结构至少包括电子传输层和电子供给层即可。例如，可以使用可构成场效应晶体管例如化合物半导体场效应晶体管的任意化合物半导体堆结构。
在上述实施例中，可以在化合物半导体堆结构2中设置栅极凹槽并且栅电极3可以设置在该栅极凹槽中。
[第二实施例]
接下来，将参照图14描述根据第二实施例的电源装置。在本实施例中的电源装置包括以上所述的根据第一实施例以及修改的半导体装置(HEMT)中的任一种。
如图14所示，电源装置包括高压初级电路(高压电路)21、低压次级电路(低压电路)22、以及布置在初级电路21与次级电路22之间的变压器23。
初级电路21包括交流电源24、所谓的桥整流器电路25、以及多个(在示出的情况下为四个)开关元件26a、26b、26c和26d。此外，桥整流器电路25具有开关元件26e。次级电路22包括多个(在示出的情况下为三个)开关元件27a、27b和27c。
在本实施例中，初级电路21的开关元件26a、26b、26c、26d和26e是以上所述的根据第一实施例以及修改中的任一种的半导体装置(HEMT)。另一方面，次级电路22的开关元件27a、27b和27c为具有硅的常见MIS-FET。
在本实施例的电源装置中，将以上所述的根据第一实施例以及修改中的任一种的半导体装置(HEMT)应用到高压电路21。因而，电源装置有利地实现高可靠性。
[第三实施例]
接下来，将参照图15描述根据第三实施例的高频放大器。在本实施例中的高频放大器包括以上所述的根据第一实施例以及修改的任意半导体装置(HEMT)。
如图15所示，高频放大器包括数字预失真电路31、混频器32a和32b、以及功率放大器33。功率放大器可以简称为放大器。数字预失真电路31对输入信号的非线性失真进行补偿。
混频器32a和32b进行交流信号与非线性失真已被补偿的输入信号的混合。
功率放大器33将与交流信号混合的输入信号放大，并且包括以上所述的根据第一实施例以及修改的任意半导体装置(HEMT)。
在图15中，高频放大器被配置为使得输出侧的信号可以在混频器32b处与交流信号混合并且可以通过例如开关的切换被传送到数字预失真电路31。
在本实施例的高频放大器中，将以上所述的根据第一实施例以及修改中的任一种的半导体装置(HEMT)应用到功率放大器33。因而，高频放大器有利地实现高可靠性。
本文所陈述的所有示例和条件语言旨在教示目的以帮助读者理解本发明和本发明人为促进技术而贡献的构思，并且应当理解为不受这样具体陈述的示例和条件的限制，而且说明书中的这样的示例的组织也与表明本发明的优势和劣势无关。尽管已经详细地描述了本发明的实施例，但是应该理解，可以在不脱离发明的精神和范围的情况下对本发明作出各种变化、替代和变更。

Claims (10)

1.一种半导体装置，包括：
化合物半导体堆结构，包括堆叠在半导体衬底之上的多个化合物半导体层；
源电极和漏电极，所述源电极和所述漏电极被形成在所述化合物半导体堆结构之上；
覆盖所述化合物半导体堆结构、所述源电极和所述漏电极的表面的第一绝缘膜，所述第一绝缘膜具有开口；以及
栅电极，被形成在所述开口内以及在所述化合物半导体堆结构之上，
其中，所述第一绝缘膜为由化学计量比合适的氮化硅形成的化学计量的氮化硅膜，并且其中，
第一区域被形成在所述第一绝缘膜的不与所述栅电极接触的表面上，
所述第一区域含有超出化学计量比的氮元素。
2.根据权利要求1所述的半导体装置，其中，
在所述第一区域中对于633nm波长的光的折射率为1.9；以及
在所述第一绝缘膜中对于633nm波长的光的折射率为2.0。
3.根据权利要求1所述的半导体装置，还包括：
覆盖所述第一绝缘膜的第二绝缘膜。
4.根据权利要求1所述的半导体装置，还包括：
设置在两侧的所述源电极和所述漏电极，其中所述栅电极介于所述源电极与所述漏电极之间，其中，
所述第一区域被设置在所述漏电极侧。
5.根据权利要求1所述的半导体装置，还包括：
设置在两侧的所述源电极和所述漏电极，其中所述栅电极介于所述源电极与所述漏电极之间，其中，
所述第一绝缘膜具有栅电极形成开口，所述栅电极具有第一部分和第二部分，所述第一部分被设置在所述栅电极形成开口中，并且所述第二部分被设置在所述第一部分上以朝向所述源电极和所述漏电极延伸并且与所述第一绝缘膜的表面接触，并且其中，
所述第一区域被设置在所述第一绝缘膜的顶侧上的、除了布置有所述第二部分的区域和所述布置有所述第二部分的区域附近的区域之外的区域中。
6.一种半导体装置，包括：
化合物半导体堆结构，包括堆叠在半导体衬底之上的多个化合物半导体层；
栅电极，被设置在所述化合物半导体堆结构之上；
形成在所述化合物半导体堆结构之上的源电极和漏电极，所述源电极和所述漏电极设置在两侧，其中所述栅电极介于所述源电极与所述漏电极之间；以及
覆盖所述化合物半导体堆结构、所述源电极和所述漏电极的表面的第一绝缘膜，其中，
所述第一绝缘膜具有栅电极形成开口，所述栅电极具有第一部分和第二部分，所述第一部分被设置在所述栅电极形成开口中，并且所述第二部分被设置在所述第一部分上以朝向所述源电极和所述漏电极延伸并且与所述第一绝缘膜的表面接触，并且其中，
第一区域被设置在这样的区域中：该区域在所述第一绝缘膜的顶侧上并且包括存在于所述第二部分下方的区域。
7.一种用于制造半导体装置的方法，包括：
通过在半导体衬底之上堆叠多个化合物半导体层来形成化合物半导体堆结构；
在所述化合物半导体堆结构之上形成源电极和漏电极；
形成第一绝缘膜以覆盖所述化合物半导体堆结构、所述源电极和所述漏电极的表面，所述第一绝缘膜为化学计量的氮化硅膜；
在所述第一绝缘膜上部分地形成第一区域，所述第一区域含有超出化学计量比的氮元素；
在不存在所述第一区域的所述第一绝缘膜中形成开口，所述开口露出所述化合物半导体堆结构的表面；以及
在所述化合物半导体堆结构之上在所述开口中以及在所述第一绝缘层上形成栅电极，所述栅电极不耦接到所述第一区域。
8.根据权利要求7所述的用于制造半导体装置的方法，其中，
所述形成第一绝缘膜包括：形成化学计量的氮化硅膜，并且在所述氮化硅膜的顶侧上注入氮元素来形成所述第一区域。
9.根据权利要求7所述的用于制造半导体装置的方法，还包括：
形成第二绝缘膜以覆盖所述第一绝缘膜。
10.一种半导体装置，包括：
化合物半导体堆结构，包括堆叠在半导体衬底之上的多个化合物半导体层；
覆盖所述化合物半导体堆结构的表面的第一绝缘膜；以及
栅电极，被形成在所述第一绝缘膜上，其中
所述第一绝缘膜为氮化硅膜，所述氮化硅膜在顶侧上包括含有超出化学计量比的氮元素的第一区域，所述第一区域不与所述栅电极接触，
其中，所述第一绝缘膜包括除所述第一区域之外的第二区域，
其中，所述第二区域由化学计量合适的氮化硅形成，
其中，所述第二区域接触所述化合物半导体堆结构。
CN201310698719.2A 2013-01-17 2013-12-18 半导体装置及其制造方法、电源装置和高频放大器 Active CN103943676B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013006459A JP6339762B2 (ja) 2013-01-17 2013-01-17 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2013-006459 2013-01-17

Publications (2)

Publication Number Publication Date
CN103943676A CN103943676A (zh) 2014-07-23
CN103943676B true CN103943676B (zh) 2017-06-23

Family

ID=51164526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310698719.2A Active CN103943676B (zh) 2013-01-17 2013-12-18 半导体装置及其制造方法、电源装置和高频放大器

Country Status (4)

Country Link
US (2) US9224668B2 (zh)
JP (1) JP6339762B2 (zh)
CN (1) CN103943676B (zh)
TW (1) TWI531062B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6106908B2 (ja) 2012-12-21 2017-04-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9048303B1 (en) * 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9580304B2 (en) 2015-05-07 2017-02-28 Texas Instruments Incorporated Low-stress low-hydrogen LPCVD silicon nitride
EP3179515A1 (en) * 2015-12-10 2017-06-14 Nexperia B.V. Semiconductor device and method of making a semiconductor device
JP7017525B2 (ja) * 2016-06-01 2022-02-08 エフィシエント パワー コンヴァーション コーポレーション 多段表面パッシベーション構造及びそれを製造するための方法
JP6640687B2 (ja) * 2016-09-09 2020-02-05 株式会社東芝 半導体装置
JP2018085414A (ja) * 2016-11-22 2018-05-31 富士通株式会社 化合物半導体装置
JP7031282B2 (ja) 2017-12-20 2022-03-08 富士通株式会社 半導体装置及びその製造方法、高周波増幅器
JP6997002B2 (ja) 2018-02-19 2022-01-17 住友電気工業株式会社 半導体装置及びその製造方法
JP7055533B2 (ja) 2018-07-23 2022-04-18 株式会社東芝 半導体装置及びその製造方法
JP7443788B2 (ja) * 2020-01-24 2024-03-06 富士通株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1748320A (zh) * 2002-12-16 2006-03-15 日本电气株式会社 场效应晶体管
CN101924128A (zh) * 2009-06-09 2010-12-22 夏普株式会社 场效应晶体管
CN102544088A (zh) * 2010-12-10 2012-07-04 富士通株式会社 化合物半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531373B2 (en) * 2000-12-27 2003-03-11 Ovonyx, Inc. Method of forming a phase-change memory cell using silicon on insulator low electrode in charcogenide elements
US7855401B2 (en) * 2005-06-29 2010-12-21 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
JP2008034438A (ja) * 2006-07-26 2008-02-14 Sanken Electric Co Ltd 半導体装置
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP4719210B2 (ja) * 2007-12-28 2011-07-06 富士通株式会社 半導体装置及びその製造方法
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
JP5531432B2 (ja) * 2009-03-27 2014-06-25 富士通株式会社 化合物半導体装置及びその製造方法
JP2014078537A (ja) * 2011-02-15 2014-05-01 Sharp Corp 横型半導体装置
JP5075264B1 (ja) * 2011-05-25 2012-11-21 シャープ株式会社 スイッチング素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1748320A (zh) * 2002-12-16 2006-03-15 日本电气株式会社 场效应晶体管
CN101924128A (zh) * 2009-06-09 2010-12-22 夏普株式会社 场效应晶体管
CN102544088A (zh) * 2010-12-10 2012-07-04 富士通株式会社 化合物半导体器件及其制造方法

Also Published As

Publication number Publication date
TW201432906A (zh) 2014-08-16
US9514930B2 (en) 2016-12-06
CN103943676A (zh) 2014-07-23
JP2014138110A (ja) 2014-07-28
US9224668B2 (en) 2015-12-29
JP6339762B2 (ja) 2018-06-06
US20160049290A1 (en) 2016-02-18
TWI531062B (zh) 2016-04-21
US20140197460A1 (en) 2014-07-17

Similar Documents

Publication Publication Date Title
CN103943676B (zh) 半导体装置及其制造方法、电源装置和高频放大器
TWI701715B (zh) N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
CN104377239B (zh) 半导体器件及其制造方法
CN102017160B (zh) 增强模式ⅲ-n的hemt
JP4077731B2 (ja) 化合物半導体装置およびその製造方法
CN103797581B (zh) 用于生长iii‑v外延层的方法和半导体结构
CN106298887B (zh) 一种高阈值电压高迁移率凹槽栅mosfet的制备方法
CN103035703B (zh) 化合物半导体器件及其制造方法
CN102637721B (zh) 化合物半导体器件、制造器件的方法和电气器件
CN106981513A (zh) 基于高阻盖帽层的ⅲ族氮化物极化超结hemt器件及其制法
CN103022122B (zh) 化合物半导体器件及其制造方法
CN103715243A (zh) 化合物半导体器件及其制造方法
CN103943675A (zh) 半导体装置及其制造方法、电源装置和高频放大器
CN110459595A (zh) 一种增强型AlN/AlGaN/GaN HEMT器件及其制备方法
CN103681884A (zh) 半导体器件及其制造方法
CN111739801B (zh) 一种SOI基p-GaN增强型GaN功率开关器件的制备方法
JP2008016762A (ja) ＧａＮ−ＨＥＭＴの製造方法
JP2013229458A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2006114795A (ja) 半導体装置
CN111599857A (zh) 二维材料器件与GaN器件异质集成结构及制备方法
CN106449737A (zh) 低接触电阻型GaN基器件及其制作方法
US20140299946A1 (en) Semiconductor device
CN107078153A (zh) 具有优化的混合漏极接触的场效应晶体管及其制造方法
CN109004026A (zh) Iii族/氮化物磊晶结构及其主动元件与其积体化的制作方法
CN112825329B (zh) 一种高线性度复合绝缘侧栅结构的GaN晶体管器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant