JP5075264B1 - スイッチング素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 88
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 13
- 229910052738 indium Inorganic materials 0.000 claims description 11
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 11
- 239000012159 carrier gas Substances 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 2
- 238000005215 recombination Methods 0.000 abstract description 36
- 230000006798 recombination Effects 0.000 abstract description 36
- 239000010410 layer Substances 0.000 description 186
- 238000002161 passivation Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 12
- 238000005253 cladding Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910002704 AlGaN Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052984 zinc sulfide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
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Abstract
【課題】 コラプス現象を効果的に抑制することを可能にしたスイッチング素子を提供する。
【解決手段】 スイッチング素子１ａは、電子走行層１２と、電子走行層１２の上面に形成されてバンドギャップが電子走行層１２より大きく電子走行層１２とヘテロ接合する電子供給層１３と、電子供給層１３の上面に形成されてバンドギャップが電子供給層１３より小さい再結合層１７と、少なくとも一部が電子走行層１２の上面に形成されるソース電極１４及びドレイン電極１５と、少なくとも一部が電子供給層１３の上面に形成されて前ソース電極１４及びドレイン電極１５の間に配置されるゲート電極１６と、を備える。スイッチング素子１ａがオフ状態のとき、再結合層１７で電子及び正孔が再結合する。
【選択図】 図１
【解決手段】 スイッチング素子１ａは、電子走行層１２と、電子走行層１２の上面に形成されてバンドギャップが電子走行層１２より大きく電子走行層１２とヘテロ接合する電子供給層１３と、電子供給層１３の上面に形成されてバンドギャップが電子供給層１３より小さい再結合層１７と、少なくとも一部が電子走行層１２の上面に形成されるソース電極１４及びドレイン電極１５と、少なくとも一部が電子供給層１３の上面に形成されて前ソース電極１４及びドレイン電極１５の間に配置されるゲート電極１６と、を備える。スイッチング素子１ａがオフ状態のとき、再結合層１７で電子及び正孔が再結合する。
【選択図】 図１
Description
本発明は、ＨＥＭＴ（High Electron Mobility Transistor）などに代表されるスイッチング素子に関する。
近年、ＧａＮに代表されるIII−Ｖ族化合物半導体である窒化物半導体の、スイッチング素子への適用が期待されている。特に、窒化物半導体は、シリコンなどと比べて、バンドギャップが３．４ｅＶ程度と大きく、絶縁破壊電界が１０倍と高く、電子飽和速度が２．５倍と大きいなど、パワーデバイスに最適な特性を有する。
具体的に例えば、サファイアなどの基板上に、ＧａＮ／ＡｌＧａＮのヘテロ構造を設けたスイッチング素子が提案されている（例えば、特許文献１参照）。このスイッチング素子では、ＧａＮの結晶構造（ウルツ鉱型）のＣ軸方向における非対称性に由来する自発分極や、ＡｌＧａＮ及びＧａＮの格子不整合に由来するピエゾ効果による分極によって、１×１０１３ｃｍ−２もの二次元電子ガス（２ＤＥＧ）が生じ得る。当該スイッチング素子は、この二次元電子ガスを制御することで、所定の電極間の導通／非導通を切り替える。
上記の構造のスイッチング素子について、図６〜図８を参照して具体的に説明する。図６は、従来のスイッチング素子の構造を示す断面図である。図７は、図６に示す従来のスイッチング素子のオフ状態を示す断面図である。図８は、図６に示す従来のスイッチング素子のオン状態を示す断面図である。
図６に示すように、スイッチング素子１００は、基板１０１と、基板１０１の上面に形成されるバッファ層１０２と、バッファ層１０２の上面に形成されるアンドープのＧａＮから成る電子走行層１０３と、電子走行層１０３の上面に形成されるＡｌＧａＮから成る電子供給層１０４と、電子供給層１０４の上面に形成されるソース電極１０５と、電子供給層１０４の上面に形成されるドレイン電極１０６と、電子供給層１０４の上面に形成されるとともにソース電極１０５及びドレイン電極１０６の間に配置されるゲート電極１０７と、を備える。なお、当該スイッチング素子１００は、ノーマリーオン型である。
スイッチング素子１００は、ゲート電極１０７の電位がソース電極１０５の電位（０Ｖとする）と等しくても、ゲート電極１０７がオープンであっても、電子走行層１０３の電子供給層１０４と接合する界面に二次元電子ガス１０８が生じる状態（オン状態）になる。このとき、ソース電極１０５の電位よりもドレイン電極１０６の電位が高ければ（正の電位であれば）、ドレイン電極１０６及びソース電極１０５間に、電流が流れる。
一方、スイッチング素子１００は、ゲート電極１０７の電位が、ソース電極１０５の電位（０Ｖとする）よりも所定値以上低いと（負電位であると）、ゲート電極１０７の直下において、電子供給層１０４の電子走行層１０３に接合する界面に二次元電子ガス１０８が生じない状態（オフ状態）になる。この状態では、ドレイン電極１０６及びソース電極１０５間に、電流が流れない。
図７に示すように、スイッチング素子１００がオフ状態になると、ゲート電極１０７の直下に空乏領域１０９が形成される。このとき、パワーデバイス用のスイッチング素子１００では、ドレイン電極１０６及びソース電極１０５間に高い電位差（例えば、電源電圧に相当する数１００Ｖ程度）が生じる。すると、ゲート電極１０７近傍のドレイン電極１０６側に高い電界が生じ、衝突電離によって電子及び正孔が発生する。そして、発生した電子１１０は、電子供給層１０４の表面（上面）における窒素欠陥に起因する準位などにトラップされる。
スイッチング素子１００が、図７に示すオフ状態からオン状態に移行すると、図８に示すように、電子供給層１０４の表面でトラップされた電子１１０が、所定の時間（例えば、数秒〜数分という長時間）保持される。当該電子１１０は、二次元電子ガス１０８中の電子に対して斥力（クーロン力）を及ぼすことで、ドレイン電極１０６及びソース電極１０５間を流れる電流を妨げる。これは「コラプス現象」とよばれる現象であり、当該現象によりスイッチング素子１００のオン抵抗が大きくなり、高速スイッチングが困難になるため、問題となる。
このコラプス現象を抑制するための構造が、特許文献２で提案されている。この構造について、図９を参照して説明する。図９は、従来のスイッチング素子の構造を示す断面図である。
図９に示すように、スイッチング素子２００は、基板２０１と、基板２０１の上面に形成されるバッファ層２０２と、バッファ層２０２の上面に形成されるアンドープのＧａＮから成る電子走行層２０３と、電子走行層２０３の上面に形成されるＡｌＧａＮから成る電子供給層２０４と、一部が電子走行層２０３の上面に形成されるソース電極２０５と、一部が電子走行層２０３の上面に形成されるドレイン電極２０６と、電子供給層２０４の上面に形成されるとともにソース電極２０５及びドレイン電極２０６の間に配置されるゲート電極２０７と、電子供給層２０４の上面でありゲート電極２０７及びソース電極２０５間とゲート電極２０７及びドレイン電極２０６間とに形成されるパッシベーション層２１１と、を備える。
このスイッチング素子２００では、窒化物から成るパッシベーション層２１１を電子供給層２０４の上面に設けることで、電子供給層２０４の表面（上面）の窒素欠陥を低減している。また、このスイッチング素子２００では、ゲート電極２０７を、少なくともドレイン電極２０６側に張り出した構造（フィールドプレート構造）にすることで、ゲート電極２０７近傍のドレイン電極２０６側に発生する電界を緩和して、上述の衝突電離の発生を抑制している。
しかしながら、パッシベーション層２１１を採用したとしても、補償される窒素欠陥の数は１桁に留まる。また、パワーデバイス用のスイッチング素子のように、数１００Ｖ程度もの高い電圧が印加される場合、フィールドプレート構造のゲート電極２０７を採用するだけでは、衝突電離を十分に抑制することが困難である。したがって、図９に示すスイッチング素子２００では、コラプス現象を十分に抑制することができないため、問題となる。具体的に例えば、スイッチング素子２００がオフ状態からオン状態に移行したとき、移行直後から数μ秒までの時間におけるオン抵抗が初期状態の数倍になり、十分な改善が得られないため、問題となる。
本発明は、上記の問題点に鑑み、コラプス現象を効果的に抑制することを可能にしたスイッチング素子を提供することを目的とする。
上記目的を達成するため、本発明は、第１半導体層と、
前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく当該第１半導体層とヘテロ接合する第２半導体層と、
前記第２半導体層の上面に形成され、バンドギャップが前記第２半導体層より小さい第３半導体層と、
少なくとも一部が前記第１半導体層の上面に形成される第１電極と、
少なくとも一部が前記第１半導体層の上面に形成される第２電極と、
少なくとも一部が前記第２半導体層の上面に形成され、前記第１電極及び前記第２電極の間に配置される制御電極と、を備え、
前記制御電極の電位に応じて、
前記第１半導体層の前記第２半導体層と接合する界面に生じる二次元キャリアガスにより、前記第１電極及び前記第２電極間が電気的に接続されるオン状態と、
少なくとも前記制御電極の直下で、前記界面に二次元キャリアガスが生じないことにより、前記第１電極及び前記第２電極間が電気的に接続されないオフ状態と、
が切り替えられ、
前記オフ状態であるとき、前記第３半導体層で電子及び正孔が再結合するものであり、
前記第３半導体層が多重量子井戸構造を備える、または、
前記第３半導体層の上面に形成され、バンドギャップが前記第３半導体層より大きい第４半導体層をさらに備える、または、
前記第３半導体層が前記多重量子井戸構造を備えるとともに前記第４半導体層をさらに備えることを特徴とするスイッチング素子を提供する。
前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく当該第１半導体層とヘテロ接合する第２半導体層と、
前記第２半導体層の上面に形成され、バンドギャップが前記第２半導体層より小さい第３半導体層と、
少なくとも一部が前記第１半導体層の上面に形成される第１電極と、
少なくとも一部が前記第１半導体層の上面に形成される第２電極と、
少なくとも一部が前記第２半導体層の上面に形成され、前記第１電極及び前記第２電極の間に配置される制御電極と、を備え、
前記制御電極の電位に応じて、
前記第１半導体層の前記第２半導体層と接合する界面に生じる二次元キャリアガスにより、前記第１電極及び前記第２電極間が電気的に接続されるオン状態と、
少なくとも前記制御電極の直下で、前記界面に二次元キャリアガスが生じないことにより、前記第１電極及び前記第２電極間が電気的に接続されないオフ状態と、
が切り替えられ、
前記オフ状態であるとき、前記第３半導体層で電子及び正孔が再結合するものであり、
前記第３半導体層が多重量子井戸構造を備える、または、
前記第３半導体層の上面に形成され、バンドギャップが前記第３半導体層より大きい第４半導体層をさらに備える、または、
前記第３半導体層が前記多重量子井戸構造を備えるとともに前記第４半導体層をさらに備えることを特徴とするスイッチング素子を提供する。
さらに、上記特徴のスイッチング素子は、前記第３半導体層が、前記制御電極及び前記第１電極の間と、前記制御電極及び前記第２電極の間と、の少なくともいずれか一方に形成されると、好ましい。
さらに、上記特徴のスイッチング素子は、前記オフ状態のとき、前記第３半導体層で、電子及び正孔が輻射再結合すると、好ましい。
さらに、上記特徴のスイッチング素子は、前記第１半導体層、前記第２半導体層及び前記第３半導体層のそれぞれが、窒化物半導体から成り、
前記二次元キャリアガスが二次元電子ガスであり、
前記第３半導体層が、インジウムを含むと、好ましい。
前記二次元キャリアガスが二次元電子ガスであり、
前記第３半導体層が、インジウムを含むと、好ましい。
さらに、上記特徴のスイッチング素子は、前記第３半導体層が、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１）から成ると、好ましい。
さらに、上記特徴のスイッチング素子は、前記第３半導体層が、インジウムの組成が異なる少なくとも二つの窒化物半導体層を周期的に積層して成る前記多重量子井戸構造を備えると、好ましい。
さらに、上記特徴のスイッチング素子は、前記第３半導体層が、前記第２半導体層の上面に所定の窒化物半導体から成る層を形成した後、インジウムをイオン注入することで形成されたものであると、好ましい。
さらに、上記特徴のスイッチング素子は、前記第４半導体層が、ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）から成ると、好ましい。
さらに、上記特徴のスイッチング素子は、前記第４半導体層の上面に形成され、バンドギャップが前記第４半導体層より大きい絶縁層を、
さらに備えると、好ましい。
さらに備えると、好ましい。
さらに、上記特徴のスイッチング素子は、前記絶縁層が、ＡｌＮまたはＳｉＮから成ると、好ましい。
さらに、上記特徴のスイッチング素子は、前記制御電極、前記第１電極及び前記第２電極のそれぞれと、前記第３半導体層及び前記第４半導体層とが離間し、その間に前記絶縁層が形成されると、好ましい。
上記特徴のスイッチング素子によれば、第３半導体層を設けることで、衝突電離によって生じた電荷（特に、キャリア）が第２半導体層の表面（上面）にトラップされることを、抑制することが可能になる。即ち、コラプス現象を効果的に抑制することが可能になる。
以下、本発明の第１〜第３実施形態に係るスイッチング素子について、図面を参照して説明する。なお、以下説明する第１〜第３実施形態に係るスイッチング素子のそれぞれは、本発明の一つの実施形態に過ぎないものであり、本発明はこれらに限定されるものではない。また、第１〜第３実施形態に係るスイッチング素子は、その一部または全部を、矛盾無き限り組み合わせて実施することが可能である。
＜第１実施形態＞
最初に、本発明の第１実施形態に係るスイッチング素子の構造例について、図１を参照して説明する。図１は、本発明の第１実施形態に係るスイッチング素子の構造例を示す断面図である。
最初に、本発明の第１実施形態に係るスイッチング素子の構造例について、図１を参照して説明する。図１は、本発明の第１実施形態に係るスイッチング素子の構造例を示す断面図である。
図１に示すように、スイッチング素子１ａは、基板１０と、基板１０の上面に形成されるバッファ層１１と、バッファ層１１の上面に形成される電子走行層（第１半導体層）１２と、電子走行層１２の上面に形成される電子供給層（第２半導体層）１３と、少なくとも一部が電子走行層１２の上面に形成されるソース電極（第１電極または第２電極）１４と、少なくとも一部が電子走行層１２の上面に形成されるドレイン電極（第１電極または第２電極）１５と、少なくとも一部が電子供給層１３の上面に形成されるとともにソース電極１４及びドレイン電極１５の間に配置されるゲート電極（制御電極）１６と、電子供給層１３の上面でありゲート電極１６及びソース電極１４間とゲート電極１６及びドレイン電極１５間とに形成される再結合層（第３半導体層）１７と、再結合層の上面に形成されるクラッド層（第４半導体層）１８と、クラッド層１８の上面に形成されるパッシベーション層（絶縁層）１９と、を備える。なお、当該スイッチング素子は、ノーマリーオン型である。
基板１０は、例えば、シリコンや炭化珪素（ＳｉＣ）、サファイアなどから成る。バッファ層１１は、例えば、ＡｌａＧａ１−ａＮ（０≦ａ≦１。即ち、ａ＝１の場合のＡｌＮや、ａ＝０の場合のＧａＮを含み得る）の単層または積層構造（各層のａの値は異なり得る）から成る。基板１０及びバッファ層１１は、後述するスイッチング素子１ａが好適に動作する限り、どのようなものを適用しても良い。
電子走行層１２は、例えば、厚さが１μｍ以上５μｍ以下のアンドープのＧａＮから成る。電子供給層１３は、例えば、厚さが１０ｎｍ以上１００ｎｍ以下のＡｌｂＧａ１−ｂＮ（０＜ｂ＜１）から成る。また、電子供給層１３のバンドギャップは、電子走行層１２のバンドギャップよりも大きく、電子走行層１２及び電子供給層１３はヘテロ接合する。これにより、電子走行層１２の電子供給層１３と接続する界面に、二次元電子ガス２０が発生し得る。本実施形態のスイッチング素子１ａにおいては、この二次元電子ガス２０がチャネルになる。
ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれは、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｕ、Ｉｒ、Ｐｄなどの金属元素や、これらの金属元素の少なくとも２つから成る合金、またはこれらの金属元素の少なくとも１つを含む窒化物などから成る。ただし、ソース電極１４及びドレイン電極１５は、電子走行層１２に対してオーミック接合し、ゲート電極１６は、電子供給層１３に対してショットキー接合する。なお、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれは、単層から成るものであっても良いし、積層構造（各層の組成は異なり得る）から成るものであっても良い。
また、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれは、一部がパッシベーション層１９上に張り出すフィールドプレート構造になっている。ソース電極１４は、ゲート電極１５側とその反対側とにそれぞれ張り出し、ドレイン電極１５は、ゲート電極１５側とその反対側とにそれぞれ張り出し、ゲート電極１６は、ソース電極１４側とドレイン電極１５側とにそれぞれ張り出している。
再結合層１７は、例えば、厚さが１ｎｍ以上２０ｎｍ以下のＩｎｃＡｌｄＧａ１−ｃ−ｄＮ（０＜ｃ≦１、０≦ｄ≦１。即ち、ｃ＝１，ｄ＝０の場合のＩｎＮや、ｃ≠１，ｄ＝０の場合のＩｎｃＧａ１−ｃＮも含み得る）から成る。また、再結合層１７のバンドギャップは、電子供給層１３のバンドギャップより小さい。
クラッド層１８は、例えば、厚さが５ｎｍ以上３０ｎｍ以下のＡｌｅＧａ１−ｅＮ（０≦ｅ＜１。即ち、ｅ＝０の場合のＧａＮを含み得る）から成る。また、クラッド層１８のバンドギャップは、再結合層１７のバンドギャップよりも大きい。さらに、電子供給層１３、再結合層１７及びクラッド層１８は、発光ダイオードと同様のダブルヘテロ構造を成す。
パッシベーション層１９は、例えば、厚さが５０ｎｍ以上２５０ｎｍ以下のＡｌＮやＳｉＮから成る。パッシベーション層１９のバンドギャップは、クラッド層１８のバンドギャップよりも大きい。なお、パッシベーション層１９には、酸化物や酸窒化物なども適用可能であるが、上述したＡｌＮやＳｉＮなどの窒化物を適用する方が好ましい。これは、スイッチング素子１ａをパワーデバイスに用いる場合に、上述のように数１００Ｖもの電位差が生じることで、電子走行層１２が電気化学的に酸化されること（例えば、Appl. Phys. Lett. 96, 233509, (2010)を参照）を、抑制するためである。
スイッチング素子１ａは、ゲート電極１６の電位に応じて、オン状態及びオフ状態が切り替えられる。以下、図２及び図３を参照して、スイッチング素子１ａのオン状態及びオフ状態についてそれぞれ説明する。図２は、図１に示すスイッチング素子がオン状態であるときの、ゲート電極近傍におけるエネルギーバンド図である。図３は、図１に示すスイッチング素子がオフ状態であるときの、ゲート電極近傍におけるエネルギーバンド図である。なお、図２及び図３の左側が図１の上側に相当し、図２及び図３の右側が図１の下側に相当する。また、図２及び図３は、ゲート電極１６の近傍におけるエネルギーバンド図を示したものである。
図２は、ゲート電極１６の電位が、ソース電極１４の電位（０Ｖとする）と等しくなることで、スイッチング素子１ａがオン状態になる場合を例示したものである。図２に示すように、スイッチング素子１ａがオン状態になると、ゲート電極１６の直下における、電子走行層１２の電子供給層１３と接合する界面の、伝導帯の底のエネルギー準位Ｅｃが、フェルミ準位Ｅｆよりも低くなる。そのため、当該界面に生じる二次元電子ガス２０によって、ソース電極１４及びドレイン電極１５間が、電気的に接続される。
一方、図３は、ゲート電極１６の電位が、ソース電極１４の電位（０Ｖとする）よりも所定値以上低い（負電位である−１０Ｖとする）ことで、スイッチング素子１ａがオフ状態になる場合を例示したものである。図３に示すように、スイッチング素子１ａがオフ状態になると、ゲート電極１６の直下における、電子走行層１２の電子供給層１３と接合する界面の、伝導帯の底のエネルギー準位Ｅｃが、フェルミ準位Ｅｆよりも高くなる。そのため、少なくともゲート電極１６の直下の当該界面には、二次元電子ガス２０が生じない。したがって、ソース電極１４及びドレイン電極１５間が、電気的に接続されなくなる。
スイッチング素子１ａがオフ状態になると、ドレイン電極１５及びソース電極１４間に高い電位差（例えば、数１００Ｖ程度）が生じる。すると、ゲート電極１６近傍のドレイン電極１５側に高い電界が生じ、衝突電離によって電子２１及び正孔２２が発生し得る。上述のように、パッシベーション層１９を設けたり、ゲート電極１６などをフィールドプレート構造にしたりしても、衝突電離による電子２１及び正孔２２の発生を十分に抑制することは困難である。
しかしながら、本実施形態のスイッチング素子１ａでは、衝突電離によって発生した電子及び正孔が、再結合層１７に集められる。そのため、電子供給層１３の表面（上面）における窒素欠陥に起因する準位Ｄなどに、衝突電離によって発生した電子がトラップされる可能性が、大幅に下がる。また、再結合層１７に集められた電子２１及び正孔２２は、再結合により消費される。そのため、再結合層１７には、効率良くかつ継続的に電子２１及び正孔２２が集められる。
以上のように、本実施形態のスイッチング素子１ａでは、再結合層１７を設けたことで、衝突電離によって生じた電荷（特にキャリア、本例では電子）が、電子供給層１３の表面（上面）にトラップされることを、抑制することが可能になる。したがって、コラプス現象を効果的に抑制することが可能になる。
再結合層１７は、集まった電子２１及び正孔２２を輻射再結合し得るものであると、好ましい。電子２１及び正孔２２が輻射再結合する場合、再結合により生じるエネルギーが光などになって外部に輻射されるため、非輻射再結合により熱などになる場合と比べて、スイッチング素子１ａの特性が劣化することを抑制することが可能になる。
また、インジウムを含む窒化物は、Ｉｎ−Ｎ結合付近に正孔を集める性質があり、電子及び正孔を効率よく輻射再結合させ得る。そのため、再結合層１７を、インジウムを含む窒化物半導体により構成することで、スイッチング素子１ａの特性が劣化することを、効果的に抑制することが可能になる。
なお、バッファ層１１、電子走行層１２、電子供給層１３、再結合層１７、クラッド層１８は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）やＭＢＥ（Molecular Beam Epitaxy）などの各種方法を適用することで、形成することができる。
＜第２実施形態＞
次に、本発明の第２実施形態に係るスイッチング素子の構造例について、図４を参照して説明する。図４は、本発明の第２実施形態に係るスイッチング素子の構造例を示す断面図である。なお、図４において、図１に示した第１実施形態に係るスイッチング素子１ａと同様となる部分には、同じ符号を付している。さらに、以下では、第２実施形態に係るスイッチング素子１ｂについて、第１実施形態に係るスイッチング素子１ａと異なる部分を中心に説明し、同様となる部分については、第１実施形態に係るスイッチング素子１ａの説明を適宜参酌するものとして説明を省略する。
次に、本発明の第２実施形態に係るスイッチング素子の構造例について、図４を参照して説明する。図４は、本発明の第２実施形態に係るスイッチング素子の構造例を示す断面図である。なお、図４において、図１に示した第１実施形態に係るスイッチング素子１ａと同様となる部分には、同じ符号を付している。さらに、以下では、第２実施形態に係るスイッチング素子１ｂについて、第１実施形態に係るスイッチング素子１ａと異なる部分を中心に説明し、同様となる部分については、第１実施形態に係るスイッチング素子１ａの説明を適宜参酌するものとして説明を省略する。
図４に示すように、スイッチング素子１ｂは、基板１０と、バッファ層１１と、電子走行層１２と、電子供給層１３と、ソース電極１４と、ドレイン電極１５と、ゲート電極１６と、再結合層１７ｂと、クラッド層１８ｂと、パッシベーション層１９ｂと、を備える。
ただし、本実施形態のスイッチング素子１ｂでは、再結合層１７ｂ及びクラッド層１８ｂが、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれから離間し、その間にパッシベーション層１９ｂが形成される。なお、この点を除き、本実施形態のスイッチング素子１ｂは、図１に示した第１実施形態のスイッチング素子１ａと同様である。
以上のように、本実施形態のスイッチング素子１ｂでは、バンドギャップが比較的小さく絶縁性が弱い再結合層１７ｂと、ソース電極１４、ドレイン電極１５及びゲート電極１６との間に、絶縁体から成るパッシベーション層１９ｂが形成される。そのため、再結合層１７ｂを介して、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれの間で電流がリークすることを、抑制することが可能になる。
＜第３実施形態＞
次に、本発明の第３実施形態に係るスイッチング素子の構造例について、図５を参照して説明する。図５は、本発明の第３実施形態に係るスイッチング素子の構造例を示す断面図である。なお、図５において、図１に示した第１実施形態に係るスイッチング素子１ａと同様となる部分には、同じ符号を付している。さらに、以下では、第３実施形態に係るスイッチング素子１ｃについて、第１実施形態に係るスイッチング素子１ａと異なる部分を中心に説明し、同様となる部分については、第１実施形態に係るスイッチング素子１ａの説明を適宜参酌するものとして説明を省略する。
次に、本発明の第３実施形態に係るスイッチング素子の構造例について、図５を参照して説明する。図５は、本発明の第３実施形態に係るスイッチング素子の構造例を示す断面図である。なお、図５において、図１に示した第１実施形態に係るスイッチング素子１ａと同様となる部分には、同じ符号を付している。さらに、以下では、第３実施形態に係るスイッチング素子１ｃについて、第１実施形態に係るスイッチング素子１ａと異なる部分を中心に説明し、同様となる部分については、第１実施形態に係るスイッチング素子１ａの説明を適宜参酌するものとして説明を省略する。
図５に示すように、スイッチング素子１ｃは、基板１０と、バッファ層１１と、電子走行層１２と、電子供給層１３と、ソース電極１４と、ドレイン電極１５と、ゲート電極１６と、再結合層１７ｃと、クラッド層１８ｃと、パッシベーション層１９ｃと、を備える。なお、第３実施形態のスイッチング素子１ｃにおいて、再結合層１７ｃ及びクラッド層１８ｃが、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれから離間し、その間にパッシベーション層１９ｃが形成される構造については、第２実施形態に係るスイッチング素子１ｂと同様である。そのため、当該構造については、第２実施形態に係るスイッチング素子１ｂの説明を参酌するものとして、説明を省略する。
本実施形態のスイッチング素子１ｃでは、再結合層１７ｃが、多重量子井戸構造を備える。当該多重量子井戸構造は、インジウムの組成が比較的小さくバンドギャップが比較的大きい障壁層と、インジウムの組成が比較的大きくバンドギャップが比較的小さい井戸層と、を周期的（交互）に積層した構造である。多重量子井戸構造では、電子及び正孔が井戸層内で二次元的に閉じ込められ、電子及び正孔が取り得るエネルギーが離散的になる（サブバンドが形成される）ことで、効率よく電子及び正孔の再結合が行われる。また、電子及び正孔が輻射再結合する際に、輻射される光などの波長が揃う。
以上のように、本実施形態のスイッチング素子１ｃでは、再結合層１７ｃが多重量子井戸構造を備える。そのため、電子及び正孔を効率よく再結合させて、さらに効果的に再結合層１７ｃへ電子及び正孔を集めることが可能になる。したがって、コラプス現象を、さらに効果的に抑制することが可能になる。
なお、再結合層１７ｃにおいて、井戸層の厚さを１ｎｍ以上５ｎｍ以下、障壁層の厚さを３ｎｍ以上３０ｎｍ以下にすると、電子及び正孔の再結合の効率を効果的に高くすることができるため、好ましい。
また、再結合層１７ｃ及びクラッド層１８ｃが、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれから離間し、その間にパッシベーション層１９ｃが形成される構造（即ち、第２実施形態に係るスイッチング素子１ｂの構造）のスイッチング素子１ｃについて例示したが、当該スイッチング素子１ｃは、再結合層１７ｃ及びクラッド層１８ｃが、ソース電極１４、ドレイン電極１５及びゲート電極１６のそれぞれに接触する構造（即ち、第１実施形態に係るスイッチング素子１ａの構造）であっても良い。
なお、第１〜第３実施形態に係るスイッチング素子１ａ〜１ｃにおいて、クラッド層１８，１８ｂ，１８ｃを成す窒化物半導体を電子供給層１３の上面に形成した後、当該窒化物半導体にインジウムをイオン注入する方法によって、再結合層１７，１７ｂ，１７ｃ（特に、１７，１７ｂ）を形成しても良い。この方法であれば、再結合層１７，１７ｂ，１７ｃを、容易に形成することができる。
また、再結合層１７，１７ｂ，１７ｃは、電子供給層１３の上面に形成される限り、上述した図１や図４、図５に示す場所に限られず、どのような場所に形成しても良い。ただし、コラプス現象を効果的に抑制する観点から、電流が流れる経路上に形成すると、好ましい。即ち、ゲート電極１６及びソース電極１４の間と、ゲート電極１６及びドレイン電極１５の間と、の少なくともいずれか一方（特に後者）に、再結合層１７を形成すると、好ましい。
また、本発明の実施形態として、ノーマリーオン型のスイッチング素子１ａ〜１ｃを例示したが、本発明は、ノーマリーオフ型のスイッチング素子にも適用可能である。また、本発明の実施形態として、キャリア（二次元キャリアガス）が電子（二次元電子ガス）であるスイッチング素子１ａ〜１ｃを例示したが、本発明は、キャリア（二次元キャリアガス）が正孔（二次元正孔ガス、２ＤＨＧ）であるスイッチング素子にも適用可能である。
本発明は、スイッチング素子に利用可能であり、特にパワーデバイスに適用されるスイッチング素子に利用すると、好適である。
１ａ〜１ｃ ： スイッチング素子
１０ ： 基板
１１ ： バッファ層
１２ ： 電子走行層
１３ ： 電子供給層
１４ ： ソース電極
１５ ： ドレイン電極
１６ ： ゲート電極
１７，１７ｂ，１７ｃ ： 再結合層
１８，１８ｂ，１８ｃ ： クラッド層
１９，１９ｂ，１９ｃ ： パッシベーション層
２０ ： 二次元電子ガス
２１ ： 電子
２２ ： 正孔
１０ ： 基板
１１ ： バッファ層
１２ ： 電子走行層
１３ ： 電子供給層
１４ ： ソース電極
１５ ： ドレイン電極
１６ ： ゲート電極
１７，１７ｂ，１７ｃ ： 再結合層
１８，１８ｂ，１８ｃ ： クラッド層
１９，１９ｂ，１９ｃ ： パッシベーション層
２０ ： 二次元電子ガス
２１ ： 電子
２２ ： 正孔
Claims (11)
- 第１半導体層と、
前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく当該第１半導体層とヘテロ接合する第２半導体層と、
前記第２半導体層の上面に形成され、バンドギャップが前記第２半導体層より小さい第３半導体層と、
少なくとも一部が前記第１半導体層の上面に形成される第１電極と、
少なくとも一部が前記第１半導体層の上面に形成される第２電極と、
少なくとも一部が前記第２半導体層の上面に形成され、前記第１電極及び前記第２電極の間に配置される制御電極と、を備え、
前記制御電極の電位に応じて、
前記第１半導体層の前記第２半導体層と接合する界面に生じる二次元キャリアガスにより、前記第１電極及び前記第２電極間が電気的に接続されるオン状態と、
少なくとも前記制御電極の直下で、前記界面に二次元キャリアガスが生じないことにより、前記第１電極及び前記第２電極間が電気的に接続されないオフ状態と、
が切り替えられ、
前記オフ状態であるとき、前記第３半導体層で電子及び正孔が再結合するものであり、
前記第３半導体層が多重量子井戸構造を備える、または、
前記第３半導体層の上面に形成され、バンドギャップが前記第３半導体層より大きい第４半導体層をさらに備える、または、
前記第３半導体層が前記多重量子井戸構造を備えるとともに前記第４半導体層をさらに備えることを特徴とするスイッチング素子。 - 前記第３半導体層が、前記制御電極及び前記第１電極の間と、前記制御電極及び前記第２電極の間と、の少なくともいずれか一方に形成されることを特徴とする請求項１に記載のスイッチング素子。
- 前記オフ状態のとき、前記第３半導体層で、電子及び正孔が輻射再結合することを特徴とする請求項１または２に記載のスイッチング素子。
- 前記第１半導体層、前記第２半導体層及び前記第３半導体層のそれぞれが、窒化物半導体から成り、
前記二次元キャリアガスが二次元電子ガスであり、
前記第３半導体層が、インジウムを含むことを特徴とする請求項１〜３のいずれか１項に記載のスイッチング素子。 - 前記第３半導体層が、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０＜ｘ≦１、０≦ｙ≦１）から成ることを特徴とする請求項４に記載のスイッチング素子。
- 前記第３半導体層が、インジウムの組成が異なる少なくとも二つの窒化物半導体層を周期的に積層して成る前記多重量子井戸構造を備えることを特徴とする請求項４または５に記載のスイッチング素子。
- 前記第３半導体層が、前記第２半導体層の上面に所定の窒化物半導体から成る層を形成した後、インジウムをイオン注入することで形成されたものであることを特徴とする請求項４〜６のいずれか１項に記載のスイッチング素子。
- 前記第４半導体層が、ＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）から成ることを特徴とする請求項１〜７のいずれか１項に記載のスイッチング素子。
- 前記第４半導体層の上面に形成され、バンドギャップが前記第４半導体層より大きい絶縁層を、
さらに備えることを特徴とする請求項８に記載のスイッチング素子。 - 前記絶縁層が、ＡｌＮまたはＳｉＮから成ることを特徴とする請求項９に記載のスイッチング素子。
- 前記制御電極、前記第１電極及び前記第２電極のそれぞれと、前記第３半導体層及び前記第４半導体層とが離間し、その間に前記絶縁層が形成されることを特徴とする請求項９または１０に記載のスイッチング素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011116906A JP5075264B1 (ja) | 2011-05-25 | 2011-05-25 | スイッチング素子 |
| US14/119,934 US9171945B2 (en) | 2011-05-25 | 2012-04-02 | Switching element utilizing recombination |
| CN201280025227.0A CN103563060B (zh) | 2011-05-25 | 2012-04-02 | 切换元件 |
| PCT/JP2012/058859 WO2012160875A1 (ja) | 2011-05-25 | 2012-04-02 | スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011116906A JP5075264B1 (ja) | 2011-05-25 | 2011-05-25 | スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP5075264B1 true JP5075264B1 (ja) | 2012-11-21 |
| JP2012248570A JP2012248570A (ja) | 2012-12-13 |
Family
ID=47216963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011116906A Expired - Fee Related JP5075264B1 (ja) | 2011-05-25 | 2011-05-25 | スイッチング素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9171945B2 (ja) |
| JP (1) | JP5075264B1 (ja) |
| CN (1) | CN103563060B (ja) |
| WO (1) | WO2012160875A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564321B2 (en) | 2008-05-16 | 2013-10-22 | Ngk Spark Plug Co., Ltd. | Ceramic substrate, functional ceramic substrate, probe card and method for manufacturing ceramic substrate |
| CN110277446A (zh) * | 2013-01-21 | 2019-09-24 | 台湾积体电路制造股份有限公司 | 高电子迁移率晶体管 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8742460B2 (en) | 2010-12-15 | 2014-06-03 | Transphorm Inc. | Transistors with isolation regions |
| US8643062B2 (en) | 2011-02-02 | 2014-02-04 | Transphorm Inc. | III-N device structures and methods |
| US8598937B2 (en) | 2011-10-07 | 2013-12-03 | Transphorm Inc. | High power semiconductor electronic components with increased reliability |
| WO2013155108A1 (en) | 2012-04-09 | 2013-10-17 | Transphorm Inc. | N-polar iii-nitride transistors |
| US9184275B2 (en) * | 2012-06-27 | 2015-11-10 | Transphorm Inc. | Semiconductor devices with integrated hole collectors |
| JP6339762B2 (ja) * | 2013-01-17 | 2018-06-06 | 富士通株式会社 | 半導体装置及びその製造方法、電源装置、高周波増幅器 |
| US9087718B2 (en) | 2013-03-13 | 2015-07-21 | Transphorm Inc. | Enhancement-mode III-nitride devices |
| US9245993B2 (en) | 2013-03-15 | 2016-01-26 | Transphorm Inc. | Carbon doping semiconductor devices |
| WO2014184995A1 (ja) * | 2013-05-16 | 2014-11-20 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
| US9443938B2 (en) | 2013-07-19 | 2016-09-13 | Transphorm Inc. | III-nitride transistor including a p-type depleting layer |
| US9318593B2 (en) | 2014-07-21 | 2016-04-19 | Transphorm Inc. | Forming enhancement mode III-nitride devices |
| US9536967B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Recessed ohmic contacts in a III-N device |
| US9536966B2 (en) | 2014-12-16 | 2017-01-03 | Transphorm Inc. | Gate structures for III-N devices |
| WO2016157581A1 (ja) * | 2015-03-31 | 2016-10-06 | シャープ株式会社 | 窒化物半導体電界効果トランジスタ |
| WO2017123999A1 (en) | 2016-01-15 | 2017-07-20 | Transphorm Inc. | Enhancement mode iii-nitride devices having an al(1-x)sixo gate insulator |
| TWI762486B (zh) | 2016-05-31 | 2022-05-01 | 美商創世舫科技有限公司 | 包含漸變空乏層的三族氮化物裝置 |
| TW201911583A (zh) * | 2017-07-26 | 2019-03-16 | 新唐科技股份有限公司 | 異質接面蕭特基二極體元件 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4663156B2 (ja) * | 2001-05-31 | 2011-03-30 | 富士通株式会社 | 化合物半導体装置 |
| JP4385205B2 (ja) | 2002-12-16 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2007208036A (ja) * | 2006-02-02 | 2007-08-16 | Sanken Electric Co Ltd | 半導体素子 |
| JP5064824B2 (ja) | 2006-02-20 | 2012-10-31 | 古河電気工業株式会社 | 半導体素子 |
| CN101232045A (zh) * | 2007-01-24 | 2008-07-30 | 中国科学院微电子研究所 | 一种场效应晶体管多层场板器件及其制作方法 |
| JP5190923B2 (ja) * | 2007-07-24 | 2013-04-24 | 独立行政法人産業技術総合研究所 | ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法 |
| KR101404529B1 (ko) * | 2008-01-30 | 2014-06-09 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 플라즈몬 증강 발광 다이오드 |
| JP5468768B2 (ja) * | 2008-12-05 | 2014-04-09 | パナソニック株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2010135640A (ja) * | 2008-12-05 | 2010-06-17 | Panasonic Corp | 電界効果トランジスタ |
| JP5300514B2 (ja) * | 2009-02-05 | 2013-09-25 | 三菱電機株式会社 | 半導体装置 |
| US8742459B2 (en) * | 2009-05-14 | 2014-06-03 | Transphorm Inc. | High voltage III-nitride semiconductor devices |
| US9368580B2 (en) * | 2009-12-04 | 2016-06-14 | Sensor Electronic Technology, Inc. | Semiconductor material doping |
| JP5618571B2 (ja) * | 2010-03-02 | 2014-11-05 | パナソニック株式会社 | 電界効果トランジスタ |
-
2011
- 2011-05-25 JP JP2011116906A patent/JP5075264B1/ja not_active Expired - Fee Related
-
2012
- 2012-04-02 US US14/119,934 patent/US9171945B2/en not_active Expired - Fee Related
- 2012-04-02 CN CN201280025227.0A patent/CN103563060B/zh not_active Expired - Fee Related
- 2012-04-02 WO PCT/JP2012/058859 patent/WO2012160875A1/ja active Application Filing
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564321B2 (en) | 2008-05-16 | 2013-10-22 | Ngk Spark Plug Co., Ltd. | Ceramic substrate, functional ceramic substrate, probe card and method for manufacturing ceramic substrate |
| CN110277446A (zh) * | 2013-01-21 | 2019-09-24 | 台湾积体电路制造股份有限公司 | 高电子迁移率晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2012160875A1 (ja) | 2012-11-29 |
| US9171945B2 (en) | 2015-10-27 |
| CN103563060B (zh) | 2016-03-23 |
| JP2012248570A (ja) | 2012-12-13 |
| US20140084346A1 (en) | 2014-03-27 |
| CN103563060A (zh) | 2014-02-05 |
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Legal Events
| Date | Code | Title | Description |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120731 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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