JP6888013B2 - ＡＬ（１−ｘ）Ｓｉ（ｘ）Ｏゲート絶縁体を有するエンハンスメントモードＩＩＩ族窒化物デバイス - Google Patents

ＡＬ（１−ｘ）Ｓｉ（ｘ）Ｏゲート絶縁体を有するエンハンスメントモードＩＩＩ族窒化物デバイス Download PDF

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Description

本明細書は、半導体電子デバイスに関する。具体的には、アモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体を有するＩＩＩ族窒化物（ＩＩＩ−Ｎ）半導体電子デバイスに関する。
多くのパワー半導体デバイス（例えば高電圧Ｐ−Ｉ−Ｎダイオード）、パワートランジスタ（例えばパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））、および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、通常はシリコン（Ｓｉ）半導体材料によって製造されてきた。炭化ケイ素（ＳｉＣ）パワーデバイスも用いられている。ＩＩＩ−Ｎデバイスは、大電流を搬送し高電圧をサポートする有望な半導体デバイスであり、非常に低いＯＮ抵抗、高電圧動作、高速スイッチング時間を提供する。
ＩＩＩ−Ｎデバイスのなかには（例えば高電子移動度トランジスタ（ＨＥＭＴ）や双方向スイッチ（ｆｏｕｒ ｑｕａｄｒａｎｔ ｓｗｉｔｃｈｅまたはＦＱＳとしても知られている））、空乏モード（Ｄモード）またはノーマリオンデバイス（例えば閾値電圧が負であるデバイス）であるものがある。すなわちデバイスは、ソース電極またはパワー電極と比較して十分な負電圧がゲート電極に対して印加されない限り、ＯＮ状態となる。多くのアプリケーションにおいて、特にパワースイッチング回路において、エンハンスメントモード（Ｅモード）またはノーマリオフデバイスを利用することが望ましい。例えば閾値電圧が正であるデバイスである。これにより、ゲート駆動回路からデバイスに対して印加する信号の形態を簡易化でき、デバイスまたは回路の故障時においてデバイスが偶発的にＯＮすることを回避できるからである。ただし、高電圧ＩＩＩ−Ｎ Ｅモードデバイスを信頼性高く製造することは、非常に困難であることが分かっている。
第１側面において、トランジスタは、ＩＩＩ−Ｎチャネル層、前記ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、前記ＩＩＩ−Ｎチャネル層に対して電気的に接続されたソースコンタクトとドレインコンタクト、および前記ＩＩＩ−Ｎバリア層上の絶縁層を備える。前記トランジスタはさらにゲート絶縁体を有し、前記ゲート絶縁体はアモルファスＡｌ１−ｘＳｉｘＯ層を有し、０．２＜ｘ＜０．８であり、前記トランジスタはさらに、前記ゲート絶縁体上において前記ソースコンタクトと前記ドレインコンタクトとの間に配置されたゲート電極を備える。前記ゲート絶縁体はさらに窒素を含み、アモルファスＡｌ１−ｘＳｉｘＯＮ層であってもよい。
第２側面において、トランジスタは、ＩＩＩ−Ｎチャネル層、前記ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、前記ＩＩＩ−Ｎチャネル層に対して電気的に接続されたソースコンタクトとドレインコンタクト、および前記ＩＩＩ−Ｎバリア層上の絶縁層を備える。前記トランジスタはさらに、前記トランジスタの第１部分において凹部を有し、前記凹部は前記絶縁層と前記ＩＩＩ−Ｎバリア層をともに通過して延伸している。前記トランジスタはさらに、前記ＩＩＩ−Ｎバリア層とは別に前記ＩＩＩ−Ｎチャネル層上の前記凹部内に形成されたＩＩＩ−Ｎキャップ、前記ＩＩＩ−Ｎキャップ層上において前記凹部の少なくとも一部に配置されているゲート絶縁体、を備え、前記ＩＩＩ−Ｎキャップ層上の前記ゲート絶縁体は前記凹部の少なくとも一部に配置されている。前記ゲート絶縁体はアモルファスＡｌ１−ｘＳｉｘＯ層を有し、０．２＜ｘ＜０．８である。前記ゲート絶縁体はさらに窒素を含み、アモルファスＡｌ１−ｘＳｉｘＯＮ層であってもよい。前記トランジスタはさらに、前記ゲート絶縁体上に積層され少なくとも一部が前記凹部内に配置されているゲート電極を備え、前記ゲート電極は前記ソースコンタクトと前記ドレインコンタクトとの間に配置されている。
第３側面において、ＩＩＩ−Ｎデバイスを製造する方法は、ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、前記ＩＩＩ−Ｎバリア層上の絶縁層、を有する材料構造、前記デバイスの第１部分に凹部を形成するステップ、を有する。前記凹部を形成するステップは、前記デバイスの前記第１部分において前記絶縁層と前記ＩＩＩ−Ｎチャネル層を除去して前記デバイスの前記第１部分において前記ＩＩＩ−Ｎチャネル層を露出させるステップを有する。前記ＩＩＩ−Ｎデバイスを形成するステップはさらに、少なくとも前記凹部の一部においてアモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップであって、前記Ａｌ１−ｘＳｉｘＯ層は前記デバイスの前記第１部分において前記チャネル層上に形成される、ステップ、少なくとも前記凹部の一部において前記Ａｌ１−ｘＳｉｘＯ層上にゲート電極を形成するステップであって、前記ゲート電極は複合半導体材料を含むステップ、を有する。前記Ａｌ１−ｘＳｉｘＯ層を形成するステップは、窒素を含むソースガスを用いるステップと、前記窒素を前記Ａｌ１−ｘＳｉｘＯ層に組み込んでアモルファスＡｌ１−ｘＳｉｘＯＮ層を形成するステップを有する。
第４側面において、ＩＩＩ−Ｎデバイスを製造する方法は、ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、前記ＩＩＩ−Ｎバリア層上の絶縁層、を有する材料構造、前記デバイスの第１部分に凹部を形成するステップ、を有する。前記凹部を形成するステップは、前記デバイスの前記第１部分において前記絶縁層と前記ＩＩＩ−Ｎチャネル層を除去して前記デバイスの前記第１部分において前記ＩＩＩ−Ｎチャネル層を露出させるステップを有する。前記ＩＩＩ−Ｎデバイスを形成するステップはさらに、前記ＩＩＩ−Ｎチャネル層上において前記デバイスの前記第１部分上の前記凹部内にＩＩＩ−Ｎキャップ層を形成するステップ、前記デバイスの前記第１部分において前記ＩＩＩ−Ｎキャップ層上の前記凹部内の少なくとも一部にアモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップ、を有する。前記方法はさらに、高温において酸素を含むガス環境下で前記ＩＩＩ−Ｎデバイスをアニーリングするステップ、前記Ａｌ１−ｘＳｉｘＯ層上において前記凹部の少なくとも一部にゲート電極を形成するステップ、を有し、前記ゲート電極は複合半導体材料を有する。
上記およびその他の実施形態は、以下に説明する１以上の特性を、単独または組み合わせでオプションとして備えることができる。前記バリア層を通過する前記凹部または溝の一部は垂直または傾斜側壁を備え、前記絶縁層を通過する前記凹部または溝の一部は傾斜側壁を備える。前記凹部を形成するステップは、前記デバイスの前記第１部分において前記チャネル層の上面を露出させるステップを有する。前記デバイスの前記第１部分において前記絶縁層を除去するとともに前記バリア層の一部を除去するステップは、前記デバイスの前記第１部分において前記絶縁層と前記バリア層をドライエッチングするステップを有する。前記デバイスの前記第１部分において前記絶縁層を除去するとともに前記バリア層の一部を除去するステップは、第１ガス環境においてドライエッチングして前記バリア層の第２上面を露出させることにより、前記デバイスの前記第１部分において前記絶縁層を除去するとともに、前記第１ガス環境とは異なる第２ガス環境においてドライエッチングすることにより、前記デバイスの前記第１部分において前記バリア層の一部を除去するステップを有する。前記絶縁層は窒化ケイ素層を有し、前記バリア層は窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）層を有し、前記第１ガス環境はＳＦ６を有し、前記第２ガス環境はＣｌ２を有する。
絶縁層を形成するステップは、有機金属気相成長法（ＭＯＣＶＤ）によって前記絶縁層として第１窒化ケイ素層を形成するステップを有する。前記ＩＩＩ−Ｎデバイスを製造するステップは、前記凹部の少なくとも一部にゲート絶縁体を形成するステップを有し、前記ゲート絶縁体は前記デバイスの前記第１部分において前記チャネル層の前記上面上に形成される。前記ゲート絶縁体を形成するステップは、前記凹部においてアモルファスアルミニウムケイ素酸化物（Ａｌ１−ｘＳｉｘＯ）層を積層するステップを有する。前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さは、１ｎｍから１００ｎｍの間である。前記アモルファスＡｌ１−ｘＳｉｘＯ層におけるケイ素組成のＡｌ組成に対する割合（１−ｘ）／ｘは、０．２＜ｘ＜０．８である。前記アモルファスＡｌ１−ｘＳｉｘＯ層を積層するステップは、５００°よりも高い成長温度または積層温度において前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップを有する。前記ＩＩＩ−Ｎデバイスを製造するステップは、前記チャネル層に対して電気的に接続されたソースコンタクトとドレインコンタクトを形成するステップ、前記ソースコンタクトと前記ドレインコンタクトとの間において前記凹部内の少なくとも一部に前記ゲート絶縁体上においてゲート電極を形成するステップ、を有する。前記ゲート絶縁層を形成するステップは、窒素を含むガス環境を用いるステップ、アモルファスＡｌ１−ｘＳｉｘＯＮ層を形成するステップ、を有する。前記ＩＩＩ−Ｎバリア層を形成するステップは、前記チャネル層よりも大きいバンドギャップで前記ＩＩＩ−Ｎバリア層を形成して、前記チャネル層に導電チャネルが誘起されるようにするステップを有し、前記ソースコンタクトと前記ドレインコンタクトを形成するステップは、前記ソースコンタクトと前記ドレインコンタクトそれぞれについて前記導電チャネルと電気的に接続された抵抗コンタクトを形成するステップを有する。
デバイスを製造するステップは、前記凹部内に電極を形成するステップを有する。第２絶縁層が前記電極を形成する前に形成され、前記第２絶縁層は前記電極と前記凹部内の前記第１ＩＩＩ−Ｎ層の上面との間に配置される。前記電極はゲート電極であり、導電チャネルは、前記第１ＩＩＩ−Ｎ層と前記第２ＩＩＩ−Ｎ層との間の組成差に起因して、前記第１および第２ＩＩＩ−Ｎ層の境界に隣接して誘起される。デバイスを製造するステップはさらに、ソース電極とドレイン電極を形成するステップを有し、前記ソース電極と前記ドレイン電極は前記ゲート電極の各反対面に配置され、前記導電チャネルと電気的に接続されている。前記導電チャネルは、前記ソース電極との関係において前記ゲート電極に対して０Ｖが印加されると前記凹部下において可動電荷の多くが欠乏するが、前記ソース電極との関係において前記ゲート電極に対して十分な正電圧が印加されると可動電子が供給される。前記電極は、前記絶縁層上で前記ドレイン電極に向かって延伸する延伸部を有する。前記第２絶縁層は、前記電極の前記延伸部と前記絶縁層との間に配置された延伸部を有する。デバイスを製造するステップは、前記デバイスの前記第１部分において前記絶縁層を除去した後かつ前記デバイスのアニーリング前に、前記デバイスの前記第１部分において前記第２ＩＩＩ−Ｎ−層を部分的に除去して、前記デバイスの前記第１部分における前記第２ＩＩＩ−Ｎ層の残部が、前記凹部の反対側における前記第２ＩＩＩ−Ｎ層の第２厚さよりも小さい第１厚さを有するようにするステップを有する。前記第１厚さは３ｎｍから１０ｎｍの間である。
前記ＩＩＩ−Ｎデバイスにおいて、前記凹部の前記第１側壁は垂直または傾斜しており、前記凹部の前記第２側壁は傾斜している。前記ゲート電極は、前記凹部の外に配置され前記ソースコンタクトと前記ドレインコンタクトに向かって延伸し前記ソースコンタクトと前記ドレインコンタクトから分離された延伸部を有する。前記バリア層は、前記チャネル層よりも大きいバンドギャップを有し、これにより前記チャネル層内に導電チャネルが誘起される。前記ソースコンタクトと前記ドレインコンタクトは、前記導電チャネルに対して電気的に接続された抵抗コンタクトをそれぞれ形成する。前記導電チャネルは、前記ソースコンタクトとの関係において前記ゲート電極に対して０Ｖが印加されると、前記凹部下方の前記チャネル層領域において非連続となり、前記ソースコンタクトとの関係において前記デバイスの閾値電圧よりも大きい電圧が前記ゲート電極に対して印加されると連続となり、前記閾値電圧は０Ｖよりも大きい。前記ＩＩＩ−Ｎデバイスは、２Ｖよりも大きい前記閾値電圧を有し０．５Ｖ未満の閾値電圧ヒステリシスを有するエンハンスメントモード電界効果トランジスタとして機能する。前記ゲート絶縁体は、アモルファスＡｌ１−ｘＳｉｘＯＮ層を有する。前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さは、１ｎｍと１００ｎｍの間である。前記ＩＩＩ−Ｎチャネル層は、アルミニウム（Ａｌ）を含まないＩＩＩ−Ｎ層を有し、前記ＩＩＩ−Ｎバリア層はＡｌベースＩＩＩ−Ｎ層を有する。前記閾値電圧ヒステリシスは、負ゲートバイアス電圧からターンオン電圧よりも大きい正ゲートバイアス電圧へスイープしたときの電圧変化として定義され、正ゲートバイアス電圧から前記デバイスの前記ターンオン電圧よりも小さい負ゲートバイアス電圧へスイープしたときの閾値電圧と比較されるものである。
本明細書において、ＩＩＩ族窒化物、ＩＩＩ−Ｎ材料、層、デバイスなどの用語は、正規組成式ＢｗＡｌｘＩｎｙＧａｚＮ（ｗ＋ｘ＋ｙ＋ｚは約１、０≦ｗ≦１，０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）に基づく複合半導体材料に含まれる材料またはデバイスのことである。ＩＩＩ−Ｎ材料、層、またはデバイスは、適当な基板上に直接成長させる（例えば有機金属気相成長法により）かまたは適当な基板上に成長させ、元の基板を取り除き、他の基板に接着することにより、形成または作成することができる。
本明細書において、２以上のコンタクトまたはその他要素（例えば導電チャネルや部品）は、十分な導電性を有することにより、任意のバイアス条件下において常に各コンタクトまたはその他要素の電位が等しくなるように意図されている（例えば略等しい）材料によって接続されている場合、“電気的に接続されている”ものとする。
本明細書において、“ブロック電圧”は、トランジスタ、デバイス、または部品の機能として、トランジスタ、デバイス、または部品に対して電圧が印加されたとき過電流（例えば正常導通状態における動作電流の０．００１倍よりも大きい電流）がトランジスタ、デバイス、または部品を流れることを防ぐ能力のことである。換言すると、トランジスタ、デバイス、または部品が電圧印加時にブロックしているとき、トランジスタ、デバイス、または部品を通過する総電流は正常導通状態における動作電流の０．００１倍以下である。この値よりも大きいｏｆｆ状態電流を有するデバイスは、損失が大きいとともに効率が悪く、通常は多くのアプリケーションに適しておらず、特にパワースイッチングアプリケーションには適していない。
本明細書において、“高電圧デバイス”（例えば高電圧スイッチングトランジスタ、ＨＥＭＴ、双方向スイッチ、またはｆｏｕｒ ｑｕａｄｒａｎｔ ｓｗｉｔｃｈ（ＦＱＳ））は、高電圧アプリケーションに最適化された電子デバイスである。すなわち、デバイスがｏｆｆのとき、高電圧をブロックすることができる。例えば約３００Ｖ以上、約６００Ｖ以上、または約１２００Ｖ以上である。デバイスがｏｎのとき、アプリケーションにとって十分小さいｏｎ抵抗（ＲＯＮ）を有する。例えば、デバイスを電流が通過するとき、導電損失は十分小さい。高電圧デバイスは、デバイスを使用する回路における高電圧源または最大電圧に等しい電圧を少なくともブロックすることができる。高電圧デバイスは、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ、その他アプリケーションにおいて求められる適当なブロック電圧をブロックすることができる。換言すると高電圧デバイスは、０Ｖと少なくともＶｍａｘとの間の全ての電圧をブロックすることができる。Ｖｍａｘは回路または電源から供給される最大電圧である。Ｖｍａｘは例えば３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ、その他アプリケーションにおいて求められる適当なブロック電圧である。
本明細書において、“ＩＩＩ−Ｎデバイス”は、ＩＩＩ−Ｎヘテロ構造に基づくデバイスである。ＩＩＩ−Ｎデバイスは、Ｅモードトランジスタまたはスイッチとして動作するように設計することができる。ＩＩＩ−Ｎデバイスは、高電圧アプリケーションに適した高電圧デバイスである。高電圧デバイスにおいて、デバイスがｏｆｆバイアスされると（例えばソースとの関係においてゲート電圧がデバイス閾値電圧未満になると）、デバイスを用いるアプリケーションにおける高電圧以下の全てのソース−ドレイン電圧を少なくともサポートすることができる。この高電圧は例えば、１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、２５００Ｖ、またはそれ以上である。高電圧デバイスがｏｎバイアスされると（例えばソースまたは関連する電力端子との関係においてゲート電圧がデバイス閾値電圧よりも大きくなると）、デバイスは低いｏｎ電圧（すなわち、ソース端子とドレイン端子との間の低電圧または反対パワー端子間の低電圧）で電流を流すことができる。最大許容ｏｎ電圧は、デバイスを用いるアプリケーションにおいて持続できる最大ｏｎ状態電圧である。
本明細書が記載する主題の１以上の実装例の詳細は、添付する図面と以下の説明に記載されている。その他特徴や変形例も実装例に含めることができる。その他の特徴、側面、利点は、以下の説明、図面、および特許請求範囲から明らかになるであろう。
ＩＩＩ−Ｎデバイスの例の断面図である。
ＩＩＩ−Ｎデバイスを形成する部分プロセスの例のフロー図である。 ＩＩＩ−Ｎデバイスを形成する部分プロセスの例のフロー図である。
ＩＩＩ−Ｎデバイスを形成する部分プロセスの例のフロー図である。 ＩＩＩ−Ｎデバイスを形成する部分プロセスの例のフロー図である。
ＩＩＩ−Ｎデバイスの例の断面図である。
ＩＩＩ−Ｎデバイスの他例の断面図である。
ＩＩＩ−Ｎデバイスの他例の断面図である。
ＩＩＩ−Ｎデバイスの他例の断面図である。
Ａｌ１−ｘＳｉｘＯとＡｌ１−ｘＳｉｘＮのゲート絶縁材料のフラットバンド電圧を、異なる仕事関数（ｅＶ）を有するゲート電極材料と比較する図である。
Ａｌ１−ｘＳｉｘＯとＡｌ１−ｘＳｉｘＮのＩＩＩ−Ｎデバイスの低電圧（ＶＬＦ）を、Ｓｉ組成を変えて示す図である。
図７ＡのＶＬＦの定義を示す。
Ａｌ１−ｘＳｉｘＯの組成を変えたときの閾値電圧とヒステリシスの変化を示す。
図面における同様の参照番号と符号は同様の要素を示す。
本明細書は、エンハンスメントモードＩＩＩ−Ｎデバイス、およびそのデバイスを形成する方法について記載する。デバイスは、２次元電子ガス（２ＤＥＧ）チャネルを有するＩＩＩ−Ｎヘテロ構造を備える。デバイスのゲート領域において、ＩＩＩ−Ｎ材料構造に凹部が形成される。アモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体が凹部内に形成され、ゲート絶縁層上にゲート電極が形成される。以下に詳述するように、アモルファスＡｌ１−ｘＳｉｘＯゲート絶縁層により、高い閾値電圧と低いヒステリシスを実現し、ゲート絶縁体を利用する他のエンハンスメントモードＩＩＩ−Ｎトランジスタと比較して信頼性を高めることができる。
図１は、ＩＩＩ−Ｎデバイス１００の例の断面図である。ＩＩＩ−Ｎデバイス１００は例えばＩＩＩ−Ｎトランジスタまたはスイッチであり、具体的には高電圧ＩＩＩ−Ｎエンハンスメントモード電界効果トランジスタである。
ＩＩＩ−Ｎデバイス１００は、基板層１１０を有する。基板層１１０は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、などによって作られた基板、その他ＩＩＩ−Ｎ材料を形成するのに適した基板である。
バッファ層１１２が基板層１１０上に形成される。バッファ層１１２は、例えばＧａＮ層、ＡｌｘＧａ１−ｘＮ層などのＩＩＩ−Ｎバッファ層である。バッファ層１１２は、例えばバッファ層１１２内に転位または欠陥点を含め、および／または補償元素（例えば鉄（Ｆｅ）、炭素（Ｃ）、および／またはマグネシウム（Ｍｇ））をバッファ層１１２に対してドープすることにより、絶縁化または実質的にｎ型可動キャリアを含まないようにすることができる。バッファ層１１２は、層全体にわたって実質的に均一な組成を有する。実装例において、バッファ層１１２全体にわたって１以上の組成が変化する。例えばバッファ層１１２は、Ａｌ組成を階級的に構成することにより、階層分けすることができる。バッファ層１１２は実質的に、ＩＩＩ−Ｎデバイス１００内の他のＩＩＩ−Ｎ層よりも厚い。
ＩＩＩ−Ｎデバイス１００は、バッファ層１１２上に形成されたチャネル層１１４を有する。チャネル層１１４はＩＩＩ−Ｎ層であり、例えばドープしていないＧａＮ層または若干もしくは意図せずドープしたＧａＮ層である。実施例においてチャネル層１１４は、例えばＧａＮやＩｎｚＧａ１−ｚＮなどのようにＡｌを含まないＩＩＩ−Ｎ層である。
バリア層１１６がチャネル層１１４上に形成されている。バリア層１１６とチャネル層１１４は、互いに異なる組成またはＩＩＩ−Ｎ材料を有する。この組成またはＩＩＩ−Ｎ材料は、バリア層１１６がチャネル層１１４よりも大きいバンドギャップを有するように選択される。実施例において、バリア層１１６はＡｌベースＩＩＩ−Ｎ層であり、例えばＡｌｘＧａ１−ｘＮ層、ＡｌｙＩｎ１−ｙＮ層、またはＡｌＩｎＧａＮ層である。バリア層はドープしていないＧａＮ層であってもよい。バリア層１１６はｎドープであってもよいし、ドープ不純物を有意な濃度で含んでいなくともよい。バリア層１１６がドープされていない場合、チャネル層１１４とバリア層１１６との間に分極場が存在し、これにより層１１４と１１６との間の境界においてまたはこれに隣接して、固定電荷が誘起される。
ＩＩＩ−Ｎ材料構造の導電バンドにおけるエネルギーバンドエッジ非連続性が、層１１４と１１６との間のバンドギャップ差および／または電子親和性の差によって生じ、これとともにバリア層１１６をドープするか分極を導入することにより、チャネル層において導電チャネル１１９が誘起される。これは図１に示すように、例えばチャネル層１１４とバリア層１１６との間の境界付近において生じる。導電チャネル１１９は、ソースコンタクト１２１とゲートコンタクト１２３との間、およびゲートコンタクト１２３とドレインコンタクト１２２との間において、２次元電子ガス（２ＤＥＧ）チャネルを誘起させる。図１に示すように、デバイス１００がＯＦＦ状態にあるとき（すなわちゲートコンタクト１２３がソースコンタクト１２１との関係においてデバイス閾値電圧未満の電圧にバイアスされているとき）、導電チャネル１１９はゲート電極１２３下方において可動電荷が欠乏し、これにより２ＤＥＧはソースコンタクト１２１とドレインコンタクト１２２との間で非連続となる。デバイス１００がＯＮ状態にあるとき（すなわちゲートコンタクト１２３がソースコンタクト１２１との関係においてデバイス閾値電圧よりも高い電圧にバイアスされているとき）、ゲート電極１２３下方の導電チャネル１１９は可動電荷を供給され（図１には示していない）、２ＤＥＧはソースからドレインまでの全過程において連続となる。実装例において、ソースコンタクト１２１とドレインコンタクト１２２はそれぞれ、２ＤＥＧチャネルと電気的に接続しまたは接触する抵抗コンタクトを形成する。ゲートコンタクト１２３は、ゲート領域（例えばゲートコンタクト１２３の直下）において、２ＤＥＧチャネルの位置を変更することができる。
ＩＩＩ−Ｎデバイス１００は、絶縁層１１８を有する。絶縁層１１８は例えばパッシベーション層であり、ＩＩＩ−Ｎ最上面における電圧変動を阻止または抑制することにより、分散を阻止または抑制する。絶縁層１１８は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌｘＳｉｙＮ、ＡｌｘＳｉｙＯ、ＡｌｘＳｉｙＯＮなどによって作成することができ、有機金属気相成長法（ＭＯＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、化学気相成長法（ＣＶＤ）、スパッタリング、原子層体積（ＡＬＤ）、高密度化学気相成長法、その他任意の適当な積層プロセスによって形成することができる。具体例として、絶縁層１１８はＭＯＣＶＤによって形成された窒化ケイ素（ＳｉｘＮｙ）層である。
ソースコンタクト１２１（例えばソース電極）とドレインコンタクト１２２（例えばドレイン電極）は、ＩＩＩ−Ｎ層のいずれかと接触した金属積層によって形成することができる。例えばチャネル層１１４やバリア層１１６と接触すればよい。ＩＩＩ−Ｎ層に凹部を形成して、金属積層が２ＤＥＧチャネルとより良好に接触するようにすることができる。金属積層は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ、などである。ソースコンタクト１２１とドレインコンタクト１２２は、金属蒸着とその後のアニーリングプロセスによって形成することができる。その他の抵抗コンタクトプロセスを用いることもできる。例えばスパッタリングやドライエッチングプロセスである。
ＩＩＩ−Ｎデバイス１００の高電圧電場領域の電場形状を定めるため、凹部または溝１２４を形成して、ピーク電場を減少させるとともにデバイス破壊電圧とデバイス閾値電圧を上昇させ、これにより高電圧動作を可能とする。凹部１２４により、デバイス１００はエンハンスメントモードで動作することができる（すなわちＥモードデバイスとなる）。凹部１２４は、絶縁層１１８の全てとバリア層１１６の全部または一部を溝形状に除去することにより形成できる。凹部１２４を形成している間にチャネル層１１４の一部を除去してもよい。チャネル層におけるダメージと凹部の深さおよび形状により、エンハンスメントモード動作とともに低いデバイスｏｎ抵抗Ｒｏｎを実現できる。以下に詳述する。
実装例において、ドライエッチング技術（例えばプラズマエッチング、デジタルプラズマエッチング、反応イオンエッチング（ＲＩＥ））を用いて凹部構造を形成できる。ドライエッチング技術は、イオン衝突ダメージを生じさせ、これによりチャネルキャリア移動度が低下する。またこれら技術はＩＩＩ族窒化物材料に対するエッチング選択性が低い。すなわち、ＩＩＩ族窒化物の別の組成を実質的にエッチングすることなくＩＩＩ族窒化物の１つの組成を選択的にエッチングすることが難しい。さらに、イオン衝突ダメージを受けた面を復元することが難しい。エッチング選択性はＩＩＩ−Ｎエピタキシ層にとっても重要である。基板上でエピタキシャル成長する各層は、ウエハの中心からエッジにかけて厚さと組成が異なるからである。ドライエッチング技術は、バリア層とチャネル層との間でエッチング選択性がごくわずかであることもある。したがって、エッチング深さが異なることにより、閾値電圧が大きく変動する。
ＩＩＩ−Ｎデバイス構造を用いたエンハンスメントモードトランジスタを実現するためには、凹部のエッチング深さを制御することが重要である。デバイス１００と同じＩＩＩ−Ｎ材料構造を有し凹部１２４を有さないデバイスは、通常は空乏モードで動作する（すなわち負デバイス閾値電圧）。デバイスのゲート領域においてＩＩＩ−Ｎ材料構造に凹部１２４を有することにより、デバイス閾値電圧はより正値へシフトする。エッチング深さが十分深くなく、閾値電圧のシフトが小さければ、ＩＩＩ−Ｎデバイスは依然として空乏モードデバイスであり、ノーマリオン特性を示す。エッチング深さが深すぎてチャネル層まで達している場合、デバイスがＯＮ状態にバイアスされたときであっても、ゲートコンタクト下方の導電チャネルとデバイスアクセス領域（すなわちソースとゲートの間およびゲートとドレインの間の領域）における導電チャネルとの間の電流接続がカットされる。この場合、ノーマリオフＥモード動作が実現できるとしても、ＩＩＩ−Ｎデバイスは電流密度が小さくなり、あるいはＯＮ状態でも動作することができない。ドライエッチングレートを較正して妥当な精度を得ることができるが、ＩＩＩ−Ｎエピタキシャル層の成長条件差に起因するウエハ間のバリア層厚さの違いと、単一ウエハにおけるばらつきとにより、製造歩留りが低くなる。
凹部エッチング断面は通常、矩形または台形である。すなわち凹部は、垂直側壁または傾斜側壁を有するが、両方を持つことはない。デバイス１００において、凹部全体が垂直側壁を有するのは望ましくない。欠陥がないゲート誘電体とゲート金属を同形状で積層するのは、垂直側壁の凹部を有するＩＩＩ−Ｎデバイス構造においては困難だからである。
図１に示すように、凹部１２４はバリア層１１６において垂直側壁を有し、絶縁層１１８において傾斜側壁を有する。凹部１２４は、バリア層１１６において傾斜側壁を有する（図示せず）。チャネル層１１４の上面は凹部１２４へ露出している。凹部１２４は、チャネル層１１４の上面からバリア層１１６と絶縁層１１８を通過し、絶縁層１１８の上面まで延伸している。
ゲート絶縁体１２０（例えばゲート絶縁層またはゲート誘電層）は、凹部１２４の少なくとも一部において同じ形状で成長または積層されている。ゲート絶縁体１２０はチャネル層１１４の上面に配置されている。ゲート絶縁体１２０は、少なくともチャネル層１１４の上面から絶縁層１１８の上面まで延伸している。ゲート絶縁体１２０は、バリア層１１６と絶縁層１１８における凹部側壁と同様のプロファイルを有する。
ゲート絶縁体１２０は例えば、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ケイ素（ＳｉＯ２）、ＳｉｘＮｙ、Ａｌ１−ｘＳｉｘＮ、Ａｌ１−ｘＳｉｘＯＮ、その他任意の広バンドギャップ絶縁体によって形成されまたはこれらを含む。実施例において、ゲート絶縁体１２０はＡｌ１−ｘＳｉｘＯ層であり、例えばアモルファスＡｌ１−ｘＳｉｘＯ層または多結晶Ａｌ１−ｘＳｉｘＯ層であり、ｘと（１−ｘ）はＡｌ１−ｘＳｉｘＯ層における酸素以外の元素の組成比率を表している。すなわち（１−ｘ）はＡｌ１−ｘＳｉｘＯ層においてアルミニウムによって構成される要素のパーセントであり、ｘはＡｌ１−ｘＳｉｘＯ層においてケイ素によって構成される要素のパーセントであり、（１−ｘ）／ｘはＡｌ１−ｘＳｉｘＯ層におけるケイ素に対するアルミニウムの比率である。具体例において、以下に詳細に説明するように、ゲート絶縁体１２０は、高閾値電圧と低ゲートリークを提供するアモルファスＡｌ１−ｘＳｉｘＯ層を有する。実装例において、Ａｌ１−ｘＳｉｘＯ層は低濃度の窒素を有する。すなわち、Ａｌ１−ｘＳｉｘＯ層を形成している間において、低濃度の窒素を層に組み込み、この窒素濃度は層内のＡｌ、Ｓｉ、Ｏの濃度よりも実質的に低い。Ａｌ１−ｘＳｉｘＯゲート絶縁層は、例えばＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、Ａｌ１−ｘＳｉｘＮなどの他のゲート絶縁層と比較して、エンハンスメントモードデバイス特性が向上する。これらとその他の利点については以下に詳述する。アモルファスＡｌ１−ｘＳｉｘＯ層は１ｎｍから１００ｎｍの厚さを有し、例えば１ｎｍから６０ｎｍである。積層後酸素アニーリングをゲート絶縁体１２０に対して実施してもよい。アニーリングプロセスは、ＭＯＣＶＤ成長リアクタにおいて実施することができる。アニーリングプロセスは、ＭＯＣＤＶ成長リアクタのゲート絶縁体積層間において空気へ露出せずに実施できる。アニーリング温度は例えば８００°以上である。アニーリング時間は例えば１０分、２０分、またはそれ以上である。
実装例において、ゲート絶縁体１２０は例えばＡｌ１−ｘＡｘＯ層などの三元化合物であり、Ａは周期表の第４群の元素である。例えばアモルファスＡｌ１−ｘＳｉｘＯ層または多結晶Ａｌ１−ｘＳｉｘＯ層である。ゲート絶縁体１２０は、Ａｌ１−ｘＳｉｘＯＮなどの広バンドギャップ四元絶縁体である。ゲート絶縁体１２０は、ＡｌｘＭｙＡｚＯなどの広バンドギャップ四元絶縁体であてもよく、Ｍは遷移金属元素であり、Ａは周期表の第４群の元素であり、ｘｙｚはＡｌｘＭｙＡｚＯ層における酸素以外の元素の相対組成である。四元絶縁体は、ｙまたはｚが０であれば三元絶縁体になる。アモルファス層が望ましいが、その他の混合相マトリクスを用いてもよい。
次に、ゲートコンタクト１２３（例えばゲート電極）を、少なくとも凹部１２４の一部においてゲート絶縁体１２０上に同じ形状で形成する。ゲート絶縁体１２０と同様に、凹部内かつバリア層１１６に隣接しているゲートコンタクト１２３の部分は垂直であり、凹部内かつ絶縁層１１８に隣接しているゲートコンタクト１２３の部分は傾斜している。実装例において、ゲートコンタクト１２３は、凹部１２４の外に配置されソースコンタクト１２１および／またはドレインコンタクト１２２へ向かって延伸する延伸部を有する。延伸部は、ソースコンタクト１２１とドレインコンタクト１２２から分離している。ゲートコンタクト１２３の延伸部は、ＩＩＩ−Ｎデバイス１００のフィールドプレートとして機能する。実施例において、ゲートコンタクトの延伸部は、少なくとも一部に傾斜部を有し、傾斜フィールドプレートとして機能する。これによりデバイス性能を向上できる。
ゲートコンタクト１２３は、例えばチタニウム／アルミニウム（Ｔｉ／Ａｌ）またはニッケル／金（Ｎｉ／Ａｕ）などの金属積層体として形成することができる。ゲートコンタクト１２３は、金属蒸着またはスパッタリングまたは化学気相法によって積層することができる。ゲートコンタクト１２３はこれに代えて、大きな仕事関数を有する他の導電材料または材料スタックであってもよい（例えばｐ型ポリシリコン、酸化インジウムスズ、窒化タングステン、窒化インジウム、窒化チタニウム）。ゲートコンタクト１２３を積層したのち、ゲート積層後アニーリングプロセスをオプションで実施してもよい。ゲート積層後アニーリングプロセスは、酸素またはフォーミングガス（Ｈ２＋Ｎ２）を含むガス環境下で実施することができる。ゲート積層後アニーリング温度は、３００℃以上または４００℃以上である。最後にゲートコンタクト１２３をエッチングマスクとして用いてゲート絶縁体１２０をエッチングし、ゲート絶縁体１２０をゲートコンタクト１２３の直下に維持しつつその他の部分をエッチング除去し、または部分的にエッチング除去する（図示せず）。
図１に示すように、ソースコンタクト１２１との関係においてゲートコンタクト１２３に対して０Ｖ（またはデバイス閾値電圧よりも小さい電圧）が印加されると、導電チャネル１１９はＩＩＩ−Ｎデバイス１００のゲート領域の凹部１２４直下のチャネル層１１４領域において非連続となる。導電チャネル１１９が非連続となる結果、ソースコンタクトとドレインコンタクトとの間のデバイスチャネルは、ソースコンタクト１２１との関係においてゲートコンタクト１２３に対して０Ｖが印加されたときは導通しないが、ソースコンタクト１２１との関係においてゲートコンタクト１２３に対して十分な正電圧（例えばデバイス閾値電圧以上）が印加されると容易に導通する。したがってＩＩＩ−Ｎデバイス１００は、高電圧アプリケーションのための高電圧エンハンスメントモードデバイスとして機能する。ＩＩＩ−Ｎデバイス１００は例えば、トランジスタ、双方向スイッチ、ｆｏｕｒ ｑｕａｄｒａｎｔ ｓｗｉｔｃｈ（ＦＱＳ）、および／または任意の適当な半導体デバイスである。
図２Ａと２Ｂ、図３Ａと３Ｂは、ＩＩＩ−Ｎデバイスを形成するプロセス２００Ａ−２００Ｂと３００Ａ−３００Ｂを示す。プロセス２００Ａ−２００Ｂと３００Ａ−３００Ｂを利用して、それぞれ図１、図４、図５、図６に示すＩＩＩ−Ｎデバイス１００、４００、５００、６００を形成することができる。
図２Ａにおいて、プロセス２００Ａは、基板上にバッファ層を形成するステップを有する（２０２）。このバッファ層と基板は、図１におけるバッファ層１１２と基板層１１０である。基板は例えばシリコンウエハである。バッファ層は、基板上にバッファ層を直接成長させるか、またはこれに代えて第１基板上にバッファ層を成長させて第１基板からバッファ層を取り除き、別の基盤にバッファ層を接着することによって、形成することができる。上記のように、バッファ層を形成するステップ（２０２）は、バッファ層に補償元素をドープするステップを有してもよい。
次にＩＩＩ−Ｎチャネル層をバッファ層上に形成する（ステップ２０４）。このＩＩＩ−Ｎチャネル層は図１のチャネル層１１４である。ＩＩＩ−Ｎチャネル層は、例えばドープなしＧａＮ層などのようなドープなしＩＩＩ−Ｎ層である。具体例として、ＩＩＩ−Ｎ層はドープなしＧａＮ層であり、実質的にはＡｌを含まない。
次にＩＩＩ−Ｎバリア層がチャネル層上に形成される（ステップ２０６）。このＩＩＩ−Ｎバリア層は図１におけるバリア層１１６である。ＩＩＩ−Ｎバリア層は、チャネル層とは異なる組成またはＩＩＩ−Ｎ材料を有し、これによりバリア層はチャネル層よりも大きいバンドギャップを有し、導電チャネル（例えば２ＤＥＧチャネル）がチャネル層内に誘起される。実施例において、バリア層はＡｌ１−ｘＳｉｘＮ層である。バリア層は例えば厚さ約３０ｎｍである。具体例において、ＩＩＩ−Ｎバリア層はＡｌｘＩｎｙＧａ１−ｘ−ｙＮ層であり、ｘとｙはそれぞれアルミニウムとインジウムの組成比であり、ｘ＋ｙはガリウム組成比であり、０≦ｘ≦１、０≦ｙ＜１、０≦ｘ＋ｙ＜１である。他実施形態においてＩＩＩ−Ｎバリア層は初期組成ＡｌｘＧａ１−ｘＮを有し、最終組成はＧａＮであり、ＩＩＩ−Ｎバリア層の上面において実質的にＡｌを含まない。
次に絶縁層をバリア層上に形成する（ステップ２０８）。この絶縁層は図１の絶縁層１１８である。上述のように、絶縁層はＳｉｘＮｙ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌｘＳｉｙＮ、ＡｌｘＳｉｙＯ、ＡｌｘＳｉｙＯＮなどによって作成することができ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＣＶＤ、ＨＤＰＣＶＤ、スパッタリング、アクティブ反応スパッタリング、ＡＬＤ、プラズマアシストＡＬＤ、その他適当な積層プロセスによって積層することができる。具体例として、絶縁層はＭＯＣＶＤによって形成されたＳｉＮｘである。
図２Ａに示すプロセス２００Ａは、オプションステップ（２１０）によって、デバイスのアクティブ領域において絶縁層を完全にまたは部分的に除去してもよい。デバイスのアクティブ領域は、図１に示すソースコンタクト１２１とドレインコンタクト１２２との間の領域である。絶縁層を部分的に除去するステップは、デバイスの第１領域においてＩＩＩ−Ｎバリア層の上面を露出させるステップを有する。この領域は図１の凹部１２４の幅の２倍から５０倍までのサイズである。絶縁層（１１８）を部分的に除去するステップは図５に示す領域１２６を規定する。
次に凹部を形成して、チャネル層の上面を露出させる（ステップ２１２）。この凹部は図１の凹部１２４である。凹部を形成するステップは、ウエットエッチング技術またはドライエッチング技術またはこれらの組み合わせを用いることを含む。形成された凹部は、バリア層１１６において垂直または傾斜側壁を有し、絶縁層１１８において傾斜側壁を有する。凹部領域においてバリア層は除去され、チャネル層１１４の上面は凹部において露出される。実装例において、凹部１２４はチャネル層１１４まで延伸してもよい。例えば凹部１２４はチャネル層１１４に対して１０ｎｍ未満の範囲で延伸してもよい。凹部１２４は、チャネル層１１４の上面からバリア層１１６と絶縁層１１８を通過して絶縁層の上面まで達する。実施例において導電チャネルは、デバイス電極（例えばソース、ゲート、またはドレイン）に対して電圧が印加されていないとき、凹部直下のチャネル層領域において非連続となる。
図２Ｂにおいて、プロセス２００Ｂはプロセス２００Ａの代替として実施することができる。プロセス２００Ｂは、プロセス２００Ａと同様のステップを有するが、バリア層を形成するステップ２０６と溝を形成するステップ２１２との間に、絶縁層を形成するステップ２０８を有していない。プロセス２００Ｂの実装例において、ＩＩＩ−Ｎバリア層を形成するステップ（２０６）は、初期組成ＡｌｘＧａ１−ｘＮを形成するステップと、最終組成ＧａＮを形成するステップを有する。最終組成ＧａＮは、ＧａＮキャップとして動作して、ＩＩＩ−Ｎバリア層の酸化を防止し、ＩＩＩ−Ｎバリア層２０６上に絶縁層２０８を形成しなかった結果として表面トラップが形成されるのを抑制できる。プロセス２００Ｂを用いて形成されるデバイス６００は図６に示し、以下に詳述する。
図３Ａにおいてプロセス３００Ａを示す。プロセス３００Ａは、プロセス２００Ａの後に実施して、図１のデバイス１００を形成するために用いることができる。ゲート絶縁体をチャネル層の上面上に形成する（ステップ３０２）。このゲート絶縁体は、図１のゲート絶縁体１２０である。ゲート絶縁体は、凹部１２４の少なくとも一部において同じ形状で形成される。ゲート絶縁体は、チャネル層１１４の上面と直接接触し、バリア材料は両者の間に存在しない。ゲート絶縁体のうちバリア層１１６と接触している部分は、バリア層内の凹部と同じプロファイルを有し、ゲート絶縁体のうち絶縁層と接触している部分は、絶縁層内の凹部と同じプロファイルを有する。
実装例において、高ゲートバイアスと低ゲートリークを実現するため、アモルファスアルミニウム酸化ケイ素（例えばＡｌ１−ｘＳｉｘＯであり、低濃度の窒素を含んでいてもよい）層をゲート絶縁体として成長させる。ゲート絶縁体としてアモルファスＡｌ１−ｘＳｉｘＯ層を有するＩＩＩ−Ｎデバイスは、以下に詳述するように、高破壊電界、低インターフェーストラップ、高温度安定性を実現できる。Ａｌ１−ｘＳｉｘＯゲート絶縁体を有し、これと組み合わせて半導体材料（例えばＴｉＮやＩｎＮ）で形成されたゲート電極を有するＩＩＩ−Ｎデバイスは、Ａｌ２Ｏ３ゲート絶縁体またはＡｌｘＳｉｙＮゲート絶縁体を有する同様のデバイスと比較して、ＩＩＩ−Ｎデバイスの閾値電圧を増加させることができる。
アモルファスＡｌ１−ｘＳｉｘＯ層は、ＣＶＤ、ＬＰＣＶＤ、ＭＯＣＶＤ、分子ビームエピタキシ（ＭＢＥ）、スパッタ堆積、その他適当な積層プロセスを用いて、成長させることができる。実施例において、成長させたＡｌ１−ｘＳｉｘＯ層は、１ｎｍから１００ｎｍの厚さを有し、例えば約１ｎｍから６０ｎｍの範囲である。
Ａｌ１−ｘＳｉｘＯ層を形成する間において、いくつかの成長条件と積層条件を最適化して、Ａｌ１−ｘＳｉｘＯ層がアモルファス（多結晶ではなく）となるようにする。例えば成長温度または積層温度、室圧、および／またはＳｉ／Ａｌ比率とＮ２およびＯ２比率の組み合わせを最適化して、アモルファスＡｌ１−ｘＳｉｘＯ層を実現する。一般に、成長温度または積層温度を減少させ、Ｓｉ／Ａｌ比率を増加させると、Ａｌ１−ｘＳｉｘＯ層は多結晶ではなくアモルファスとなる傾向がある。例えば成長温度または積層温度が９００℃以上でありＳｉ／Ａｌ比が１／４以上のときＡｌ１−ｘＳｉｘＯはアモルファスとなる。また成長温度または積層温度が７００℃以上でありＳｉ／Ａｌ比が１／９以上のときＡｌ１−ｘＳｉｘＯはアモルファスとなる。しかし、成長温度または積層温度を上げ、および／またはＳｉ／Ａｌ比を下げたとき、ＩＩＩ−ＮエンハンスメントモードデバイスのＡｌ１−ｘＳｉｘＯゲート絶縁層は、Ａｌ１−ｘＳｉｘＯがアモルファスである限りは、デバイスのゲートリークを実質的に減少させることが分かった（多結晶層を有するデバイスはゲートリークを実質的に増加させることが分かった）。ゲート−ソースバイアスに対するデバイスの破壊電圧は、多結晶構造のゲート絶縁体を有するデバイスにおいては、アモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体を有するデバイスと比較して、減少する。特定の成長条件下において、アモルファスＡｌ１−ｘＳｉｘＯ層は、窒素−酸素境界においてナノ結晶層を有する。これはアモルファスＡｌ１−ｘＳｉｘＯ層が、高配向された原子構造を有する単一の結晶窒素面上に直接積層されることによる。ナノ結晶層が存在する場合、数フェムトメートルから、アモルファスＡｌ１−ｘＳｉｘＯ層厚さの４０％までの範囲となる。多結晶層とは異なり、ナノ結晶層は強いＸ線回折信号を生成せず、したがって斜入射Ｘ線回折によって明瞭に検出することができない。ナノ結晶層の存在は、例えば高解像度透過電子顕微鏡（ＴＥＭ）断面画像によって検出することができる。デバイスを最適化するためには、Ａｌ１−ｘＳｉｘＯ層における最小Ｓｉ／Ａｌ比は１／４である（例えばｘ＞０．２）。Ｓｉ／Ａｌ比が高すぎると（例えば４以上（例：ｘ＞０．８））、閾値電圧が減少したデバイス特性となる。閾値電圧が実質的に減少した場合において、閾値電圧（Ｖｔｈ）は負値となる場合があり、このときデバイスは空乏モードで動作する。例えばエンハンスメントモードにおいてはゲートに０バイアスが印加されているときＯＦＦ状態となるのに対して、空乏モードにおいてはゲートに０バイアスが印加されているときＯＮ状態となる。したがって、Ａｌ１−ｘＳｉｘＯゲート絶縁体の積層条件は、アモルファス層を実現しつつ高積層温度と最適なＳｉ／Ａｌ比を維持するように、最適化することができる。実装例において、アモルファスＡｌ１−ｘＳｉｘＯ層の成長温度と積層温度は５００℃以上であり（例えば８００℃以上または９００℃以上）、および／または、Ａｌ組成に対するＳｉ組成比（１−ｘ）／ｘは４未満（例えば１未満、１／３未満）である。１実施形態において、Ｓｉ／Ａｌ比は約２／３であり、このときＳｉ成分は約４０％である。この比を最適化して、閾値電圧を向上させ、トランジスタのゲート−ソース破壊電圧を増加させる。正方向スイープと負方向スイープとの間の閾値電圧ヒステリシスは、最適比でＡｌ１−ｘＳｉｘＯを成長させたＩＩＩ−Ｎデバイスにおいて減少する。絶縁層を成長させる前に、プリカーソルガスを成長リアクタにおいて用い、絶縁層を成長させるときは用いず、これによりシートアクセプタ層を形成できる。このシートアクセプタ層は、ＩＩＩ−Ｎチャネル層と絶縁層との間の境界における電荷を増やすことができる。これらガスの例としては、Ｍｇ、Ｆｅ、Ｚｎ、その他ガスが挙げられる。アモルファスＡｌ１−ｘＳｉｘＯ層を成長させる間において、成長リアクタに対して別のガスを導入することもできる。例えばＮ２Ｏ、ＮＯ、ヒドラジン、誘導体などである。これらソースガスにより、アモルファスＡｌ１−ｘＳｉｘＯ層に対して組み込まれる窒素濃度を低くし、これにより層内の窒素濃度はＡｌ、Ｓｉ、Ｏ濃度よりも実質的に低くなる。その他の層を用いてゲート絶縁体を構築することもできる。例えばＡｌ２Ｏ３、ＡｌｘＳｉｙＮである。しかしゲート絶縁体としてのＡｌ１−ｘＳｉｘＯ層の性能は、エンハンスメントモード動作においてより望ましいものをＩＩＩ−Ｎデバイスに対して提供することができる。
図３Ａにおいて、ゲート電極をゲート絶縁体上に形成する（ステップ３０４）。このゲート電極は図１のゲートコンタクト１２３である。上記のように、ゲート電極は凹部の少なくとも一部においてゲート絶縁体上に同じ形状で形成することができる。これは、チタニウム／アルミニウム（Ｔｉ／Ａｌ）または金属と半導体材料の組み合わせ、例えば窒化チタニウム／アルミニウム（ＴｉＮ／Ａｌ）などの金属スタックを積層することにより実現され、このとき金属蒸着またはスパッタリングを用い、オプションとしてゲート積層後アニーリングプロセスを実施する。ＴｉＮ／Ａｌで形成されたゲート電極は、アモルファスＡｌ１−ｘＳｉｘＯと導通してインターフェースを形成し、ＩＩＩ−Ｎデバイスの閾値電圧を増加させる。通常、仕事関数が大きい半導体ゲート電極（例えばＴｉＮ／Ａｌ）がＡｌｘＳｉｙＮなどのゲート絶縁体と接続されると、誘電面におけるフェルミレベルピニングに起因して、仕事関数が小さいゲート電極（例えばチタニウム／アルミニウム（Ｔｉ／Ａｌ））と比較して、閾値電圧シフトはゼロに近くなる。しかしアモルファスＡｌ１−ｘＳｉｘＯが半導体ゲート電極（例えば窒化チタニウム／アルミニウム（ＴｉＮ／Ａｌ））と接続されると、ＩＩＩ−Ｎデバイスの閾値電圧は増加する。ＧａＮ上にＡｌｘＳｉｙＮとＡｌ１−ｘＳｉｘＯを有し様々な仕事関数材料で形成されたゲート電極を有する金属−絶縁体−半導体キャパシタ構造を用いて、この効果を実証した（図８に示す）。酸素またはフォーミングガス（Ｈ２＋Ｎ２）を含むガス環境下においてゲート積層後アニーリングプロセスを実施してもよい。アニーリングプロセスは、４００℃以上の温度で実施できる。フォーミングガス内の水素は、アニーリングプロセスにおいてゲート電極を貫通し、酸素／ゲート電極境界のダングリングボンドに接着する。これらダングリングボンドを除去すると、酸素境界面品質が向上する。これにより、例えばＶｔｈスイープ曲線におけるより高いＶｔｈとヒステリシスなどのような、ＩＩＩ−Ｎデバイスの性能が向上する。ゲート電極は、バリア層に隣接する凹部において垂直側壁を有し、絶縁層に隣接する凹部において傾斜側壁を有する。実装例においてゲート電極は、凹部の外に配置されソースコンタクトとドレインコンタクトに向かって延伸しソースコンタクトとドレインコンタクトから分離された延伸部を有する。これらゲート電極の延伸部は、フィールドプレートとして動作し、ＩＩＩ−Ｎデバイスの空乏領域を交差する電場を減少させる。
ゲート電極を積層したのち、ゲート電極はさらに、ゲート絶縁体をエッチングするためのエッチングマスクとして用いることができる。これによりゲート絶縁体はゲートコンタクト直下の位置を維持するが、図１に示すように他部分はエッチング除去される。これに代えてゲート絶縁体１２０は図６に示すように部分的にエッチングしてもよい。
次に、チャネル層と電気的に接続されたソースコンタクトとドレインコンタクトを形成し、ゲート電極がソースコンタクトとドレインコンタクトとの間に配置されるようにする（ステップ３０６）。このソースコンタクトとドレインコンタクトは、図１のソースコンタクト１２１とドレインコンタクト１２２である。上記のように、ソースコンタクトとドレインコンタクトは、金属スタックとして形成できる。例えばＴｉ／Ａｌ／Ｎｉ／ＡｕまたはＴｉ／Ａｌである。金属スタックはＩＩＩ−Ｎデバイスのチャネル層と接触している。金属スタックは、金属蒸着またはスパッタリング、オプションとして積層後アニーリングプロセスを実施することによって形成できる。ソースコンタクトとドレインコンタクトは、チャネル層内の導電チャネル（例えば２ＤＥＧチャネル）と電気的に接触しまたは接続された抵抗コンタクトを形成する。ソースコンタクトとドレインコンタクトを積層する前に、ドライエッチングにより凹部を形成することができる。次に凹部内にソースコンタクトとドレインコンタクトを形成して、金属／ＩＩＩ−Ｎ境界における接触抵抗を減少させることができる。ソースコンタクトとドレインコンタクトは、オプションとして凹部を形成する前に形成してもよい。
金属酸化物半導体エンハンスメントモードＩＩＩ−Ｎパワーデバイスは、これまでＡｌ２Ｏ３をゲート絶縁層として用いて形成されてきた。しかしＡｌ１−ｘＳｉｘＯゲート絶縁層を有するＩＩＩ−Ｎデバイスは、閾値電圧が増えゲート特性のヒステリシスが減少した。これらはいずれもエンハンスメントモード動作にとって望ましいものである。ゲート絶縁層にＳｉを加えることは難しく、ゲート絶縁層として高品質Ａｌ２Ｏ３を積層するため従来必要ではなかった機器を必要とする。Ｓｉ成分は最適値を超えて増加するので（図１０Ａに示すように）、閾値電圧は最適Ｓｉ成分値に対応する閾値電圧よりも負側となる。またＡｌ１−ｘＳｉｘＯは、高仕事関数のゲート電極材料（例えば窒化チタニウム）とともに用いたとき、図８に示すように誘電体境界が固定しない。
図３Ｂは、プロセス３００Ｂを示す。プロセス３００Ｂは、プロセス２００Ａまたは２００Ｂを実施した後、ＩＩＩ−Ｎデバイスを形成するために実施することができる。例えばステップ２０２、２０４、２０６、２０８、２１０、２１２とプロセス３００Ｂを用いて、それぞれ図４、図５、図６に示すＩＩＩ−Ｎデバイス４００、５００、または６００を形成することができる。図３Ｂのプロセス３００Ｂは、図３Ａのプロセス３００Ａの代替として用いて、ＩＩＩ−Ｎデバイス４００ｎ少なくとも一部を形成することができる。プロセス３００Ｂは、プロセス３００Ａと同じステップ３０２、３０４、３０６を有するが、ステップ３０２の前に追加ステップ３０８を実施する。
図３Ｂにおいて、プロセス３００Ｂは、ステップ２１０で形成した凹部内に、チャネル層の上面においてＩＩＩ−Ｎ層を再成長させるステップ（ステップ３０８）を有する。再成長したＩＩＩ−Ｎ層は、ＩＩＩ−Ｎキャップ層として動作し、図４とともに以下説明する任意の組成を有することができる。１実施形態において、ＩＩＩ−Ｎキャップ層は、ＩＩＩ−Ｎチャネル層に隣接するＩＩＩ−Ｎキャップ層の側面にＡｌＧａＮを有し、ＩＩＩ−Ｎチャネル層の反対側のＩＩＩ−Ｎキャップ層の側面にＧａＮを有する。ＩＩＩ−Ｎキャップ層は、例えばＩｎＡｌＧａＮなどのような、三元化合物または四元化合物である。他実施形態においてＩＩＩ−Ｎキャップ層は、ＩＩＩ−Ｎチャネル層に隣接するＩＩＩ−Ｎキャップ層の側面にＡｌＮを有し、ＩＩＩ−Ｎチャネル層の反対側のＩＩＩ−Ｎキャップ層の側面に中間組成ＡｌＧａＮとＧａＮを有する。ＩＩＩ−Ｎキャップ層の成長は、ＭＯＣＶＤ成長リアクタにおいて実施できる。ＩＩＩ−Ｎキャップ層の厚さは１ｎｍから１０ｎｍである。ＩＩＩ−Ｎキャップ層の厚さは、ＩＩＩ−Ｎバリア層の厚さよりも小さい。ＩＩＩ−Ｎバリア層は３０ｎｍまでの厚さを有し、上述のように再成長したＩＩＩ−Ｎキャップ層は１〜１０ｎｍの厚さを有する。図４の層１１７に示すように、ＩＩＩ−Ｎキャップ層はＩＩＩ−Ｎバリア層の側壁上で成長する。実装例において、ＩＩＩ−Ｎキャップ層の成長前に成長リアクタにおいてプリカーソルガスを用い、ＩＩＩ−Ｎキャップ層の成長中には用いず、これによりシートアクセプタを形成できる。これらガスの例としては、Ｍｇ、Ｆｅ、Ｚｎ、その他ガスが挙げられる。例えばＩＩＩ−Ｎキャップ層成長の初期フェーズにおいて、ＡｌＧａＮを成長させることができる。中間フェーズにおいて、Ｍｇガスを成長リアクタに導入する。ＩＩＩ−Ｎキャップ層の最終フェーズにおいて、ＧａＮが成長し、これは実質的にＭｇドープがない。他実施形態において、ＩＩＩ−Ｎキャップ層は、ＩＩＩ−Ｎチャネル層の反対側のＩＩＩ−Ｎ層の側壁上に、ｐ型ＧａＮ層の最終組成を有する。このｐ型ＧａＮ層は、ＩＩＩ−Ｎデバイスの閾値電圧（Ｖｔｈ）を向上させて、デバイスの適切なエンハンスメントモード動作を実現することができる。
次に、アモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体をＩＩＩ−Ｎキャップ層上に形成する（ステップ３０２）。例えばアモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体は、図３Ａのプロセス３００Ａまたは図３Ｂのプロセス３００Ｂのステップ３０２を用いて形成することができる。
１実施形態において、ゲート絶縁体を形成した後、ＩＩＩ−Ｎデバイスに対して積層後アニーリングプロセスを実施する。アニーリングプロセスは、ゲート絶縁体を形成する成長リアクタ内でそのまま実施することができ、このときゲート絶縁体の形成とアニーリングステップとの間においてＩＩＩ−Ｎデバイスを空気へ露出させることはない。アニーリングプロセスは、少なくとも８００℃で実施し、例えば８５０℃、９００℃、９５０℃である。アニーリングプロセスは、少なくとも２０分実施し、例えば２５分、３０分、４０分である。
他実施形態において、ＩＩＩ−Ｎキャップ層の成長とアモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体の成長は、ＩＩＩ−Ｎキャップ層が成長する成長リアクタ内でそのまま実施できる。このように、ＩＩＩ−Ｎデバイスは成長リアクタ内に保持され、ＩＩＩ−Ｎキャップ層を成長させるステップとゲート絶縁体を形成するステップとの間において空気にさらされることはない。
他実施形態において、ＩＩＩ−Ｎキャップ層、アモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体、およびＩＩＩ−Ｎデバイスのアニーリングは、ＭＯＣＶＤ成長リアクタ内で順次実施することができる。このとき、ＩＩＩ−Ｎキャップ層を成長させるステップとゲート絶縁体を形成するステップとの間、およびゲート絶縁体を形成するステップとアニーリングとの間において、ＩＩＩ−Ｎデバイスを空気に露出させることはない。
ＩＩＩ−Ｎキャップ層を形成した後、反応リアクタは通常、酸素層を安全に成長させることができる状態にする必要がある。ＩＩＩ−Ｎキャップ層の成長中に存在する水素ガスは、酸素ソースガスを用いる前に、ＭＯＣＶＤリアクタから除去する必要がある。このとき、ＩＩＩ−Ｎキャップ層を積層した後かつアモルファスＡｌ１−ｘＳｉｘＯゲート絶縁体を積層する前において、成長リアクタからＩＩＩ−Ｎデバイスを除去する必要がある場合がある。ＩＩＩ−Ｎデバイスを外気にさらすと、ＩＩＩ−Ｎキャップ層上に欠陥が形成され、または不要な酸素層が形成される可能性がある。これら欠陥および／または酸素層は、デバイス性能を劣化させ、特にエンハンスメントモード動作にとって望ましいデバイス性能を劣化させる可能性がある。チャネル層１１４、再成長ＩＩＩ−Ｎキャップ層１１７、およびゲート絶縁体１２０の間のＩＩＩ−Ｎデバイス境界の表面品質が悪いと、閾値電圧シフトが減少し、表面電荷トラップが増加する。デバイス境界における表面電荷トラップが増加すると、特にＩＩＩ−Ｎデバイスのスイッチング動作中におけるｏｎ抵抗Ｒｏｎが増加する。
図３Ｂに戻る。ゲート絶縁層上にゲート電極を形成する（ステップ３０４）。ゲート電極は、図３Ａで説明したプロセス３００Ａのステップ３０４を用いて形成できる。上記のように、ゲート電極は少なくとも凹部の一部においてゲート絶縁体上に同じ形状で形成することができる。これは例えばチタニウム／アルミニウム（Ｔｉ／Ａｌ）または半導体材料と金属を組み合わせたもの（例えば窒化チタニウム／アルミニウム（ＴｉＮ／Ａｌ））などの金属スタックを積層することにより実現でき、このとき金属蒸着またはスパッタリングを用い、オプションとして積層後アニーリングプロセスを実施する。具体例においてゲート電極は、窒化チタニウムとアルミニウム（ＴｉＮ／Ａｌ）により形成される。窒化チタニウムは、アルミニウム（Ａｌ）とともに、空気に露出させることなくスパッタリングにより積層することができる。アルミニウム上面金属は導電層として動作し、ゲート電極の電子移動度を高めることができる。
プロセス３００Ｂのステップ３０８、３０２、３０４に戻る。これらステップを一緒に実施すると、ＩＩＩ−Ｎチャネル層とＩＩＩ−Ｎｌキャップ層の境界において、表面トラップが減少する。アモルファスＡｌ１−ｘＳｉｘＯ層をＴｉ／Ａｌなどの半導体ゲート材料と組み合わせて用いると、ＡｌｘＳｉｙＮなどの従来のゲート絶縁体を用いる場合と比較して、ＩＩＩ−Ｎデバイス閾値電圧が向上する。
図３Ｂに戻る。図３Ａで説明したプロセス３００Ａのステップ３０６と同様に、ソースコンタクトとドレインコンタクトが形成される（ステップ３０６）。実装例において、ソースコンタクトとドレインコンタクトは、同じ材料を用いてプロセス３００Ａと同じプロセスで形成される。凹部抵抗コンタクトの利点は、プロセス３００Ａで説明したＩＩＩ−Ｎデバイスを形成するときと同様である。
図４は、ＩＩＩ−Ｎデバイス４００の断面図である。デバイス４００は図１のデバイス１００と同様であるが、デバイス４００は凹部内のチャネル層１１４の上面に形成されたＩＩＩ−Ｎキャップ層１１７を有する。ゲート絶縁体１２０は、図４に示すようにＩＩＩ−Ｎキャップ層１１７上に形成される。
デバイス４００の各層は、図１のデバイス１００の同じ符号のものと同様の特性を有し、したがって図１のデバイス１００と同じ材料と方法で形成することができる。ＩＩＩ−Ｎデバイス４００を生成するプロセスは、プロセス２００Ａ（オプションステップ２１０なし）とプロセス３００Ｂを組み合わせたものである。ＩＩＩ−Ｎキャップ層１１７は、チャネル層１１４とバリア層１１６とは異なるＩＩＩ−Ｎ材料組成を有する。ＩＩＩ−Ｎ層１１７は、ＩＩＩ−Ｎバリア層１１６よりも低いＡｌ比率を有する。ＩＩＩ−Ｎキャップ層１１７は、ＧａＮまたはＡｌＧａＮである。ＩＩＩ−Ｎ層１１７は、例えばＩｎＡｌＧａＮなどのような三元化合物または四元化合物である。実装例においてＩＩＩ−Ｎキャップ層１１７は、ＩＩＩ−Ｎチャネル層に隣接するＩＩＩ−Ｎキャップ層の側面にＡｌＧａＮを有し、ＩＩＩ−Ｎチャネル層の反対側のＩＩＩ−Ｎキャップ層の側面にＧａＮを有する。ＩＩＩ−Ｎキャップ層１１７にドープして、ｐ型ＧａＮ層またはドープＡｌＧａＮ層を形成できる。他実施形態において、キャップ層１１７はＡｌＮ／ＡｌＧａＮ／ＧａＮを有し、ＡｌＮ層はＩＩＩ−Ｎチャネル層に隣接するＩＩＩ−Ｎキャップ層の側面に配置される。ＩＩＩ−Ｎキャップ層の望ましい実施形態は、ＩＩＩ−Ｎチャネル層に隣接するＡｌＧａＮ初期組成と、ゲート絶縁層１２０に隣接するｐ型ＧａＮ最終組成である。
ＩＩＩ−Ｎキャップ層１１７は、ＩＩＩ−Ｎデバイスの凹部１２４を形成した後に積層される。凹部１２４を形成するためのドライエッチング技術はイオン衝突ダメージを生じさせ、チャネルキャリア移動度を減少させる場合がある。チャネル層１１４の表面上のイオン衝突ダメージは、デバイスの第１部分において凹部１２４を形成した後にＩＩＩ−Ｎキャップ層１１７を追加することにより、修復することができる。キャップ層１１７はさらに、ゲート誘電体とチャネル材料との間にＩＩＩ−Ｎヘテロ接合を導入することにより、チャネル移動度を向上させることができる。具体例において、凹部１２４を形成するステップは、デバイスの第１部分においてＩＩＩ−Ｎチャネル層１１４を部分的にエッチングするステップを有する。このエッチングされたチャネル部分は、ＩＩＩ−Ｎキャップ層によって置き換えることができる。ＩＩＩ−Ｎキャップ層１１７は、凹部１２４の深さを最適化してデバイスのエンハンスメントモード動作を実現するために重要である。ＩＩＩ−Ｎキャップ層は、図４の層１１７に示すように、ＩＩＩ−Ｎバリア層の側壁上に成長する。ゲート絶縁体１２０は、図１のデバイス１００と同様のＩＩＩ−Ｎチャネル層１１４の直上に代えて、凹部内のＩＩＩ−Ｎキャップ層１１７上に形成される。ゲート絶縁体１２０は、図１のデバイス１００のゲート絶縁体と同様の形状と特性を有する。
図５は、ＩＩＩ−Ｎデバイス５００の断面図である。デバイス５００は図４のデバイス４００と同様であるが、デバイス５００はプロセス２００Ａで説明したステップ２１０を用いて生成される。ステップ２１０は、溝１２４を形成する前に絶縁層１１８を部分的に除去するステップを有する。絶縁層１１８を部分的に除去すると、図５の領域１２６が形成される。絶縁層１１８は、ゲートとドレインとの間のデバイス領域においてドレイン１２２近傍の領域にのみ残る。除去される絶縁層１１８の幅は、凹部１２４の幅の２倍から５０倍である。凹部１２４におけるＩＩＩ−Ｎキャップ層１１７の再成長は、ソースコンタクト１２１とドレインコンタクト１２２との間の全長と比較して凹部の開口領域が小さいことに起因して、実施するのは難しい。ＩＩＩ−Ｎキャップ層は絶縁層１１８上で成長しない傾向があるので、凹部１２４におけるＩＩＩ−Ｎキャップ層１１７の成長速度は非常に高く、開口領域が小さいマスク効果に起因して制御が難しい。凹部１２４よりも大きい幅で絶縁層１１８を除去すると、開口領域が大きくなり、ＩＩＩ−Ｎキャップ層１１７の成長速度を減少させ、積層厚さがより正確になる。その結果としてＩＩＩ−Ｎキャップ層は、領域１２６における絶縁層１１８の除去によって生じたＩＩＩ−Ｎバリア層１１６の露出上面上で成長する。ＩＩＩ−Ｎキャップ層の厚さ制御の精度が悪いと、デバイスの閾値電圧に影響する。ＩＩＩ−Ｎキャップ層が厚すぎると、デバイスの閾値電圧が増加し、デバイスはエンハンスメントモードではなく空乏モードで動作する。ゲート絶縁層１２０が次にＩＩＩ−Ｎキャップ層１１７上で形成される。ゲート絶縁体１２０は、ソースコンタクト１２１からドレインコンタクト１２２までの全域にわたって延伸する。次にゲートコンタクト１２３が、少なくとも凹部１２４の一部においてゲート絶縁体１２０上に同じ形状で形成される。最後にゲートコンタクト１２３をエッチングマスクとして用いてゲート絶縁体１２０をエッチングし、ゲート絶縁体１２０がゲートコンタクト１２３の直下に残りそれ以外の場所でエッチングされる。これに代えて、ゲート絶縁体を絶縁層１１８上でのみエッチング除去してＩＩＩ−Ｎキャップ層１１７上で残し（図示せず）、またはゲート絶縁体を部分的にエッチング除去するとともにソースコンタクト１２１とドレインコンタクト１２２との間のアクティブ領域全体に残してもよい（図示せず）。
図６は、ＩＩＩ−Ｎデバイス６００の断面図である。デバイス６００は図５のデバイス５００と同様であるが、デバイス５００は図２Ａのプロセス２００Ａのｓｙ轍鮒２１０を用いて絶縁層１１８を完全に除去したのに対し、デバイス６００は図２Ｂのプロセス２００Ｂにしたがって生成される。これはプロセス２００Ａのステップ２０８のようにバリア層上に絶縁層を形成するステップを含まない。次にプロセス３００Ｂを実施し、ＩＩＩ−Ｎキャップ層１１７をチャネル層１１６直上にソース１２１からドレイン１２２まで成長させる。絶縁層１２０はＩＩＩ−Ｎキャップ層１１７上に配置される。この実施形態において、絶縁層１２０は通常、ゲート電極１２３の外側領域において部分的にエッチングされ、これによりＩＩＩ−Ｎキャップ層１１７を不動体化する。デバイス６００の望ましい実施形態において、ＩＩＩ−Ｎバリア層１１６は初期組成ＡｌｘＧａ１−ｘＮと最終組成ＧａＮを有し、ＩＩＩ−Ｎバリア層の上面において実質的にＡｌを有さない。
図７はＩＩＩ−Ｎデバイス７００の断面図である。デバイス７００は図１のデバイス１００と同様であるが、デバイス７００はパワー電極７２１と７２２の間において２つのゲート電極７２３と７２３’を有する。デバイス７００は双方向スイッチ（すなわちｆｏｕｒ ｑｕａｄｒａｎｔ ｓｗｉｔｃｈ（ＦＱＳ））として動作し、第１ゲート電極７２３上の電圧が第１パワー電極との関係で印加され、第２ゲート電極７２３’上の電圧が第２パワー電極７２２との関係で印加され、パワー電極７２１と７２２はそれぞれデバイス７００のソースとドレインとして動作する（デバイスの電圧極性および／または電流の向きに依拠する）。
デバイス７００の層７１０、７２１、７１４、７１６、７１８はそれぞれ、図１のデバイスの層１１０、１１２、１１４、１１６、１１８と同じ特性を有し、したがって図１のデバイス１００について説明したものと同じ材料と同じ方法で形成することができる。凹部７２４と７２４’は、図１の凹部１２４と同じ形状と特性を有し、図１のデバイス１００で説明したものと同じ方法で形成できる。ゲート電極７２３と７２３’、およびゲート絶縁層７２０と７２０’は、図１のゲート絶縁層１２０と同じ形状と特性を有し、図１のデバイス１００で説明したものと同じ方法および／または同じ材料で形成できる。
図８は、それぞれ異なる仕事関数を有するゲート電極材料のフラットバンド電圧８００を示す。図８に示すように、ＡｌｘＳｉｙＮで形成されたゲート絶縁層のフラットバンド電圧は、金属仕事関数の範囲において比較的変化しない。しかしＡｌ１−ｘＳｉｘＯで形成されたゲート絶縁層のフラットバンド電圧は、金属仕事関数と強い正相関を有する。この図面における金属仕事関数４．３ｅＶに対応するゲート電極はＴｉ／Ａｌである。この図面における金属仕事関数４．９ｅＶと５．０ｅＶに対応するゲート電極は、ＴｉＮとＮｉである。Ａｌ１−ｘＳｉｘＯは金属と非固定誘電体面を有するのに対し、ＡｌｘＳｉｙＮ誘電体面はフェルミレベルピニングによって固定される。図８の測定結果は、Ａｌ１−ｘＳｉｘＯとともにＴｉＮなどの高仕事関数を有するゲート電極材料を有するＩＩＩ−Ｎデバイスは、ゲート絶縁体としてＡｌ１−ｘＳｉｘＮを用いるＩＩＩ−Ｎデバイスよりもデバイス性能（例えば高閾値電圧）がよいことを示している。
図９Ａは、図１０に示すＶＴＨ測定結果の条件を規定する。図９Ａに示すように、ＶＴＨはＩＤＳ＠１０−５Ａ／ｍｍとなるＶＧＳとして規定される（ＶＴＨ＝ＶＧＳ＠１０−５Ａ／ｍｍ）。図９Ｂは、図１０に示す金属−絶縁体−半導体キャパシタ構造について、低電界電圧（ＶＬＦ）限界を判定する条件を示す。比較的低いＶＧにおいて（−１０Ｖから１０Ｖ）、ゲートリークは一定かつ小さい。ＶＧが大きくなると（＞１０Ｖ）、デバイスが完全破壊に至るまでゲートリークが増加する。１０−４Ａ／ｃｍ２のゲートリーク（ＩＧ）ＶＧは、ＶＬＦを定義するために用いられる。デバイス動作は低電界範囲が望ましい。低電界範囲外の動作はデバイスを不安定にし、ゲート絶縁誘電体にホール注入を生じさせる。この動作領域は、ＶＬＦ範囲のデバイス動作よりも大きいヒステリシス特性を示した。
図１０は、Ａｌ１−ｘＳｉｘＯゲート絶縁層を有するＩＩＩ−Ｎデバイスの閾値電圧（ＶＴＨ）の変化の第１グラフ１０００Ａと低電界電圧（ＶＬＦ）の第２グラフ１０００Ｂを示す。誘電成分Ｓｉを変化させており、ｘは％Ｓｉに相当する。第１グラフ１０００Ａによれば、Ｓｉ成分が３０％から８０％へ増加するとＶＴＨは増加し、Ｓｉ成分が１００％に近づくと減少する。ＩＩＩ−ＮデバイスのＶＴＨは、エンハンスメントモード動作をするためには正でなければならない。安定動作のための最小の望ましいＶＴＨは、第１グラフ１０００Ａにおいて水平線で０．３５Ｖとして示している。第２グラフ１０００Ｂによれば、低電界電圧（ＶＬＦ）は０％から５０％Ｓｉにおいて増加し、Ｓｉが８０％に近づくと減少する。１００％Ｓｉの誘電層（ＳｉＯ２）は通常、ＶＬＦが非常に高いが、ＶＴＨは望ましくない。安定動作のための最小の望ましいＶＬＦは、第２グラフ１０００Ｂにおいて水平線で１５Ｖとして示している。Ｓｉ成分を最適化し、高ＶＴＨと高ＶＬＦを有するＩＩＩ−Ｎデバイスを考慮する。図１０のグラフ１０００Ａと１０００Ｂが示すように、ＶＴＨとＶＬＦの性能要求を満たす理想Ｓｉ％範囲は、Ａｌ１−ｘＳｉｘＯゲート絶縁層の約４０％〜５０％Ｓｉ成分である。
いくつかの実装例を説明した。ただし、本明細書が記載する技術とデバイスの要旨と範囲を逸脱することなく、様々な変形をなすことができることを理解されたい。実装例において説明した特徴は、独立してまたは組み合わせて用いることができる。したがって他実装例も特許請求範囲の範囲内である。

Claims (45)

  1. トランジスタであって、
    ＩＩＩ−Ｎチャネル層、
    前記ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、
    前記ＩＩＩ−Ｎチャネル層に対して電気的に接続されたソースコンタクトとドレインコンタクト、
    前記ＩＩＩ−Ｎバリア層上の絶縁層、
    部分的に前記絶縁層上にかつ部分的に前記ＩＩＩ−Ｎチャネル層上に配置されたゲート絶縁体であって、前記ゲート絶縁体はアモルファスＡｌ１−ｘＳｉｘＯ層を有し、０．２＜ｘ＜０．８である、ゲート絶縁体、
    前記ゲート絶縁体上において前記ソースコンタクトと前記ドレインコンタクトとの間に配置されたゲート電極、
    を備え、
    前記アモルファスＡｌ１−ｘＳｉｘＯ層は、前記ＩＩＩ−Ｎチャネル層に隣接する側にナノ結晶Ａｌ１−ｘＳｉｘＯ部分を有し、
    前記トランジスタの第１部分における凹部は、前記絶縁層と前記ＩＩＩ−Ｎバリア層を通過して延伸しており、
    前記ゲート絶縁体は前記凹部の少なくとも一部に配置され、前記凹部において前記ＩＩＩ−Ｎチャネル層と接触しており、
    前記ゲート電極は、前記凹部の少なくとも一部に配置されている
    ことを特徴とするトランジスタ。
  2. 前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さは、１ｎｍから１００ｎｍである
    ことを特徴とする請求項１記載のトランジスタ。
  3. 前記ゲート電極は、半導体材料によって構成されている
    ことを特徴とする請求項１記載のトランジスタ。
  4. 前記ゲート電極は、窒化チタニウム（ＴｉＮ）、窒化インジウム（ＩｎＮ）、ｐ型ポリシリコン、窒化タングステン（ＷＮ）、または酸化インジウムスズ（ＩＴＯ）によって構成されている
    ことを特徴とする請求項１記載のトランジスタ。
  5. 前記トランジスタは、ｏｆｆ状態ブロック電圧が６００Ｖ超となるように構成されている
    ことを特徴とする請求項４記載のトランジスタ。
  6. 前記ナノ結晶Ａｌ１−ｘＳｉｘＯ部分の厚さは、前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さの４０％未満である
    ことを特徴とする請求項１記載のトランジスタ。
  7. トランジスタであって、
    ＩＩＩ−Ｎチャネル層、
    前記ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、
    前記ＩＩＩ−Ｎチャネル層に対して電気的に接続されたソースコンタクトとドレインコンタクト、
    前記ＩＩＩ−Ｎバリア層上の絶縁層、
    部分的に前記絶縁層上にかつ部分的に前記ＩＩＩ−Ｎチャネル層上に配置されたゲート絶縁体であって、前記ゲート絶縁体はアモルファスＡｌ１−ｘＳｉｘＯ層を有し、０．２＜ｘ＜０．８である、ゲート絶縁体、
    前記ゲート絶縁体上において前記ソースコンタクトと前記ドレインコンタクトとの間に配置されたゲート電極、
    を備え、
    前記アモルファスＡｌ１−ｘＳｉｘＯ層は窒素を含み、
    前記トランジスタの第１部分における凹部は、前記絶縁層と前記ＩＩＩ−Ｎバリア層を通過して延伸しており、
    前記ゲート絶縁体は前記凹部の少なくとも一部に配置され、前記凹部において前記ＩＩＩ−Ｎチャネル層と接触しており、
    前記ゲート電極は、前記凹部の少なくとも一部に配置されている
    ことを特徴とするトランジスタ。
  8. トランジスタであって、
    ＩＩＩ−Ｎチャネル層、
    前記ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、
    前記ＩＩＩ−Ｎチャネル層に対して電気的に接続されたソースコンタクトとドレインコンタクト、
    前記ＩＩＩ−Ｎバリア層上の絶縁層、
    前記ＩＩＩ−Ｎバリア層とは別のＩＩＩ−Ｎキャップ層であって、前記絶縁層と前記ＩＩＩ−Ｎバリア層を通過して延伸する凹部において前記ＩＩＩ−Ｎチャネル層上に形成された、ＩＩＩ−Ｎキャップ層、
    前記ＩＩＩ−Ｎキャップ層上において少なくとも一部が前記凹部内に配置されているゲート絶縁体であって、アモルファスＡｌ１−ｘＳｉｘＯ層を有し、０．２＜ｘ＜０．８である、ゲート絶縁体、
    前記ゲート絶縁体上に積層され少なくとも一部が前記凹部内に配置されているゲート電極であって、前記ソースコンタクトと前記ドレインコンタクトとの間に配置されている、ゲート電極、
    を備え、
    前記アモルファスＡｌ１−ｘＳｉｘＯ層は、前記ＩＩＩ−Ｎチャネル層に隣接する側にナノ結晶Ａｌ１−ｘＳｉｘＯ部分を有する
    ことを特徴とするトランジスタ。
  9. 前記ＩＩＩ−Ｎキャップ層はＧａＮを含む
    ことを特徴とする請求項８記載のトランジスタ。
  10. 前記ＩＩＩ−Ｎキャップ層は、前記ＩＩＩ−Ｎチャネル層に隣接する側にＡｌＧａＮを有し、前記ＩＩＩ−Ｎチャネル層の反対側にｐ型ＧａＮを有する
    ことを特徴とする請求項８記載のトランジスタ。
  11. 前記ＩＩＩ−Ｎキャップ層の厚さは１０ｎｍ未満である
    ことを特徴とする請求項８記載のトランジスタ。
  12. 前記ゲート電極は半導体材料を含む
    ことを特徴とする請求項８記載のトランジスタ。
  13. 前記ゲート電極は、窒化チタニウム（ＴｉＮ）、窒化インジウム（ＩｎＮ）、ｐ型ポリシリコン、窒化タングステン（ＷＮ）、または酸化インジウムスズ（ＩＴＯ）によって構成されている
    ことを特徴とする請求項１２記載のトランジスタ。
  14. 前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さは、１ｎｍから１００ｎｍである
    ことを特徴とする請求項８記載のトランジスタ。
  15. 前記トランジスタは、ｏｆｆ状態ブロック電圧が６００Ｖ超となるように構成されている
    ことを特徴とする請求項８記載のトランジスタ。
  16. 前記ナノ結晶Ａｌ１−ｘＳｉｘＯ部分の厚さは、前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さの４０％未満である
    ことを特徴とする請求項８記載のトランジスタ。
  17. 前記アモルファスＡｌ１−ｘＳｉｘＯ層は窒素を含む
    ことを特徴とする請求項８記載のトランジスタ。
  18. ＩＩＩ−Ｎデバイスを製造する方法であって、
    ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、前記ＩＩＩ−Ｎバリア層上の絶縁層、を有する材料構造を提供するステップ、
    前記デバイスの第１部分に凹部を形成するステップであって、前記凹部を形成するステップは、前記デバイスの前記第１部分において前記絶縁層と前記ＩＩＩ−Ｎバリア層を除去して前記デバイスの前記第１部分において前記ＩＩＩ−Ｎチャネル層を露出させるステップ、
    少なくとも前記凹部の一部においてアモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップであって、前記Ａｌ１−ｘＳｉｘＯ層は前記デバイスの前記第１部分において前記チャネル層上に形成される、ステップ、
    少なくとも前記凹部の一部において前記Ａｌ１−ｘＳｉｘＯ層上にゲート電極を形成するステップであって、前記ゲート電極は複合半導体材料と金属を含むステップ、
    を有し、
    前記アモルファスＡｌ１−ｘＳｉｘＯ層は、前記ＩＩＩ−Ｎチャネル層に隣接する側にナノ結晶Ａｌ１−ｘＳｉｘＯ部分を有する
    ことを特徴とする方法。
  19. 前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップは、有機金属気相成長法（ＭＯＣＶＤ）成長リアクタを用いて実施される
    ことを特徴とする請求項１８記載の方法。
  20. 前記方法はさらに、高温において前記ＩＩＩ−Ｎデバイスをアニーリングするステップを有する
    ことを特徴とする請求項１８記載の方法。
  21. 前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップと前記ＩＩＩ−Ｎデバイスをアニーリングするステップは、ＭＯＣＶＤ成長リアクタにおいて空気に露出させることなく順次実施される
    ことを特徴とする請求項２０記載の方法。
  22. 前記ＩＩＩ−Ｎデバイスをアニーリングするステップは、８００℃以上の温度で実施される
    ことを特徴とする請求項２０記載の方法。
  23. 前記ゲート電極の前記複合半導体材料は、窒化チタニウム（ＴｉＮ）、窒化インジウム（ＩｎＮ）、ｐ型ポリシリコン、窒化タングステン（ＷＮ）、または酸化インジウムスズ（ＩＴＯ）を含む
    ことを特徴とする請求項１８記載の方法。
  24. 前記方法はさらに、前記ゲート電極を形成した後、フォーミングガス内で前記ＩＩＩ−Ｎデバイスをアニーリングするステップを有する
    ことを特徴とする請求項１８記載の方法。
  25. 前記アニーリングは、３５０℃以上の温度で実施される
    ことを特徴とする請求項２４記載の方法。
  26. 前記アモルファスＡｌ１−ｘＳｉｘＯを形成するステップは、５００℃以上の積層温度で実施される
    ことを特徴とする請求項１８記載の方法。
  27. 前記ナノ結晶Ａｌ１−ｘＳｉｘＯ部分の厚さは、前記アモルファスＡｌ１−ｘＳｉｘＯ層の厚さの４０％未満である
    ことを特徴とする請求項１８記載の方法。
  28. 前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップは、前記アモルファスＡｌ１−ｘＳｉｘＯ層に対して窒素を組み込むステップを有する
    ことを特徴とする請求項１８記載の方法。
  29. ＩＩＩ−Ｎデバイスを製造する方法であって、
    ＩＩＩ−Ｎチャネル層上のＩＩＩ−Ｎバリア層、前記ＩＩＩ−Ｎバリア層上の絶縁層、を有する材料構造を提供するステップ、
    前記デバイスの第１部分に凹部を形成するステップであって、前記凹部を形成するステップは、前記デバイスの前記第１部分において前記絶縁層と前記ＩＩＩ−Ｎバリア層を除去して前記デバイスの前記第１部分において前記ＩＩＩ−Ｎチャネル層を露出させるステップ、
    前記ＩＩＩ−Ｎチャネル層上において前記凹部内にＩＩＩ−Ｎキャップ層を形成するステップ、
    前記凹部内の少なくとも一部にアモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップであって、前記アモルファスＡｌ１−ｘＳｉｘＯ層は前記デバイスの前記第１部分において前記ＩＩＩ−Ｎキャップ層上に形成される、ステップ、
    前記Ａｌ１−ｘＳｉｘＯ層上において前記凹部の少なくとも一部にゲート電極を形成するステップであって、前記ゲート電極は複合半導体材料を有する、ステップ、
    を有し、
    前記アモルファスＡｌ１−ｘＳｉｘＯ層は、前記ＩＩＩ−Ｎチャネル層に隣接する側にナノ結晶Ａｌ１−ｘＳｉｘＯ部分を有する
    ことを特徴とする方法。
  30. 前記方法はさらに、前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成した後、酸素を含むガス環境下で高温において前記ＩＩＩ−Ｎデバイスをアニーリングするステップを有する ことを特徴とする請求項２９記載の方法。
  31. 前記方法はさらに、前記チャネル層と電気的に接続されたソースコンタクトとドレインコンタクトを形成するステップを有し、前記ゲート電極は前記ソースコンタクトと前記ドレインコンタクトとの間に配置される
    ことを特徴とする請求項３０記載の方法。
  32. 前記ＩＩＩ−Ｎキャップ層を形成するステップと前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップは、金属有機気相成長法（ＭＯＣＶＤ）によって実施される
    ことを特徴とする請求項２９記載の方法。
  33. 前記ＩＩＩ−Ｎキャップ層を形成するステップと前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップは、ＭＯＣＶＤ成長リアクタにおいて空気に露出させることなく順次実施される
    ことを特徴とする請求項３２記載の方法。
  34. 前記ＩＩＩ−Ｎキャップ層を形成するステップ、前記アモルファスＡｌ１−ｘＳｉｘＯ層を形成するステップ、前記ＩＩＩ−Ｎデバイスをアニーリングするステップは、成長リアクタにおいてそのまま実施される
    ことを特徴とする請求項３３記載の方法。
  35. 前記ＩＩＩ−Ｎキャップ層を形成するステップは、前記ＩＩＩ−Ｎキャップ層を形成する前にＭｇプリカーソルガスを流し、前記ＩＩＩ−Ｎキャップ層を形成する間はＭｇガスを流さないステップを有する
    ことを特徴とする請求項３２記載の方法。
  36. 前記ゲート電極の前記複合半導体材料は、窒化チタニウム（ＴｉＮ）、窒化インジウム（ＩｎＮ）、ｐ型ポリシリコン、窒化タングステン（ＷＮ）、または酸化インジウムスズ（ＩＴＯ）を含む
    ことを特徴とする請求項２９記載の方法。
  37. 前記ＩＩＩ−Ｎデバイスをアニーリングするステップは、８００℃以上の温度で実施される
    ことを特徴とする請求項３０記載の方法。
  38. 前記ＩＩＩ−Ｎキャップ層の厚さは１から１０ｎｍの範囲である
    ことを特徴とする請求項２９記載の方法。
  39. 前記ＩＩＩ−Ｎキャップ層はＡｌＧａＮを含む
    ことを特徴とする請求項２９記載の方法。
  40. 前記ＩＩＩ−Ｎキャップ層は、前記ＩＩＩ−Ｎチャネル層に隣接する側にＡｌＧａＮを有し、前記ＩＩＩ−Ｎチャネル層の反対側にｐ型ＧａＮを有する
    ことを特徴とする請求項２９記載の方法。
  41. 前記デバイスの前記第１部分において前記凹部を形成するステップは、ドライエッチングにより前記デバイスの前記第１部分において前記絶縁層と前記ＩＩＩ−Ｎバリア層を除去するステップを有する
    ことを特徴とする請求項２９記載の方法。
  42. 前記デバイスの前記第１部分において前記凹部を形成するステップはさらに、前記デバイスの前記第１部分において前記ＩＩＩ−Ｎチャネル層を部分的にエッチングするステップを有する
    ことを特徴とする請求項４１記載の方法。
  43. 前記ＩＩＩ−Ｎチャネル層の部分的なエッチングは５ｎｍ未満である
    ことを特徴とする請求項４２記載の方法。
  44. 前記方法はさらに、前記ゲート電極を形成した後、フォーミングガス内で前記ＩＩＩ−Ｎデバイスをアニーリングするステップを有する
    ことを特徴とする請求項２９記載の方法。
  45. 前記アニーリングは、３５０℃以上の温度で実施される
    ことを特徴とする請求項４４記載の方法。
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