WO2019008658A1 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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拓行 岡崎
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    • H01L29/772—Field effect transistors
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    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Definitions

  • the technology disclosed herein relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • Patent Document 1 Japanese Patent Laid-Open No. 2006-165314
  • Patent Document 1 Japanese Patent Laid-Open No. 2006-165314
  • the surface of the semiconductor layer in contact with the gate electrode is doped with impurities.
  • oxide insulation is achieved by doping an impurity between the semiconductor layer and the gate metal.
  • a film, ie, a protective film is formed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2006-165314
  • a nitride semiconductor layer is formed at the location by doping an impurity between the surface of the semiconductor layer and the gate electrode.
  • it is necessary to cope with the threshold voltage fluctuation and the two-dimensional electron gas concentration fluctuation and to control the epitaxial selective growth. Therefore, there is a high possibility that characteristic variations occur to desired characteristics.
  • the semiconductor device disclosed in Patent Document 2 Japanese Patent Application Laid-Open No. 2016-181631
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2016-181631
  • an oxide insulating film that is, a protective film is formed between the semiconductor layer and the gate electrode by doping an impurity.
  • the maximum current value is decreased or the threshold voltage is increased. Therefore, when the semiconductor device is used for high frequency applications, high efficiency and high output characteristics may be degraded.
  • the technology disclosed in the present specification was made to solve the problems as described above, and relates to a technology relating to a semiconductor device capable of reducing gate leak current without deteriorating high frequency characteristics. It is intended to be provided.
  • a nitride semiconductor layer, a first insulating film partially formed on the upper surface of the nitride semiconductor layer, and the first insulating film are covered.
  • a transition metal is mixed into the first insulating film.
  • a nitride semiconductor layer is epitaxially grown on a semiconductor substrate, and a first insulating film is partially formed on the top surface of the nitride semiconductor layer, Forming a gate electrode such that at least a portion of the lower surface is in contact with the upper surface of the nitride semiconductor layer exposed without being covered by the first insulating film and the side surface is in contact with the first insulating film; A transition metal is mixed in the first insulating film.
  • a nitride semiconductor layer, a first insulating film partially formed on the upper surface of the nitride semiconductor layer, and the first insulating film are covered.
  • a transition metal is mixed in the first insulating film. According to such a configuration, the gate leak current can be reduced without deteriorating the high frequency characteristics.
  • the transition metal mixed in the first insulating film causes surface defects and levels in the interface between the nitride semiconductor layer and the first insulating film and in the first insulating film near the interface. Form. Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • a nitride semiconductor layer is epitaxially grown on a semiconductor substrate, and a first insulating film is partially formed on the top surface of the nitride semiconductor layer, Forming a gate electrode such that at least a portion of the lower surface is in contact with the upper surface of the nitride semiconductor layer exposed without being covered by the first insulating film and the side surface is in contact with the first insulating film; A transition metal is mixed in the first insulating film.
  • the transition metal mixed in the first insulating film causes surface defects and levels in the interface between the nitride semiconductor layer and the first insulating film and in the first insulating film near the interface. Form. Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • FIG. 1 is a cross-sectional view schematically illustrating a configuration of a field effect transistor as a semiconductor device according to an embodiment.
  • FIG. 6 is a cross-sectional view schematically illustrating another configuration of the field effect transistor according to the embodiment. It is a figure which illustrates the analysis result by the Rutherford backscattering spectroscopy of the element provided with the insulating film which is not mixing the transition metal regarding embodiment. It is a figure which illustrates the analysis result by RBS of the element provided with the insulating film which mixed In and the transition metal Cu in 1 weight% or less regarding embodiment, respectively.
  • FIG. 8 is a diagram illustrating the gate voltage (Vg) characteristics.
  • FIG. 1 is a cross-sectional view schematically illustrating a configuration of a field effect transistor according to an embodiment.
  • FIG. 1 is a cross-sectional view schematically illustrating the configuration of a field effect transistor as a semiconductor device according to the present embodiment.
  • the field effect transistor includes a semiconductor substrate 10, a buffer layer 9, a channel layer 7, a barrier layer 6, a plurality of ohmic electrodes 4, an insulating film 1, and a Schottky electrode 3. And a gate protective film 2 and a wiring electrode 5.
  • the semiconductor substrate 10 is a substrate composed of any one of Si, SiC and GaN.
  • the semiconductor substrate 10 desirably has a specific resistivity of 1 ⁇ 10 7 ⁇ cm or more in order to obtain good high frequency characteristics.
  • Al 1-x Ga x N nucleation layer (x ⁇ 1) buffer layer 9 is, is formed on the upper surface of the semiconductor substrate 10.
  • a channel layer 7 formed by epitaxial growth of GaN is formed on the upper surface of the buffer layer 9.
  • part or all of the channel layer 7 may be doped with an impurity such as C or Fe.
  • barrier layer 6 On the top surface of the channel layer 7 is formed a barrier layer 6 consisting of a laminated structure of a single composition or a plurality of compositions. Barrier layer 6 is composed of Al 1-x Ga x N ( x ⁇ 1).
  • a gallium nitride-based high electron mobility transistor having a high off breakdown voltage and a low gate leak current, that is, a characteristic 2 of the GaN-HEMT.
  • a dimensional electron gas layer 8 is generated.
  • a plurality of ohmic electrodes 4 which are a source electrode or a drain electrode are partially formed on the upper surface of the barrier layer 6, respectively.
  • the ohmic electrodes 4 are formed by, for example, a vapor deposition method or a sputtering method.
  • the insulating film 1 is partially formed on the upper surface of the barrier layer 6 and the upper surfaces of the respective ohmic electrodes 4 and on the upper surface of the barrier layer 6.
  • the Schottky electrode 3 which is a gate electrode is partially formed across the upper surface of the insulating film 1 and the upper surface of the barrier layer 6.
  • the lower surface of the Schottky electrode 3 is formed at least in part in contact with the upper surface of the barrier layer 6 exposed without being covered by the insulating film 1.
  • the Schottky electrode 3 may be formed to cover only the upper surface of the barrier layer 6. That is, the Schottky electrode 3 may not be formed on the upper surface of the insulating film 1.
  • the Schottky electrode 3 is processed by dry etching or wet etching.
  • Insulating film 1 is formed to be in contact with a part of the side surface of Schottky electrode 3 which is a gate electrode, and barrier layer 6.
  • the material constituting the Schottky electrode 3 includes, for example, any two or more metals of Pt, Ti, Ni, Ta, Au and Al. Note that the metal layer in the portion in contact with the semiconductor layer is desirably any one of Pt, Ni and Ta.
  • Gate protective film 2 is formed across the upper surface of insulating film 1 and the upper surface of Schottky electrode 3.
  • the wiring electrode 5 is partially formed across the upper surface of the gate protective film 2 and the upper surface of the ohmic electrode 4.
  • a film such as an insulating film is not formed immediately below the Schottky electrode 3, and the Schottky electrode 3 which is a gate electrode is formed directly on the barrier layer 6.
  • the insulating film 1 is sandwiched and positioned in a part between the Schottky electrode 3 and the barrier layer 6.
  • the insulating film 1 contacts the Schottky electrode 3.
  • the insulating film 1 is formed in contact with the upper surface of the barrier layer 6.
  • the insulating film 1 is, for example, an oxide or a nitride (for example, SiN or the like) of any element of Si, Al, Ti, Ta, W, Mo, and Zr.
  • the insulating film 1 is formed using a CVD method, a sputtering method, or an atomic layer deposition (ie, ALD) method. Moreover, in the film of the insulating film 1, a transition metal such as Cu and In are mixed at 1 wt% or less. The metal mixed into the insulating film 1 may be only Cu which is a transition metal.
  • transition metal mixed in the insulating film 1 for example, Ni, Zn, Fe, Cr, Ti and the like can be assumed.
  • FIG. 2 is a cross-sectional view schematically illustrating another configuration of the field effect transistor according to the present embodiment.
  • the field effect transistor includes a semiconductor substrate 10, a buffer layer 9, a channel layer 7, a barrier layer 6, a cap layer 11, a plurality of ohmic electrodes 4, and an insulating film 1.
  • a Schottky electrode 3, a gate protective film 2, and a wiring electrode 5 are provided.
  • a barrier layer 6 is formed on the top surface of the channel layer 7. Then, a cap layer 11 made of GaN is formed on the upper surface of the barrier layer 6.
  • the thickness of the cap layer 11 is, for example, 10 nm or less.
  • a plurality of ohmic electrodes 4 are partially formed on the upper surface of the cap layer 11, respectively.
  • the insulating film 1 is partially formed on the upper surface of the cap layer 11 and the upper surface of each ohmic electrode 4 and on the upper surface of the cap layer 11.
  • the Schottky electrode 3 is partially formed across the upper surface of the insulating film 1 and the upper surface of the cap layer 11.
  • the lower surface of the Schottky electrode 3 is formed at least in part in contact with the upper surface of the cap layer 11 exposed without being covered by the insulating film 1.
  • the Schottky electrode 3 may be formed to cover only the upper surface of the cap layer 11. That is, the Schottky electrode 3 may not be formed on the upper surface of the insulating film 1.
  • the insulating film 1 is formed to be in contact with part of the side surface of the Schottky electrode 3 and the cap layer 11.
  • Gate protective film 2 is formed across the upper surface of insulating film 1 and the upper surface of Schottky electrode 3.
  • the wiring electrode 5 is partially formed across the upper surface of the gate protective film 2 and the upper surface of the ohmic electrode 4.
  • a film such as an insulating film is not formed immediately below the Schottky electrode 3, and the Schottky electrode 3 which is a gate electrode is formed directly on the cap layer 11.
  • the insulating film 1 is sandwiched and positioned in a part between the Schottky electrode 3 and the cap layer 11.
  • the insulating film 1 contacts the Schottky electrode 3. Further, the insulating film 1 is formed on the upper surface of the cap layer 11.
  • the insulating film 1 is, for example, an oxide or a nitride of any element of Si, Al, Ti, Ta, W, Mo, and Zr.
  • the insulating film 1 is formed by using a CVD method, a sputtering method, or an ALD method. Moreover, in the film of the insulating film 1, a transition metal such as Cu and In are mixed at 1 wt% or less. The metal mixed into the insulating film 1 may be only Cu which is a transition metal.
  • a cap layer 11 may be formed between the barrier layer 6 and the Schottky electrode 3.
  • FIG. 3 is a diagram illustrating an analysis result of Rutherford Backscattering Spectroscopy (RBS) of an element provided with an insulating film not mixed with a transition metal.
  • FIG. 4 is a diagram illustrating an analysis result by RBS of an element provided with the insulating film 1 in which 1% by weight or less of In and transition metal Cu are mixed respectively.
  • RBS analysis results of the element provided with the insulating film 1 in which 1% by weight or less of In and the transition metal are mixed respectively and the element provided with the insulating film not mixed with the transition metal Compare with RBS analysis results of
  • the horizontal axis shows the energy [keV] when backscattered, and the vertical axis shows the corresponding yield [count].
  • measured value 32 solid line
  • overall simulation value 34 solid line
  • Si simulation value 36 dotted line
  • N simulation value 38 dotted line
  • a simulation value 42 dotted line
  • a correction line 44 dotted line
  • a simulation value 46 dotted line
  • a simulation value 48 (dotted line) of In are respectively shown.
  • the insulating films used here are all formed by electron cyclotron resonance (that is, ECR).
  • the gate protective film 2 may be an oxide or a nitride of any of Si, Al, Ti, Ta, W, Mo and Zr.
  • the gate protective film 2 is formed similarly to the insulating film 1 using, for example, a CVD method, a sputtering method, or an ALD method.
  • transition metals mixed in the insulating film 1, III-V such as GaN constituting the Al 1-x Ga x N ( x ⁇ 1) or cap layer 11 constituting the barrier layer 6
  • Surface defects and levels are formed in the interface between the group semiconductor and the insulating film 1 and in the insulating film 1 near the interface. Then, by trapping holes or electrons in the formed surface defects and levels, it is possible to reduce gate leakage current caused by tunneling current or the like.
  • the off breakdown voltage in the transistor operation can be improved as compared with the conventional structure.
  • FIG. 5 exemplifies drain current (Id) -gate voltage (Vg) characteristics and gate current (Ig) -gate voltage (Vg) characteristics in the case of using an element provided with an insulating film into which no transition metal is mixed.
  • FIG. 6 shows drain current (Id) -gate voltage (Vg) characteristics and gate current in the case of using the element provided with the insulating film 1 in which In and transition metal Cu are mixed at 1 wt% or less, respectively. It is a figure which illustrates the (Ig) -gate voltage (Vg) characteristic.
  • the vertical axis represents drain current (Id) and gate current ( ⁇ Ig) [A / mm], and the horizontal axis represents gate voltage [V]. Also, in FIG. 5 and FIG. 6, the drain current 52 (square) and the gate current 54 (triangle) are respectively shown.
  • FIG. 6 By comparing FIG. 5 with FIG. 6, it can be seen that in FIG. 6, the Id-Vg characteristic and the Ig-Vg characteristic are improved. Specifically, in FIG. 6, it can be seen that the gate current in the off state is reduced, and the gate leakage current is reduced.
  • the semiconductor device according to the present embodiment can exhibit the same function and effect as those of the first embodiment.
  • the insulating film 1 is formed by a sputtering method, a CVD method, or an ALD method, a transition metal can be mixed in the insulating film 1.
  • FIG. 7 is a cross-sectional view schematically illustrating the configuration of a field effect transistor according to the present embodiment.
  • an insulating film 12 which is a laminated film and is the same as or different from the insulating film 1 is formed on the upper surface of the insulating film 1.
  • the cap layer 11 is also formed.
  • the field effect transistor includes a semiconductor substrate 10, a buffer layer 9, a channel layer 7, a barrier layer 6, a cap layer 11, a plurality of ohmic electrodes 4, and an insulating film 1.
  • An insulating film 12, a Schottky electrode 3, a gate protective film 2, and a wiring electrode 5 are provided.
  • a barrier layer 6 is formed on the top surface of the channel layer 7. Then, a cap layer 11 made of GaN is formed on the upper surface of the barrier layer 6.
  • a plurality of ohmic electrodes 4 are partially formed on the upper surface of the cap layer 11, respectively.
  • the insulating film 1 is partially formed on the upper surface of the cap layer 11 and the upper surfaces of the respective ohmic electrodes 4 and on the upper surface of the barrier layer 6.
  • the insulating film 12 is formed to cover the insulating film 1.
  • the Schottky electrode 3 is partially formed across the upper surface of the insulating film 12 and the upper surface of the cap layer 11. At least a part of the lower surface of the Schottky electrode 3 is formed in contact with the upper surface of the cap layer 11 exposed without being covered with the insulating film 1 and the insulating film 12.
  • the Schottky electrode 3 may be formed to cover only the upper surface of the cap layer 11. That is, the Schottky electrode 3 may not be formed on the upper surface of the insulating film 12.
  • the insulating film 1 is formed to be in contact with part of the side surface of the Schottky electrode 3 and the cap layer 11.
  • Gate protective film 2 is formed across the upper surface of insulating film 12 and the upper surface of Schottky electrode 3.
  • the wiring electrode 5 is partially formed across the upper surface of the gate protective film 2 and the upper surface of the ohmic electrode 4.
  • a film such as an insulating film is not formed immediately below the Schottky electrode 3, and the Schottky electrode 3 which is a gate electrode is formed directly on the cap layer 11. Note that, in the configuration illustrated in FIG. 7, the insulating film 1 and the insulating film 12 are sandwiched and located in a part between the Schottky electrode 3 and the cap layer 11.
  • the formation of the insulating film 12 can amplify the electric field relaxation effect in the Schottky electrode 3 which is the gate electrode. By doing so, gate leak current can be reduced.
  • the formation of the insulating film 12 between the insulating film 1 in which the transition metal is mixed and the gate protective film 2 can suppress the mixing of the transition metal in the gate protective film 2. By doing so, the moisture resistance can be improved.
  • the replacement may be performed across multiple embodiments. That is, the respective configurations illustrated in different embodiments may be combined to produce the same effect.
  • the semiconductor device includes the nitride semiconductor layer, the first insulating film, and the gate electrode.
  • the nitride semiconductor layer corresponds to, for example, the barrier layer 6.
  • the first insulating film corresponds to, for example, the insulating film 1.
  • the gate electrode corresponds to, for example, the Schottky electrode 3.
  • the insulating film 1 is partially formed on the upper surface of the barrier layer 6.
  • the lower surface of the Schottky electrode 3 is formed at least in part in contact with the upper surface of the barrier layer 6 exposed without being covered by the insulating film 1.
  • the insulating film 1 is formed in contact with the side surface of the Schottky electrode 3.
  • a transition metal is mixed in the insulating film 1.
  • the gate leak current can be reduced without deteriorating the high frequency characteristics.
  • the transition metal mixed in the insulating film 1 constitutes Al 1-x Ga x N (x ⁇ 1) constituting the barrier layer 6 or III-V group semiconductor such as GaN constituting the cap layer 11
  • Surface defects and levels are formed in the interface between the insulating film 1 and the insulating film 1 and in the insulating film 1 near the interface. Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • the transition metal is mixed in the insulating film 1 at 1 wt% or less. According to such a configuration, the transition metal mixed in the insulating film 1 forms surface defects and levels in the interface between the III-V semiconductor and the insulating film 1 and in the insulating film 1 near the interface. .
  • At least one of Cu, Ni, Zn, Fe, Cr, and Ti as a transition metal is mixed in the insulating film 1.
  • these transition metals mixed in the insulating film 1 cause surface defects and levels in the insulating film 1 in the vicinity of the interface between the III-V semiconductor and the insulating film 1 and the interface. Form. Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • transition metals and In mixed in the insulating film 1 cause surface defects and levels in the insulating film 1 in the vicinity of the interface between the III-V semiconductor and the insulating film 1 and the interface. Form.
  • the insulating film 1 is an oxide or a nitride of at least one of Si, Al, Ti, Ta, W, Mo and Zr. According to such a configuration, the transition metal mixed in the insulating film 1 forms surface defects and levels in the interface between the III-V semiconductor and the insulating film 1 and in the insulating film 1 near the interface. .
  • the semiconductor device includes the cap layer 11 made of GaN formed on the upper surface of the barrier layer 6.
  • the insulating film 1 is partially formed on the top surface of the cap layer 11. Further, the lower surface of the Schottky electrode 3 is formed at least in part in contact with the upper surface of the cap layer 11 exposed without being covered by the insulating film 1.
  • the transition metal mixed in the insulating film 1 is the interface between the insulating film 1 and the III-V group semiconductor such as GaN constituting the cap layer 11 and the insulating film 1 in the vicinity of the interface Form surface defects and levels. Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • the semiconductor device includes the second insulating film formed to cover the insulating film 1.
  • the second insulating film corresponds to, for example, the insulating film 12.
  • the lower surface of the Schottky electrode 3 is formed at least in part in contact with the upper surface of the barrier layer 6 or the cap layer 11 exposed without being covered by the insulating film 1 and the insulating film 12.
  • the formation of the insulating film 12 can amplify the electric field relaxation effect in the Schottky electrode 3 which is the gate electrode. By doing so, gate leak current can be reduced.
  • the formation of the insulating film 12 between the insulating film 1 in which the transition metal is mixed and the gate protective film 2 can suppress the mixing of the transition metal in the gate protective film 2. By doing so, the moisture resistance can be improved.
  • the barrier layer 6 is epitaxially grown on the semiconductor substrate 10 in the method of manufacturing a semiconductor device. Then, the insulating film 1 is partially formed on the upper surface of the barrier layer 6. Then, the Schottky electrode 3 is formed such that at least a part of the lower surface is in contact with the upper surface of the barrier layer 6 exposed without being covered by the insulating film 1 and the side surface is in contact with the insulating film 1. Then, a transition metal is mixed into the insulating film 1.
  • the gate leak current can be reduced without deteriorating the high frequency characteristics.
  • the transition metal mixed in the insulating film 1, Al 1-x Ga x N (x ⁇ 1) or a Group III-V semiconductors such as GaN interfacial and the vicinity of the interface between the insulating film 1 Surface defects and levels are formed in the insulating film 1. Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • the transition metal is mixed into the insulating film 1. According to such a configuration, it is possible to suppress the transition metal from being mixed in the barrier layer 6 or the cap layer 11 immediately below the Schottky electrode 3 which is the gate electrode. Therefore, good Schottky characteristics can be maintained.
  • the transition metal is mixed in the insulating film 1.
  • the transition metal mixed in the insulating film 1 forms surface defects and levels in the interface between the III-V semiconductor and the insulating film 1 and in the insulating film 1 near the interface. . Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • the transition metal is mixed into the insulating film 1 by the application and thermal diffusion of the transition metal mixed solution mixed with the transition metal.
  • the transition metal mixed in the insulating film 1 forms surface defects and levels in the interface between the III-V semiconductor and the insulating film 1 and in the insulating film 1 near the interface. . Then, by trapping holes or electrons in the formed surface defects and levels, gate leak current can be reduced.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technology disclosed in the present specification, one component is composed of a plurality of structures. , A case where one component corresponds to a part of a structure, and a case where a plurality of components are provided in one structure.
  • each component in the embodiment described above includes a structure having another structure or shape as long as the same function is exhibited.
  • the material when a material name or the like is described without being specified, unless the contradiction arises, the material includes other additives, for example, an alloy or the like. Shall be included.

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Abstract

本願明細書に開示される技術は、高周波特性を劣化させず、ゲートリーク電流を低減することができる半導体装置に関する技術を提供することを目的とするものである。本願明細書に開示される技術に関する半導体装置は、窒化物半導体層（６）と、窒化物半導体層（６）の上面に部分的に形成される第１の絶縁膜（１）と、第１の絶縁膜（１）に覆われずに露出した窒化物半導体層（６）の上面に下面の少なくとも一部が接触して形成されるゲート電極（３）とを備え、第１の絶縁膜（１）は、ゲート電極（３）の側面に接触して形成され、第１の絶縁膜（１）には、遷移金属が混入する。

Description

半導体装置、および、半導体装置の製造方法
　本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関するものである。
　従来の半導体装置においては、たとえば、特許文献１（特開２００６－１６５３１４号公報）に開示されるように、ゲートリーク電流を低減するため、オフ耐圧を向上させるため、および、周波数が分散することを抑制するために、ゲート電極と接触する半導体層の表面に不純物をドーピングしている。
　また、電流コラプスを抑制するために、たとえば、特許文献２（特開２０１６－１８１６３１号公報）に開示されるように、半導体層とゲート金属との間に、不純物をドーピングすることによって酸化物絶縁膜、すなわち、保護膜を形成している。
特開２００６－１６５３１４号公報 特開２０１６－１８１６３１号公報
　たとえば、特許文献１（特開２００６－１６５３１４号公報）に開示された半導体装置は、半導体層の表面とゲート電極との間に不純物がドーピングされることによって当該箇所に窒化物半導体層が形成されているが、このような構成である場合には、しきい値電圧の変動および２次元電子ガス濃度の変動に対処し、かつ、エピタキシャル選択成長を制御する必要がある。そのため、所望の特性に対する特性のバラつきが発生する可能性が大きい。
　また、上記の構成において窒化物半導体層を形成する場合には、ゲート長、または、ソース－ドレイン間距離などにも制限がかかる可能性が高い。
　また、たとえば、特許文献２（特開２０１６－１８１６３１号公報）に開示された半導体装置は、パワーデバイスとしての用途が想定されているため、ノーマリーオフ動作をするデバイスとなる。当該半導体装置においては、電流コラプスを抑制するために、半導体層とゲート電極との間に、不純物をドーピングすることによって酸化物絶縁膜、すなわち、保護膜が形成されている。
　しかしながら、上記の構成において酸化物絶縁膜を形成する場合には、最大電流値の低下、または、しきい値電圧の上昇が伴う。そのため、半導体装置を高周波用途として使用する際には、高効率、かつ、高出力な特性が低下することがある。
　本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、高周波特性を劣化させず、ゲートリーク電流を低減することができる半導体装置に関する技術を提供することを目的とするものである。
　本願明細書に開示される技術の第１の態様は、窒化物半導体層と、前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、前記第１の絶縁膜には、遷移金属が混入する。
　本願明細書に開示される技術の第２の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させる。
　本願明細書に開示される技術の第１の態様は、窒化物半導体層と、前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、前記第１の絶縁膜には、遷移金属が混入するものである。このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　本願明細書に開示される技術の第２の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させる。このような構成によれば、このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置としての電界効果トランジスタの構成を概略的に例示する断面図である。 実施の形態に関する、電界効果トランジスタの別の構成を概略的に例示する断面図である。 実施の形態に関する、遷移金属を混入させていない絶縁膜を備える素子のラザフォード後方散乱分光法による分析結果を例示する図である。 実施の形態に関する、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜を備える素子のＲＢＳによる分析結果を例示する図である。 実施の形態に関する、遷移金属を混入させていない絶縁膜を備える素子を用いた場合の、ドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）－ゲート電圧（Ｖｇ）特性を例示する図である。 実施の形態に関する、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜を備える素子を用いた場合の、ドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）－ゲート電圧（Ｖｇ）特性を例示する図である。 実施の形態に関する、電界効果トランジスタの構成を概略的に例示する断面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
　＜半導体装置の構成について＞
　図１は、本実施の形態に関する半導体装置としての電界効果トランジスタの構成を概略的に例示する断面図である。図１に例示されるように電界効果トランジスタは、半導体基板１０と、バッファ層９と、チャネル層７と、バリア層６と、複数のオーミック電極４と、絶縁膜１と、ショットキー電極３と、ゲート保護膜２と、配線電極５とを備える。
　半導体基板１０は、Ｓｉ、ＳｉＣおよびＧａＮのうちのいずれか１つで構成される基板である。半導体基板１０は、良好な高周波特性を得るため、比抵抗率が１×１０７Ωｃｍ以上であることが望ましい。
　Ａｌ１－ｘＧａｘＮ核形成層（ｘ≦１）であるバッファ層９は、半導体基板１０の上面に形成される。ＧａＮのエピタキシャル成長によって形成されるチャネル層７は、バッファ層９の上面に形成される。ここで、チャネル層７の一部または全部に、ＣまたはＦｅなどの不純物がドーピングされてもよい。
　チャネル層７の上面には、単一の組成または複数の組成の積層構造からなるバリア層６が形成される。バリア層６は、Ａｌ１－ｘＧａｘＮ（ｘ≦１）で構成される。
　ここで、チャネル層７の表層には、高オフ耐圧、かつ、低ゲートリーク電流である窒化ガリウム系の高電子移動度トランジスタ（ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、すなわち、ＧａＮ－ＨＥＭＴに特有の２次元電子ガス層８が生じる。
　ソース電極またはドレイン電極である複数のオーミック電極４は、バリア層６の上面にそれぞれ部分的に形成される。オーミック電極４は、たとえば、蒸着法またはスパッタ法などによってそれぞれ形成される。
　絶縁膜１は、バリア層６の上面およびそれぞれのオーミック電極４の上面に跨り、かつ、バリア層６の上面において部分的に形成される。
　ゲート電極であるショットキー電極３は、絶縁膜１の上面およびバリア層６の上面に跨って、部分的に形成される。ショットキー電極３の下面は、絶縁膜１に覆われずに露出しているバリア層６の上面に、少なくとも一部が接触して形成される。ここで、ショットキー電極３は、バリア層６の上面のみを覆って形成されてもよい。すなわち、ショットキー電極３は、絶縁膜１の上面には形成されていなくてもよい。なお、ショットキー電極３は、ドライエッチングまたはウェットエッチングによって加工される。
　絶縁膜１は、ゲート電極であるショットキー電極３の側面の一部、および、バリア層６に接触するように形成される。
　ショットキー電極３を構成する材料としては、たとえば、Ｐｔ、Ｔｉ、Ｎｉ、Ｔａ、ＡｕおよびＡｌのうちのいずれか２つ以上の金属を含むものとする。なお、半導体層に接触する部分の金属層としては、Ｐｔ、ＮｉおよびＴａのうちのいずれかであることが望ましい。
　ゲート保護膜２は、絶縁膜１の上面およびショットキー電極３の上面に跨って形成される。配線電極５は、ゲート保護膜２の上面およびオーミック電極４の上面に跨って、部分的に形成される。
　ショットキー電極３の直下には絶縁膜などの膜が形成されておらず、バリア層６の直上にゲート電極であるショットキー電極３が形成される。なお、図１に例示される構成では、ショットキー電極３とバリア層６との間の一部に、絶縁膜１が挟まれて位置する。
　絶縁膜１は、ショットキー電極３と接触する。また、絶縁膜１は、バリア層６の上面と接触して形成される。また、絶縁膜１は、たとえば、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちのいずれかの元素の酸化物または窒化物（たとえば、ＳｉＮなど）である。
　絶縁膜１は、ＣＶＤ法、スパッタ法または原子層堆積（ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＡＬＤ）法を用いて形成される。また、絶縁膜１の膜中には、Ｃｕなどの遷移金属およびＩｎが１重量％以下で混入している。なお、絶縁膜１に混入する金属は、遷移金属であるＣｕのみであってもよい。
　ここで、絶縁膜１に混入する遷移金属としては、たとえば、Ｎｉ、Ｚｎ、Ｆｅ、ＣｒおよびＴｉなども想定することができる。
　図２は、本実施の形態に関する電界効果トランジスタの別の構成を概略的に例示する断面図である。図２に例示されるように電界効果トランジスタは、半導体基板１０と、バッファ層９と、チャネル層７と、バリア層６と、キャップ層１１と、複数のオーミック電極４と、絶縁膜１と、ショットキー電極３と、ゲート保護膜２と、配線電極５とを備える。
　チャネル層７の上面にはバリア層６が形成される。そして、バリア層６の上面には、ＧａＮからなるキャップ層１１が形成される。ここで、キャップ層１１の厚さは、たとえば、１０ｎｍ以下である。
　キャップ層１１の上面に、複数のオーミック電極４がそれぞれ部分的に形成される。絶縁膜１は、キャップ層１１の上面およびそれぞれのオーミック電極４の上面に跨り、かつ、キャップ層１１の上面に部分的に形成される。
　ショットキー電極３は、絶縁膜１の上面およびキャップ層１１の上面に跨って、部分的に形成される。ショットキー電極３の下面は、絶縁膜１に覆われずに露出しているキャップ層１１の上面に、少なくとも一部が接触して形成される。ここで、ショットキー電極３は、キャップ層１１の上面のみを覆って形成されてもよい。すなわち、ショットキー電極３は、絶縁膜１の上面には形成されていなくてもよい。
　ここで、絶縁膜１は、ショットキー電極３の側面の一部、および、キャップ層１１に接触するように形成される。
　ゲート保護膜２は、絶縁膜１の上面およびショットキー電極３の上面に跨って形成される。配線電極５は、ゲート保護膜２の上面およびオーミック電極４の上面に跨って、部分的に形成される。
　ショットキー電極３の直下には絶縁膜などの膜が形成されておらず、キャップ層１１の直上にゲート電極であるショットキー電極３が形成される。なお、図２に例示される構成では、ショットキー電極３とキャップ層１１との間の一部に、絶縁膜１が挟まれて位置する。
　絶縁膜１は、ショットキー電極３と接触する。また、絶縁膜１は、キャップ層１１の上面に形成される。また、絶縁膜１は、たとえば、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちのいずれかの元素の酸化物または窒化物である。
　絶縁膜１は、ＣＶＤ法、スパッタ法またはＡＬＤ法を用いて形成される。また、絶縁膜１の膜中には、Ｃｕなどの遷移金属およびＩｎが１重量％以下で混入している。なお、絶縁膜１に混入する金属は、遷移金属であるＣｕのみであってもよい。
　図２に例示されるように、バリア層６とショットキー電極３との間にキャップ層１１が形成されていてもよい。
　図３は、遷移金属を混入させていない絶縁膜を備える素子のラザフォード後方散乱分光法（Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ、すなわち、ＲＢＳ）による分析結果を例示する図である。一方で図４は、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜１を備える素子のＲＢＳによる分析結果を例示する図である。
　図３および図４を用いて、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜１を備える素子のＲＢＳ分析結果と、遷移金属を混入させていない絶縁膜を備える素子のＲＢＳ分析結果とを比較する。
　図３および図４において、横軸は、後方散乱されたときのエネルギー［ｋｅＶ］を示し、縦軸は対応する収量［ｃｏｕｎｔ］を示す。また、図３および図４においては、計測値３２（実線）と、全体のシミュレーション値３４（実線）と、Ｓｉのシミュレーション値３６（点線）と、Ｎのシミュレーション値３８（点線）と、Ａｒのシミュレーション値４０（点線）と、Ｃのシミュレーション値４２（点線）と、補正線４４（点線）とがそれぞれ示されている。さらに、図４においては、Ｃｕのシミュレーション値４６（点線）と、Ｉｎのシミュレーション値４８（点線）とがそれぞれ示されている。なお、ここで用いられる絶縁膜は、いずれも、電子サイクロン共鳴（ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ、すなわち、ＥＣＲ）によって形成されたものである。
　図３と図４とを比較することによって、図４においては、Ｉｎおよび遷移金属であるＣｕが後方散乱されることによって、１８００ｋｅＶから２１００ｋｅＶ付近にそれぞれに対応するピークが形成されていることが分かる。
　一方で、ゲート保護膜２は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちのいずれかの元素の酸化物または窒化物であればよい。ゲート保護膜２は、絶縁膜１の同様に、たとえば、ＣＶＤ法、スパッタ法またはＡＬＤ法を用いて形成される。
　上記の構成によれば、絶縁膜１に混入している遷移金属が、バリア層６を構成するＡｌ１－ｘＧａｘＮ（ｘ≦１）またはキャップ層１１を構成するＧａＮなどのIII－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、トンネル電流などが起因となって生じるゲートリーク電流を低減することができる。
　また、上記の構成によれば、従来構造に比べて、トランジスタ動作におけるオフ耐圧を向上させることができる。
　図５は、遷移金属を混入させていない絶縁膜を備える素子を用いた場合の、ドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）－ゲート電圧（Ｖｇ）特性を例示する図である。一方で図６は、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜１を備える素子を用いた場合の、ドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）－ゲート電圧（Ｖｇ）特性を例示する図である。
　図５および図６において、縦軸はドレイン電流（Ｉｄ）およびゲート電流（－Ｉｇ）［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。また、図５および図６においては、ドレイン電流５２（四角）と、ゲート電流５４（三角）とがそれぞれ示されている。
　図５と図６とを比較することによって、図６においては、Ｉｄ－Ｖｇ特性およびＩｇ－Ｖｇ特性が改善していることが分かる。具体的には、図６においては、オフ状態におけるゲート電流が低下しており、ゲートリーク電流が低減されていることが分かる。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の製造方法について＞
　図１または図２における絶縁膜１には、絶縁膜１の成膜処理の前または後に、スピンコーターなどによって遷移金属混入液の塗布および熱拡散が行われてもよい。また、絶縁膜１の成膜後における熱拡散法は、ゲート電極であるショットキー電極３の形成後に実施されてもよい。
　上記のような方法で絶縁膜１が形成された場合であっても、本実施の形態に関する半導体装置は、第１の実施の形態における場合と同等の作用および効果を発揮することができる。
　また、絶縁膜１をスパッタ法、ＣＶＤ法またはＡＬＤ法によって形成する際に、絶縁膜１内に遷移金属を混入させることができる。
　その一方で、絶縁膜１を成膜した後で、かつ、ショットキー電極３を形成した後で遷移金属のドーピングを行うことも可能である。このような方法によれば、ゲート電極であるショットキー電極３の直下のバリア層６またはキャップ層１１に遷移金属が混入することを抑制することができる。したがって、良好なショットキー特性を維持することができる。
　＜第３の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図７は、本実施の形態に関する電界効果トランジスタの構成を概略的に例示する断面図である。図７に例示されるように、絶縁膜１の上面に、積層膜であり、かつ、絶縁膜１と同一または異なる絶縁膜１２が成膜される。なお、図７に例示される構造では、キャップ層１１も形成される。
　図７に例示されるように電界効果トランジスタは、半導体基板１０と、バッファ層９と、チャネル層７と、バリア層６と、キャップ層１１と、複数のオーミック電極４と、絶縁膜１と、絶縁膜１２と、ショットキー電極３と、ゲート保護膜２と、配線電極５とを備える。
　図７に例示されるように、チャネル層７の上面にはバリア層６が形成される。そして、バリア層６の上面には、ＧａＮからなるキャップ層１１が形成される。
　キャップ層１１の上面に、複数のオーミック電極４がそれぞれ部分的に形成される。絶縁膜１は、キャップ層１１の上面およびそれぞれのオーミック電極４の上面に跨り、かつ、バリア層６の上面に部分的に形成される。絶縁膜１２は、絶縁膜１を覆って形成される。
　ショットキー電極３は、絶縁膜１２の上面およびキャップ層１１の上面に跨って、部分的に形成される。ショットキー電極３の下面は、絶縁膜１および絶縁膜１２に覆われずに露出しているキャップ層１１の上面に少なくとも一部が接触して形成される。ここで、ショットキー電極３は、キャップ層１１の上面のみを覆って形成されてもよい。すなわち、ショットキー電極３は、絶縁膜１２の上面には形成されていなくてもよい。
　ここで、絶縁膜１は、ショットキー電極３の側面の一部、および、キャップ層１１に接触するように形成される。
　ゲート保護膜２は、絶縁膜１２の上面およびショットキー電極３の上面に跨って形成される。配線電極５は、ゲート保護膜２の上面およびオーミック電極４の上面に跨って、部分的に形成される。
　ショットキー電極３の直下には絶縁膜などの膜が形成されておらず、キャップ層１１の直上にゲート電極であるショットキー電極３が形成される。なお、図７に例示される構成では、ショットキー電極３とキャップ層１１との間の一部に、絶縁膜１および絶縁膜１２が挟まれて位置する。
　本実施の形態に関する半導体装置の構成によれば、絶縁膜１２が形成されることによって、ゲート電極であるショットキー電極３における電界緩和効果を増幅させることができる。そうすることによって、ゲートリーク電流を低減させることができる。
　また、遷移金属が混入している絶縁膜１とゲート保護膜２との間に絶縁膜１２が形成されることによって、ゲート保護膜２への遷移金属の混入を抑制することができる。そうすることによって、耐湿性などを向上させることもできる。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、窒化物半導体層と、第１の絶縁膜と、ゲート電極とを備える。ここで、窒化物半導体層は、たとえば、バリア層６に対応するものである。また、第１の絶縁膜は、たとえば、絶縁膜１に対応するものである。また、ゲート電極は、たとえば、ショットキー電極３に対応するものである。絶縁膜１は、バリア層６の上面に部分的に形成される。ショットキー電極３の下面は、絶縁膜１に覆われずに露出したバリア層６の上面に、少なくとも一部が接触して形成される。ここで、絶縁膜１は、ショットキー電極３の側面に接触して形成される。また、絶縁膜１には、遷移金属が混入する。
　このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、絶縁膜１に混入している遷移金属が、バリア層６を構成するＡｌ１－ｘＧａｘＮ（ｘ≦１）またはキャップ層１１を構成するＧａＮなどのIII－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
　しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、絶縁膜１には、遷移金属が１重量％以下で混入する。このような構成によれば、絶縁膜１に混入している遷移金属が、III－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。
　また、以上に記載された実施の形態によれば、絶縁膜１には、遷移金属としてＣｕ、Ｎｉ、Ｚｎ、Ｆｅ、ＣｒおよびＴｉのうちの少なくともいずれかが混入する。このような構成によれば、絶縁膜１に混入しているこれらの遷移金属が、III－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　また、以上に記載された実施の形態によれば、絶縁膜１には、Ｉｎがさらに混入する。このような構成によれば、絶縁膜１に混入している遷移金属およびＩｎが、III－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。
　また、以上に記載された実施の形態によれば、絶縁膜１は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちの少なくともいずれかの元素の酸化物または窒化物である。このような構成によれば、絶縁膜１に混入している遷移金属が、III－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。
　また、以上に記載された実施の形態によれば、半導体装置は、バリア層６の上面に形成されるＧａＮからなるキャップ層１１を備える。そして、絶縁膜１は、キャップ層１１の上面に部分的に形成される。また、ショットキー電極３の下面は、絶縁膜１に覆われずに露出したキャップ層１１の上面に、少なくとも一部が接触して形成される。このような構成によれば、絶縁膜１に混入している遷移金属が、キャップ層１１を構成するＧａＮなどのIII－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、絶縁膜１を覆って形成される第２の絶縁膜を備える。ここで、第２の絶縁膜は、たとえば、絶縁膜１２に対応するものである。そして、ショットキー電極３の下面は、絶縁膜１および絶縁膜１２に覆われずに露出したバリア層６またはキャップ層１１の上面に少なくとも一部が接触して形成される。このような構成によれば、絶縁膜１２が形成されることによって、ゲート電極であるショットキー電極３における電界緩和効果を増幅させることができる。そうすることによって、ゲートリーク電流を低減させることができる。また、遷移金属が混入している絶縁膜１とゲート保護膜２との間に絶縁膜１２が形成されることによって、ゲート保護膜２への遷移金属の混入を抑制することができる。そうすることによって、耐湿性などを向上させることもできる。
　以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体基板１０上にバリア層６をエピタキシャル成長させる。そして、バリア層６の上面に、絶縁膜１を部分的に形成する。そして、絶縁膜１に覆われずに露出したバリア層６の上面に下面の少なくとも一部が接触し、かつ、絶縁膜１に側面が接触するように、ショットキー電極３を形成する。そして、絶縁膜１内に、遷移金属を混入させる。
　このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、絶縁膜１に混入している遷移金属が、Ａｌ１－ｘＧａｘＮ（ｘ≦１）またはＧａＮなどのIII－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
　しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、以上に記載された実施の形態によれば、ショットキー電極３を形成した後に、絶縁膜１内に遷移金属を混入させる。このような構成によれば、ゲート電極であるショットキー電極３の直下のバリア層６またはキャップ層１１に遷移金属が混入することを抑制することができる。したがって、良好なショットキー特性を維持することができる。
　また、以上に記載された実施の形態によれば、絶縁膜１をスパッタ法、ＣＶＤ法またはＡＬＤ法によって形成する際に、絶縁膜１内に遷移金属を混入させる。このような構成によれば、絶縁膜１に混入している遷移金属が、III－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　また、以上に記載された実施の形態によれば、遷移金属が混入された遷移金属混入液の塗布および熱拡散によって、絶縁膜１内に遷移金属を混入させる。このような構成によれば、絶縁膜１に混入している遷移金属が、III－Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
　＜以上に記載された実施の形態における変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　１，１２　絶縁膜、２　ゲート保護膜、３　ショットキー電極、４　オーミック電極、５　配線電極、６　バリア層、７　チャネル層、８　２次元電子ガス層、９　バッファ層、１０　半導体基板、１１　キャップ層、３２　計測値、３４，３６，３８，４０，４２　シミュレーション値、４４　補正線、５２　ドレイン電流、５４　ゲート電流。

Claims (13)

  1. 　窒化物半導体層（６）と、
    　前記窒化物半導体層（６）の上面に部分的に形成される第１の絶縁膜（１）と、
    　前記第１の絶縁膜（１）に覆われずに露出した前記窒化物半導体層（６）の上面に下面の少なくとも一部が接触して形成されるゲート電極（３）とを備え、
    　前記第１の絶縁膜（１）は、前記ゲート電極（３）の側面に接触して形成され、
    　前記第１の絶縁膜（１）には、遷移金属が混入する、
    　半導体装置。
  2. 　前記第１の絶縁膜（１）には、遷移金属が１重量％以下で混入する、
    　請求項１に記載の半導体装置。
  3. 　前記第１の絶縁膜（１）には、遷移金属としてＣｕ、Ｎｉ、Ｚｎ、Ｆｅ、ＣｒおよびＴｉのうちの少なくともいずれかが混入する、
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記第１の絶縁膜（１）には、Ｉｎがさらに混入する、
    　請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 　前記第１の絶縁膜（１）は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちの少なくともいずれかの元素の酸化物または窒化物である、
    　請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 　前記窒化物半導体層（６）の上面に形成されるＧａＮからなるキャップ層（１１）をさらに備え、
    　前記第１の絶縁膜（１）は、前記キャップ層（１１）の上面に部分的に形成され、
    　前記ゲート電極（３）の下面は、前記第１の絶縁膜（１）に覆われずに露出した前記キャップ層（１１）の上面に少なくとも一部が接触して形成される、
    　請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 　前記第１の絶縁膜（１）を覆って形成される第２の絶縁膜（１２）をさらに備え、
    　前記ゲート電極（３）の下面は、前記第１の絶縁膜（１）および前記第２の絶縁膜（１２）に覆われずに露出した前記窒化物半導体層（６）の上面に少なくとも一部が接触して形成される、
    　請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
  8. 　半導体基板（１０）上に窒化物半導体層（６）をエピタキシャル成長させ、
    　前記窒化物半導体層（６）の上面に、第１の絶縁膜（１）を部分的に形成し、
    　前記第１の絶縁膜（１）に覆われずに露出した前記窒化物半導体層（６）の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜（１）に側面が接触するように、ゲート電極（３）を形成し、
    　前記第１の絶縁膜（１）内に、遷移金属を混入させる、
    　半導体装置の製造方法。
  9. 　前記ゲート電極（３）を形成した後に、前記第１の絶縁膜（１）内に遷移金属を混入させる、
    　請求項８に記載の半導体装置の製造方法。
  10. 　前記第１の絶縁膜（１）をスパッタ法、ＣＶＤ法またはＡＬＤ法によって形成する際に、前記第１の絶縁膜（１）内に遷移金属を混入させる、
    　請求項８に記載の半導体装置の製造方法。
  11. 　遷移金属混入液の塗布および熱拡散によって、前記第１の絶縁膜（１）内に遷移金属を混入させる、
    　請求項８から請求項１０のうちのいずれか１項に記載の半導体装置の製造方法。
  12. 　前記第１の絶縁膜（１）内に、遷移金属を１重量％以下で混入させる、
    　請求項８から請求項１１のうちのいずれか１項に記載の半導体装置の製造方法。
  13. 　前記第１の絶縁膜（１）内に、遷移金属としてＣｕ、Ｎｉ、Ｚｎ、Ｆｅ、ＣｒおよびＴｉのうちの少なくともいずれかを混入させる、
    　請求項８から請求項１２のうちのいずれか１項に記載の半導体装置の製造方法。
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