JP2023037165A - ノーマリーオフ型分極超接合GaN系電界効果トランジスタおよび電気機器 - Google Patents

ノーマリーオフ型分極超接合GaN系電界効果トランジスタおよび電気機器 Download PDF

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Abstract

【課題】容易に実現できるノーマリーオフ型分極超接合GaN系電界効果トランジスタを提供する。【解決手段】電界効果トランジスタは、順次積層されたアンドープGaN層11、AlxGa1-xN層12、アンドープGaN層13、p型GaN層14およびp型InyGa1-yN層15を有し、最上層にゲート電極16、AlxGa1-xN層12上にソース電極17およびドレイン電極18、AlxGa1-xN層12上に、アンドープGaN層13の一端部の隣のp型InzGa1-zN層19およびその上にゲート絶縁膜23を介して設けられたゲート電極20を有する。非動作時にアンドープGaN層11/AlxGa1-xN層12ヘテロ界面に形成される2DEG22の、ゲート電極20の直下の部分の濃度をn0、ゲート電極16の直下の部分の濃度をn1、分極超接合領域の濃度をn2、分極超接合領域とドレイン電極18との間の部分の濃度をn3としたとき、n0≦n1<n2<n3である。【選択図】図1

Description

この発明は、ノーマリーオフ型分極超接合GaN(窒化ガリウム)系電界効果トランジスタおよびこのノーマリーオフ型分極超接合GaN系電界効果トランジスタを用いた電気機器に関する。
従来、パワートランジスタとして分極超接合(Polarization Super Junction;PSJ)GaN系電界効果トランジスタ(FET)が知られている(特許文献1、2参照)。この分極超接合GaN系電界効果トランジスタは、アンドープGaN層、Alx Ga1-x N層およびアンドープGaN層が順次積層された構造を含む分極超接合領域を有する。この分極超接合GaN系電界効果トランジスタは、シリコン(Si)系のパワートランジスタでは実現が難しい、高耐圧、高出力、高効率、高速動作が可能である。
なお、AlGaN/GaN HEMT(High Electron Mobility Transistor)においては、AlGaN層上にアンドープInGaN層あるいはp型InGaN層を設け、その上にゲート電極を設けた構造とすることでノーマリーオフ型とすることが知られている(非特許文献1、2参照)。また、ダブルゲート分極超接合GaN系電界効果トランジスタにより構成されたダイオードが知られている(特許文献3参照)。
特許第5828435号公報 特許第5669119号公報 特許第6679036号公報
Mizutani et al.,"AlGaN/GaN HEMTs with thin InGaN cap layerfor normally-off operation",IEEE Electron Device Letters, Vol.28, No.7,p.549,July(2007) 李旭、他、"p-InGaN cap層を用いたノーマリーオフ型AlGaN/GaN HEMTs",信学技報(IEICE technical report),2008
特許文献1、2に記載の分極超接合GaN系電界効果トランジスタは、主として、非動作時(熱平衡状態)にゲート電極直下の部分も含めて、下層のアンドープGaN層とAlx Ga1-x N層との間のヘテロ界面の近傍の部分におけるアンドープGaN層に2次元電子ガス(2DEG)が存在しているため、ゲート電圧Vg =0Vやオープン状態のときに、ソース電極とドレイン電極との間に電圧を印加したとき、ソース電極とドレイン電極との間に電流が流れる、所謂ノーマリーオン型のトランジスタであった。
一方、トランジスタには、制御信号(ゲート信号)喪失のときにトランジスタがオフ状態である、所謂フェールセーフ動作が求められることも多い。特許文献1、2に記載のノーマリーオン型の分極超接合GaN系電界効果トランジスタでは、低耐圧ノーマリーオフ型SiMOSトランジスタを用いてカスコード回路あるいは変形カスコード回路を組むことでノーマリーオフ型化することが可能とされているが、この場合、回路が複雑化する点で不利となる。
そこで、この発明が解決しようとする課題は、複雑な回路を用いることなくノーマリーオフ型トランジスタを容易に実現することができるノーマリーオフ型分極超接合GaN系電界効果トランジスタおよびこのノーマリーオフ型分極超接合GaN系電界効果トランジスタを用いた高性能の電気機器を提供することである。
上記課題を解決するために、この発明は、
第1アンドープGaN層と、
上記第1アンドープGaN層上のAlx Ga1-x N層(0<x<1)と、
上記Alx Ga1-x N層上の、島状の形状を有する第2アンドープGaN層と、
上記第2アンドープGaN層上のp型GaN層と、
上記p型GaN層上のp型Iny Ga1-y N層(0<y<1)と、
上記Alx Ga1-x N層上のソース電極と、
上記Alx Ga1-x N層上のドレイン電極と、
上記p型Iny Ga1-y N層と電気的に接続された第1ゲート電極と、
上記Alx Ga1-x N層上の、上記第2アンドープGaN層の上記ソース電極側の端部に近接したp型Inz Ga1-z N層(0<z<1)および当該p型Inz Ga1-z N層上にゲート絶縁膜を介して設けられた第2ゲート電極と、
を有し、
上記p型GaN層は上記第2アンドープGaN層の全面または上記ソース電極側の片側部分にのみ存在し、
上記p型Iny Ga1-y N層は、上記p型GaN層が上記第2アンドープGaN層の全面に存在する場合は上記p型GaN層の上記ソース電極側の片側部分にのみ存在し、上記p型GaN層が上記第2アンドープGaN層の上記ソース電極側の片側部分にのみ存在する場合は上記p型GaN層の全面または一部に存在し、
非動作時において、上記第1アンドープGaN層と上記Alx Ga1-x N層との間のヘテロ界面の近傍の部分における上記第1のアンドープGaN層に形成される2次元電子ガスの、上記第2ゲート電極の直下の部分における濃度をn0 、上記第1ゲート電極の直下の部分における濃度をn1 、分極超接合領域における濃度をn2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をn3 としたとき、
0 ≦n1 <n2 <n3
であるノーマリーオフ型分極超接合GaN系電界効果トランジスタである。
このノーマリーオフ型分極超接合GaN系電界効果トランジスタにおいて、分極超接合領域は、p型GaN層が第2アンドープGaN層の全面に存在する場合は、ゲート電極コンタクト領域の部分を除いた部分の第1アンドープGaN層、Alx Ga1-x N層、第2アンドープGaN層およびp型GaN層からなり、p型GaN層が第2アンドープGaN層のソース電極側の片側部分にのみ存在する場合は、p型GaN層が存在しない部分の第1アンドープGaN層、Alx Ga1-x N層および第2アンドープGaN層からなる。分極超接合領域が前者のように第1アンドープGaN層、Alx Ga1-x N層、第2アンドープGaN層およびp型GaN層からなる場合、第1アンドープGaN層の厚さ、Alx Ga1-x N層の厚さおよびAl組成x、第2アンドープGaN層の厚さ、p型GaN層の厚さおよび不純物濃度は、典型的には、特許文献2に準拠して選択される。また、分極超接合領域が後者のように第1アンドープGaN層、Alx Ga1-x N層および第2アンドープGaN層からなる場合、第1アンドープGaN層の厚さ、Alx Ga1-x N層の厚さおよびAl組成x、第2アンドープGaN層の厚さは、典型的には、特許文献1に準拠して選択される。
このノーマリーオフ型分極超接合GaN系電界効果トランジスタにおいては、典型的には、非動作時において、第2アンドープGaN層とAlx Ga1-x N層との間のヘテロ界面の近傍の部分における第2のアンドープGaN層に形成される2次元正孔ガスの、第1ゲート電極の直下の部分における濃度をp1 、分極超接合領域における濃度をp2 としたとき、
1 >p2
である。
Alx Ga1-x N層は、典型的にはアンドープであるが、ドナー(n型不純物)またはアクセプタ(p型不純物)がドープされたn型またはp型のAlx Ga1-x N層、例えばSiがドープされたn型Alx Ga1-x N層であってもよい。Alx Ga1-x N層は典型的にはアンドープである。必要に応じて、第1アンドープGaN層とAlx Ga1-x N層との間、および/または、第2アンドープGaN層とAlx Ga1-x N層との間に、典型的にはアンドープのAlu Ga1-u N層(0<u≦1、u>x)、例えばAlN層が設けられる。第2アンドープGaN層とAlx Ga1-x N層との間にAlu Ga1-u N層を設けることで、第2アンドープGaN層とAlx Ga1-x N層との間のヘテロ界面の近傍の部分における第2アンドープGaN層に形成される2次元正孔ガスのAlx Ga1-x N層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、第1アンドープGaN層とAlx Ga1-x N層との間にAlu Ga1-u N層を設けることで、第1アンドープGaN層とAlx Ga1-x N層との間のヘテロ界面の近傍の部分における第1アンドープGaN層に形成される2次元電子ガスのAlx Ga1-x N層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このAlu Ga1-u N層は一般的には十分に薄くてよく、例えば0.5~2nm程度で足りる。
典型的には、第2ゲート電極のゲート電圧が0[V]、ドレイン電圧が1.0[V]のときのドレイン電流が、第2ゲート電極のゲート電圧が5[V]のときのドレイン電流(定格電流)の1/100以下である。
このノーマリーオフ型分極超接合GaN系電界効果トランジスタの各端子は用途に応じて接続することができる。例えば、第1ゲート電極と第2ゲート電極とを互いに電気的に接続することにより、一体のゲート電極として動作させることができる。また、第1ゲート電極とソース電極とを互いに電気的に接続することにより、第1ゲート電極をフィールドプレートとして作用させることができる。また、第1ゲート電極をソース電極の電位に対して正の電位に固定してもよい。また、第1ゲート電極、第2ゲート電極およびソース電極を互いに電気的に接続することにより、ダイオードの動作をさせることができる。
p型Iny Ga1-y N層およびp型Inz Ga1-z N層は、基本的にはどのような方法によって形成してもよいが、スパッタリング法によれば簡便に形成することができる。
また、この発明は、
少なくとも一つのトランジスタを有し、
上記トランジスタが、
第1アンドープGaN層と、
上記第1アンドープGaN層上のAlx Ga1-x N層(0<x<1)と、
上記Alx Ga1-x N層上の、島状の形状を有する第2アンドープGaN層と、
上記第2アンドープGaN層上のp型GaN層と、
上記p型GaN層上のp型Iny Ga1-y N層(0<y<1)と、
上記Alx Ga1-x N層上のソース電極と、
上記Alx Ga1-x N層上のドレイン電極と、
上記p型Iny Ga1-y N層と電気的に接続された第1ゲート電極と、
上記Alx Ga1-x N層上の、上記第2アンドープGaN層の上記ソース電極側の端部に近接したp型Inz Ga1-z N層(0<z<1)および当該p型Inz Ga1-z N層上にゲート絶縁膜を介して設けられた第2ゲート電極と、
を有し、
上記p型GaN層は上記第2アンドープGaN層の全面または上記ソース電極側の片側部分にのみ存在し、
上記p型Iny Ga1-y N層は、上記p型GaN層が上記第2アンドープGaN層の全面に存在する場合は上記p型GaN層の上記ソース電極側の片側部分にのみ存在し、上記p型GaN層が上記第2アンドープGaN層の上記ソース電極側の片側部分にのみ存在する場合は上記p型GaN層の全面または一部に存在し、
非動作時において、上記第1アンドープGaN層と上記Alx Ga1-x N層との間のヘテロ界面の近傍の部分における上記第1のアンドープGaN層に形成される2次元電子ガスの、上記第2ゲート電極の直下の部分における濃度をn0 、上記第1ゲート電極の直下の部分における濃度をn1 、分極超接合領域における濃度をn2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をn3 としたとき、
0 ≦n1 <n2 <n3
であるノーマリーオフ型分極超接合GaN系電界効果トランジスタである電気機器である。
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品(エアコンディショナーなど)、工業製品、携帯電話、モバイル機器、IT機器(サーバーなど)、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車(電動車両など)、二輪車、航空機、ロケット、宇宙船などである。
この電気機器の発明においては、上記以外のことについては、その性質に反しない限り、上記のノーマリーオフ型分極超接合GaN系電界効果トランジスタの発明に関連して説明したことが成立する。
この発明によれば、非動作時(熱平衡時)において第2ゲート電極の直下の部分に2次元電子ガスが実質的に存在しないことにより、複雑な回路を用いることなくノーマリーオフ型分極超接合GaN系電界効果トランジスタを容易に実現することができ、このノーマリーオフ型分極超接合GaN系電界効果トランジスタを用いて高性能の電子機器を実現することができる。
この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETを示す断面図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの各領域のエネルギーバンド図を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETのゲート電極20の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETとの比較のための参考例によるノーマリーオフ型分極超接合GaN系FETのゲート電極20の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETのゲート電圧印加時のゲート電極20の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETとの比較のための参考例によるノーマリーオフ型分極超接合GaN系FETのゲート電圧印加時のゲート電極20の直下の領域のエネルギーバンド図を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの動作メカニズムを説明するための断面図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETのドレイン-ソース間に逆バイアスを印加し、ゲート-ソース間に0Vを印加した時の電界分布を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETのドレイン-ソース間に逆バイアスを印加し、ゲート-ソース間に0Vを印加した時の電位分布を示す略線図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの製造方法を説明するための断面図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの製造方法を説明するための断面図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの製造方法を説明するための断面図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの製造方法を説明するための断面図である。 参考例によるノーマリーオフ型分極超接合GaN系FETの静特性を測定するために用いた測定回路を示す回路図である。 参考例によるノーマリーオフ型分極超接合GaN系FETのドレイン電流-ドレイン電圧特性を示す略線図である。 参考例によるノーマリーオフ型分極超接合GaN系FETのドレイン電流-ゲート電圧特性を示す略線図である。 図14に示すドレイン電流-ゲート電圧特性のドレイン電流を対数表示した略線図である。 参考例によるノーマリーオフ型分極超接合GaN系FETのオフ状態の耐圧特性を示す略線図である。 参考例によるノーマリーオフ型分極超接合GaN系FETの特定領域の2次元電子ガス濃度および2次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 参考例によるノーマリーオフ型分極超接合GaN系FETの特定領域の2次元電子ガス濃度および2次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 参考例によるノーマリーオフ型分極超接合GaN系FETの特定領域の2次元電子ガス濃度および2次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 参考例によるノーマリーオフ型分極超接合GaN系FETの特定領域の2次元電子ガス濃度および2次元正孔ガス濃度を測定するために作製したホール素子を示す断面図である。 図17Aおよび図17Dに示すホール素子の電極配置を示す平面図である。 図17Bおよび図17Cに示すホール素子の電極配置を示す平面図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの端子の接続方法の第1の例を示す回路図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの端子の接続方法の第2の例を示す回路図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの端子の接続方法の第3の例を示す回路図である。 この発明の第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの端子の接続方法の第4の例を示す回路図である。 この発明の第2の実施の形態によるノーマリーオフ型分極超接合GaN系FETを示す断面図である。 この発明の第3の実施の形態によるノーマリーオフ型分極超接合GaN系FETを示す断面図である。
以下、発明を実施するための形態(以下、実施の形態という。)について説明する。
〈第1の実施の形態〉
[ノーマリーオフ型分極超接合GaN系FET]
図1に示すように、第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETにおいては、基板10上に、バッファ層(図示せず)を介して、アンドープGaN層11、Alx Ga1-x N層12およびアンドープGaN層13が順次積層されている。基板10は、好適には、GaN系半導体がC面成長する基板、例えば、C面サファイア基板、Si基板、SiC基板などである。バッファ層は、例えば、多結晶あるいは非晶質のGaNやAlNやAlGaN、さらにはAlGaN/GaN超格子などからなる。Alx Ga1-x N層12は典型的にはアンドープであるが、ドナー(n型不純物)またはアクセプタ(p型不純物)がドープされたn型またはp型のAlx Ga1-x N層であってもよい。アンドープGaN層13は島状の形状を有し、その周囲にはAlx Ga1-x N層12が露出している。図1においては、Alx Ga1-x N層12の上部もアンドープGaN層13と同じ島状の形状を有し、その他の部分のAlx Ga1-x N層12の厚さが島状の部分のAlx Ga1-x N層12の厚さより小さい場合が示されているが、Alx Ga1-x N層12の上部が島状の形状を有しておらず、Alx Ga1-x N層12の厚さが均一であってもよい。アンドープGaN層13上には全面にp型GaN層14が積層されている。p型GaN層14のうちの後述のドレイン電極18側の片側部分の厚さは後述のソース電極17側の片側部分の厚さに比べて小さくなっている。p型GaN層14のこの厚さが小さい部分は分極超接合領域(PSJ領域)に対応する。厚さが大きい部分のp型GaN層14上にはp型Iny Ga1-y N層15が積層されている。p型Iny Ga1-y N層15は厚さが大きい部分のp型GaN層14の全面に積層されていてもよいが、ここでは、厚さが大きい部分のp型GaN層14のドレイン電極18側の一部を除いた部分にのみ形成されている場合が図示されている。p型GaN層14にはp型不純物としてマグネシウム(Mg)がドープされ、p型Iny Ga1-y N層15には同じくMgがドープされている。p型Iny Ga1-y N層15のIn組成yは0<y<1である。より詳細には、p型Iny Ga1-y N層15のIn組成yおよび厚さtは必要に応じて選ばれるが、In組成yは典型的には0.20以下に選ばれる。In組成yおよび厚さtは典型的には概ねy×t≦0.20×5[nm]を満たすように選ばれる。例えば、y=0.10の場合には概ねt=10nmあるいはそれ以下に選ばれる。
p型Iny Ga1-y N層15上にゲート電極16が設けられている。ゲート電極16はp型Iny Ga1-y N層15にオーミックコンタクトさせるため、仕事関数が大きい金属、例えば典型的にはニッケル(Ni)により形成される。ゲート電極16は、Ni膜上に他の金属膜を積層した積層膜からなるものであってもよい。また、Alx Ga1-x N層12上に、アンドープGaN層13、p型GaN層14およびp型Iny Ga1-y N層15からなる島状の積層構造に関してp型Iny Ga1-y N層15側の部分にソース電極17が、反対側の部分にドレイン電極18がそれぞれ設けられている。ソース電極17およびドレイン電極18は、後述のとおり、アンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分におけるアンドープGaN層11に形成される2DEGにオーミックコンタクトすることができるように、仕事関数が小さい金属、典型的には例えばチタン(Ti)により構成される。ソース電極17およびドレイン電極18は、Ti膜の上にアルミニウム(Al)膜、ニッケル(Ni)膜、金(Au)膜などを積層した積層膜からなるものであってもよい。Alx Ga1-x N層12上にはさらに、島状のAlx Ga1-x N層12の上部およびアンドープGaN層13のソース電極17側の端部に近接してp型Inz Ga1-z N層19が設けられ、その上にゲート絶縁膜23を介してゲート電極20が設けられている。すなわち、ゲート電極20、ゲート絶縁膜23およびp型Inz Ga1-z N層19によりMIS構造が形成されている。このようにゲート電極20の部分がMIS構造となっているため、このノーマリーオフ型分極超接合GaN系FETをオフの状態からオンにするときにゲート電極20に例えば+3V以上のゲート電圧を印加した場合に、たとえ後述の2DEG22の一部の電子がAlx Ga1-x N層12を通ってp型Inz Ga1-z N層19に達したとしてもゲート絶縁膜23により阻まれてゲート電極20に到達せず、その結果、チャネルに流れるゲート電流の大幅な低減を図ることができる。p型Inz Ga1-z N層19のIn組成zはp型Iny Ga1-y N層15のIn組成yと同一でも異なっていてもよい。p型Inz Ga1-z N層19のIn組成zは0<z<1である。より詳細には、p型Inz Ga1-z N層19のIn組成zおよび厚さtは必要に応じて選ばれるが、In組成zは典型的には0.20以下に選ばれる。In組成zおよび厚さtは典型的には概ねz×t≦0.20×5[nm]を満たすように選ばれる。例えば、z=0.10の場合には概ねt=10nmあるいはそれ以下に選ばれる。ゲート絶縁膜23は、無機酸化物、無機窒化物、無機酸窒化物などからなり、具体的には、例えば、Al2 3 、SiO2 、AlN、SiNx 、SiONなどからなるが、これに限定されるものではない。ゲート絶縁膜23の厚さは必要に応じて選ばれるが、例えば3nm以上100nm以下、典型的には3nm以上30nm以下である。
このノーマリーオフ型分極超接合GaN系FETにおいては、p型GaN層14のうちの厚さが小さい部分、この部分の直下のアンドープGaN層13、Alx Ga1-x N層12よびアンドープGaN層11が分極超接合領域(真性分極超接合領域)を構成する。p型Iny Ga1-y N層15、厚さが大きい部分のp型GaN層14およびこのp型GaN層14の直下のアンドープGaN層13、Alx Ga1-x N層12およびアンドープGaN層11はゲート電極コンタクト領域を構成する。
このノーマリーオフ型分極超接合GaN系FETにおいては、ピエゾ分極および自発分極により、アンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分におけるAlx Ga1-x N層12に正の固定電荷が誘起され、また、Alx Ga1-x N層12とアンドープGaN層13との間のヘテロ界面の近傍の部分におけるAlx Ga1-x N層12に負の固定電荷が誘起されている。このため、このノーマリーオフ型分極超接合GaN系FETにおいては、非動作時(熱平衡状態)に、Alx Ga1-x N層12とアンドープGaN層13との間のヘテロ界面の近傍の部分におけるアンドープGaN層13に2DHG21が形成され、かつ、アンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分におけるアンドープGaN層11に2DEG22が形成されている。
このノーマリーオフ型分極超接合GaN系FETにおいては、非動作時(熱平衡状態)において、ゲート電極20の直下の部分における2DEG22の濃度n0 、ゲート電極16の直下の部分における2DEG22の濃度n1 、分極超接合領域における2DEG22の濃度n2 、分極超接合領域とドレイン電極18との間の部分における2DEG22の濃度n3 に対し、n0 ≦n1 <n2 <n3 が成立する。ゲート電極20とソース電極17との間の部分における2DEG22の濃度もn3 である。図1においては、n0 ≦n1 <n2 <n3 の大小関係を電子を示す○の大きさおよび密度で模式的に示している。この場合、ゲート電極20の直下の部分における2DEG22の濃度n0 は、2DEG22がほぼ空乏化していると言える程度に十分に低くなっている。このため、2DEG22からなる電子チャネルは、ゲート電極20の直下の部分において途絶していると言える。典型的には、n0 <(1/1000)×n3 である。一方、ゲート電極16の直下の部分における2DHG21の濃度p1 、分極超接合領域における2DHG21の濃度p2 に対し、概ねp1 >p2 が成立している。
このノーマリーオフ型分極超接合GaN系FETの各領域における基板10に垂直な方向のエネルギーバンド図を図2に示す。図2の左から順に、ゲート電極20の直下の部分のエネルギーバンド図、ゲート電極16の直下の部分のエネルギーバンド図、分極超接合領域の部分のエネルギーバンド図および分極超接合領域とドレイン電極18との間の部分のエネルギーバンド図が示されている。これらのエネルギーバンド図は各部の2DEG22および2DHG21の相対的な濃度を示すための定性的なものである。図2において、縦軸は電子エネルギー、Ec は伝導帯の下端のエネルギー、Ev は価電子帯の上端のエネルギー、Ef はフェルミエネルギーを示す。図2に示すように、分極超接合領域とドレイン電極18との間の部分においては、アンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分におけるアンドープGaN層11に濃度n3 の2DEG22が形成されている。また、分極超接合領域においては、アンドープGaN層13およびp型GaN層14による分極効果により伝導帯が引き上げられ、結果としてアンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分におけるアンドープGaN層11に形成される2DEG22の濃度n2 は濃度n3 より低くなる。分極超接合領域においては、同じ効果により価電子帯が引き上げられ、結果としてアンドープGaN層13とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分における価電子帯に濃度p2 の2DHG21が形成される。ゲート電極16の部分においては、p型Iny Ga1-y N層15により伝導帯がさらに引き上げられ、結果としてアンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分におけるアンドープGaN層11に形成される2DEG22の濃度n1 は濃度n2 より低くなる。ゲート電極16の部分においては、同じ効果により価電子帯がさらに引き上げられ、結果としてアンドープGaN層13とAlx Ga1-x N層12との間のヘテロ界面の近傍の部分における価電子帯に濃度p2 より大きい濃度p1 の2DHG21が形成される。ゲート電極20の部分においては、p型Inz Ga1-z N層19による分極効果により、2DEG22の濃度n0 は、この部分で2DEG22からなる電子チャネルが途絶されるように、少なくともn1 以下の極めて小さい濃度、実質的に0になっている。
図3Aに、このノーマリーオフ型分極超接合GaN系FETのゲート電極20の直下の部分のエネルギーバンド図を拡大して示す。図3Aでは、一例としてゲート絶縁膜23としてSiNx を想定している。図3A中、ΔEc は、アンドープGaN層11とAlx Ga1-x N層12との間のヘテロ界面におけるアンドープGaN層11のEc とAlx Ga1-x N層12のEc との差(バンド(伝導帯)不連続値)を示す。このノーマリーオフ型分極超接合GaN系FETとの比較のために、ゲート電極20をゲート絶縁膜23を介してp型Inz Ga1-z N層19上に設けるのではなく、p型Inz Ga1-z N層19上に直接設けたことを除いてこのノーマリーオフ型分極超接合GaN系FETと同一の構造を有する参考例によるノーマリーオフ型分極超接合GaN系FETのゲート電極20の直下の部分のエネルギーバンド図を図3Bに示す。p型Inz Ga1-z N層19上に直接設けたゲート電極20はp型Inz Ga1-z N層19とショットキー接触している。図3Aと図3Bとを比較すると、両エネルギーバンド図は実質的に同一であることが分かる。図3Aに示すノーマリーオフ型分極超接合GaN系FETにおいてゲート電極20に正のゲート電圧Vg を印加したときのエネルギーバンド図を図4Aに、図3Bに示す参考例によるノーマリーオフ型分極超接合GaN系FETにおいてゲート電極20に同じく正のゲート電圧Vg を印加したときのエネルギーバンド図を図4Bに示す。図3Aに示すノーマリーオフ型分極超接合GaN系FETと図3Bに示すノーマリーオフ型分極超接合GaN系FETとの相違点は、前者においては正のゲート電圧Vg の印加時にゲート絶縁膜23のバンドを図4Aに示すように傾斜させるため、その分、図3Bに示す参考例によるノーマリーオフ型分極超接合GaN系FETに比べて大きな正のゲート電圧Vg を印加し、負のゲート電圧Vg の印加時も同様により大きな負のゲート電圧Vg を印加することだけである。
[ノーマリーオフ型分極超接合GaN系FETの動作メカニズム]
図5に示すように、ソース電極17、ゲート電極16およびゲート電極20を互いに結線し、これらのソース電極17、ゲート電極16およびゲート電極20に対し、ドレイン電極18に正電圧Vdgを印加する。この場合、ゲート電極16とドレイン電極18との間およびゲート電極20とドレイン電極18との間は逆バイアスとなって分極超接合領域の2DHG21の正孔はゲート電極16から引き抜かれ、分極超接合領域の2DEG22の電子はドレイン電極18から引き抜かれる。ゲート電極20の直下の2DEG22の濃度n0 は実質的に0であるので、ソース電極17から2DEG22を介してドレイン電極18に流れる電流はない。すなわち、ノーマリーオフとなっている。
この状態のノーマリーオフ型分極超接合GaN系FETの電界分布および電位分布をそれぞれ図6および図7に示す。図6に示すように、分極超接合領域においては、電界はほぼ一様である。このため、図7に示すように、分極超接合領域においては、電位はなだらかにドレイン電極18側に向かって下降する。図6に示すように、分極超接合領域のドレイン電極18側の端部では、濃度n2 の2DEG22と濃度n3 の2DEG22との接続点でピーク電界が発生するが、そのピーク電界が受け持つ電圧に比較して分極超接合領域本体が受け持つ電圧の方が遙かに大きい。すなわち、このノーマリーオフ型分極超接合GaN系FETが破壊に至る電圧は分極超接合領域本体が受け持つため、耐圧が非常に高くなる。従って、このノーマリーオフ型分極超接合GaN系FETは、ノーマリーオフを維持しつつ、高耐圧性を得ることができる。
[ノーマリーオフ型分極超接合GaN系FETの製造方法]
まず、図8に示すように、基板10上に、例えば、従来公知のMOCVD(有機金属化学気相成長)法により、Ga原料としてTMG(トリメチルガリウム)、Al原料としてTMA(トリメチルアルミニウム)、窒素原料としてNH3 (アンモニア)、キャリアガスとしてN2 ガスおよびH2 ガスを用いて、バッファ層(図示せず)、アンドープGaN層11、Alx Ga1-x N層12、アンドープGaN層13およびp型GaN層14を順次エピタキシャル成長させる。アンドープGaN層11、Alx Ga1-x N層12、アンドープGaN層13およびp型GaN層14の成長温度は例えば1100℃程度である。基板10としては、サファイア基板(例えば、C面サファイア基板)、Si基板、SiC基板などを用いることができる。バッファ層は、GaN層、AlN層、AlGaN層、AlGaN/GaN超格子層などを用いることができる。バッファ層として例えばGaN層を用いる場合には例えば530℃程度の低温で成長させる。p型GaN層14の成長の際のp型ドーパントとしてはビスシクロペンタジエニルマグネシウム(Cp2 Mg)を用い、p型GaN層14の成長の際のキャリアガスとしては水素(H2 )および窒素(N2 )を用いる。
次に、p型GaN層14上に素子形成領域に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてp型GaN層14、アンドープGaN層13、Alx Ga1-x N層12およびアンドープGaN層11をアンドープGaN層11の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングすることにより素子分離を行う。この後、マスクを除去する。このパターニングは反応性イオンエッチング(RIE)法などによるエッチングにより行うことができる。
次に、p型GaN層14上に、図1に示すp型GaN層14の平面形状に対応する形状のレジストパターンなどのマスクを形成した後、このマスクを用いてp型GaN層14、アンドープGaN層13およびAlx Ga1-x N層12をAlx Ga1-x N層12の厚さ方向の途中の深さまで順にエッチングして所定形状にパターニングする。このパターニングはRIE法などによるエッチングにより行うことができる。この後、マスクを除去する。
次に、分極超接合領域以外の領域の表面にレジストパターンなどのマスクを形成した後、このマスクを用いてp型GaN層14を厚さ方向の途中の深さまでエッチングして薄化した。このエッチングはRIE法などにより行うことができる。この後、マスクを除去する。この状態を図9に示す。
次に、図10に示すように、例えば、MOCVD法やスパッタリング法などにより全面にp型Iny Ga1-y N層15を成長させる。
次に、図11に示すように、例えば、p型Iny Ga1-y N層15をパターニングすることによりp型GaN層14の厚い部分の上の部分および島状のアンドープGaN層13のソース電極17側の端部に近接した部分を残す。このパターニングは、例えばRIE法やウェットエッチング法などによるエッチングにより行うことができる。島状のアンドープGaN層13のソース電極17側の端部に近接した部分に残されたp型Iny Ga1-y N層15によりp型Inz Ga1-z N層19が形成される。すなわち、この場合、p型Inz Ga1-z N層19はp型Iny Ga1-y N層15により形成され、z=yである。
次に、Alx Ga1-x N層12上にソース電極17およびドレイン電極18を形成した後、全面にゲート絶縁膜23を形成する。次に、p型Inz Ga1-z N層19上の部分を除いてこのゲート絶縁膜23をエッチング除去する。次に、p型GaN層14上のp型Iny Ga1-y N層15上にゲート電極16を形成するとともに、Alx Ga1-x N層12上のp型Inz Ga1-z N層19上に形成されたゲート絶縁膜23上にゲート電極20を形成する。
以上により、図1に示す目的とするノーマリーオフ型分極超接合GaN系FETが製造される。
(実施例)
まず、基板10としてC面サファイア基板を用い、その上に、MOCVD法により、厚さ30nmのGaN低温バッファ層、厚さ3000nmのアンドープGaN層11、厚さ30nmでx=0.21のAlx Ga1-x N層12、厚さ50nmのアンドープGaN層13および厚さ40nmでMg濃度[Mg]=5×1019cm-3のp型GaN層14を順次エピタキシャル成長させる。アンドープGaN層11、Alx Ga1-x N層12、アンドープGaN層13およびp型GaN層14の成長温度は1100℃とする。成長時のキャリアガスとしてはN2 ガスおよびH2 ガスを用いる。
次に、素子分離領域におけるp型GaN層14の表面をマスクし、素子分離を行うためのエッチングを、塩素(Cl)系ガスによるICP(誘導結合プラズマ)-RIEによりアンドープGaN層11の上部がエッチングされるまで行う。
次に、ゲート電極コンタクト領域および分極超接合領域に対応する部分のp型GaN層14の表面をマスクしてp型GaN層14、アンドープGaN層13およびAlx Ga1-x N層12をAlx Ga1-x N層12の残りの厚さが15nmとなるまで順次エッチングする。
次に、分極超接合領域以外の領域の表面をマスクしてエッチングすることにより、分極超接合領域のp型GaN層14を薄化する。
次に、MOCVD法により、厚さ5nmでx=0.18、[Mg]=1×1020cm-3のp型Iny Ga1-y N層15をエピタキシャル成長させる。p型Iny Ga1-y N層15の成長温度は950℃とする。成長時のキャリアガスとしては100%N2 を用いる。
次に、ゲート電極16およびゲート電極20を形成する部分のp型Iny Ga1-y N層15の表面をマスクしてp型Iny Ga1-y N層15をCl系ガスによるICP-RIEによりエッチングし、p型Iny Ga1-y N層15をゲート電極16およびゲート電極20を形成する部分にのみ残す。
次に、ソース電極17およびドレイン電極18を形成する部位を除いた領域の表面をSiO2 膜でマスクし、ソース電極形成部およびドレイン電極形成部に真空蒸着法によりTi/Al/Ni/Au積層膜を形成してソース電極17およびドレイン電極18を形成した後、N2 中、800℃、60秒間のオーミックアロイ処理を行う。
次に、全面にゲート絶縁膜23としてSiNx 膜を形成した後、このSiNx 膜を、ゲート電極20を形成する部分に残されたp型Iny Ga1-y N層15上の部分を除いてエッチング除去する。次に、ゲート電極16およびゲート電極20を形成する部位を除いた領域の表面をSiO2 膜でマスクし、p型GaN層14上のp型Iny Ga1-y N層15およびAlx Ga1-x N層12上の、アンドープGaN層13のソース電極17側の端部に近接したp型Iny Ga1-y N層15上のSiNx 膜上に真空蒸着法によりTi/Ni/Au積層膜を形成してそれぞれゲート電極16およびゲート電極20を形成した後、N2 中、500℃、100秒間の急速熱処理(Rapid Thermal Annealing;RTA)を行い、ゲート電極16のオーミックアロイ処理を行う。この場合、p型Inz Ga1-z N層19はp型Iny Ga1-y N層15により形成される。
以上のようにしてノーマリーオフ型分極超接合GaN系FETを作製する。
参考例として、ゲート電極20をゲート絶縁膜23を介してp型Inz Ga1-z N層19上に設けるのではなく、p型Inz Ga1-z N層19上に直接設けたことを除いてこのノーマリーオフ型分極超接合GaN系FETと同一の構造を有するノーマリーオフ型分極超接合GaN系FETを作製し、様々な評価を行った。既に述べたように、この参考例によるノーマリーオフ型分極超接合GaN系FETは、このノーマリーオフ型分極超接合GaN系FETとエネルギーバンド構造が実質的に同じであり、相違点は、このノーマリーオフ型分極超接合GaN系FETではゲート電極20に正のゲート電圧Vg を印加したときにゲート絶縁膜23のバンドが傾斜する分だけゲート電圧Vg が大きくなり、負のゲート電圧Vg を印加したときも同様に負のゲート電圧Vg が大きくなることだけである。このため、この参考例によるノーマリーオフ型分極超接合GaN系FETの評価結果はこのノーマリーオフ型分極超接合GaN系FETについても同様に有効と考えられる。
この参考例によるノーマリーオフ型分極超接合GaN系FETは次のようにして作製した。
すなわち、まず、基板10としてC面サファイア基板を用い、その上に、MOCVD法により、厚さ30nmのGaN低温バッファ層、厚さ3000nmのアンドープGaN層11、厚さ30nmでx=0.21のAlx Ga1-x N層12、厚さ50nmのアンドープGaN層13および厚さ40nmでMg濃度[Mg]=5×1019cm-3のp型GaN層14を順次エピタキシャル成長させた。アンドープGaN層11、Alx Ga1-x N層12、アンドープGaN層13およびp型GaN層14の成長温度は1100℃とした。成長時のキャリアガスとしてはN2 ガスおよびH2 ガスを用いた。
次に、素子分離領域におけるp型GaN層14の表面をマスクし、素子分離を行うためのエッチングを、Cl系ガスによるICP-RIEによりアンドープGaN層11の上部がエッチングされるまで行った。
次に、ゲート電極コンタクト領域および分極超接合領域に対応する部分のp型GaN層14の表面をマスクしてp型GaN層14、アンドープGaN層13およびAlx Ga1-x N層12をAlx Ga1-x N層12の残りの厚さが15nmとなるまで順次エッチングした。
次に、分極超接合領域以外の領域の表面をマスクしてエッチングすることにより、分極超接合領域のp型GaN層14を薄化した。
次に、MOCVD法により、厚さ5nmでx=0.18、[Mg]=1×1020cm-3のp型Iny Ga1-y N層15をエピタキシャル成長させた。p型Iny Ga1-y N層15の成長温度は950℃とした。成長時のキャリアガスとしては100%N2 を用いた。
次に、ゲート電極16およびゲート電極20を形成する部分のp型Iny Ga1-y N層15の表面をマスクしてp型Iny Ga1-y N層15をCl系ガスによるICP-RIEによりエッチングし、p型Iny Ga1-y N層15をゲート電極16およびゲート電極20を形成する部分にのみ残した。
次に、ソース電極17およびドレイン電極18を形成する部位を除いた領域の表面をSiO2 膜でマスクし、ソース電極形成部およびドレイン電極形成部に真空蒸着法によりTi/Al/Ni/Au積層膜を形成してソース電極17およびドレイン電極18を形成した後、N2 中、800℃、60秒間のオーミックアロイ処理を行った。
次に、ゲート電極16およびゲート電極20を形成する部位を除いた領域の表面をSiO2 膜でマスクし、p型GaN層14上のp型Iny Ga1-y N層15およびAlx Ga1-x N層12上の、アンドープGaN層13のソース電極17側の端部に近接したp型Iny Ga1-y N層15上に真空蒸着法によりTi/Ni/Au積層膜を形成してそれぞれゲート電極16およびゲート電極20を形成した後、N2 中、500℃、100秒間のRTAを行い、オーミックアロイ処理を行った。この場合、p型Inz Ga1-z N層19はp型Iny Ga1-y N層15により形成されている。
以上のようにして参考例によるノーマリーオフ型分極超接合GaN系FETを作製した。この参考例によるノーマリーオフ型分極超接合GaN系FETのPSJ長は15μm、ゲート電極16のゲート長は5μm、ゲート幅は100mm、ゲート電極20のゲート長は5μm、ゲート幅は100mm、分極超接合領域のドレイン電極18側の端部とドレイン電極18との間の距離は3μm、ゲート電極20の直下のAlx Ga1-x N層12の厚さは約15nmである。
こうして作製した参考例によるノーマリーオフ型分極超接合GaN系FETの電気特性を調べるために、図12に示すように結線して測定回路を形成し、ゲート電極16とゲート電極20とを共通にした3端子素子として静特性を測定した。
(ドレイン電流(Id )-ドレイン電圧(Vd )特性)
ゲート電圧Vg をパラメータとしたId -Vd 特性の測定結果を図13に示す。図13に示すように、Vg =0ではId はほぼ0[A]であった。
(ドレイン電流(Id )-ゲート電圧(Vg )特性)
d =1.0[V]と設定したときのId -Vg 特性の測定結果を図14に示す。図14に示すように、Id はVg =0[V]過ぎから立ち上がっている。図15は図14に示すId -Vg 特性に対し、Id を対数表示(Log)にして分解能を高めたものであり、Vg =0[V]過ぎからのId の立ち上がりがより明確に示されている。閾値電圧Vthの定義をドレイン電流Id がFETの定格ドレイン電流(本FETの場合、Vd =1[V]、Vg =5[V]で、Id ~2.5[A])の1/100程度(2.5×10-2[A])のときのVg と定義すると、Vthは約0.7[V]である。すなわち、ノーマリーオフが実現されていることが分かる。なお、Vthを、ドレイン電流Id が最大定格ドレイン電流の1/100であるときのVg としたのは、ノーマリーオフ型FETとしてゲート信号喪失時に回路系を実質的に保護できる範囲であるからである。
(オフ耐圧特性)
g =-8[V]に設定してノーマリーオフ型分極超接合GaN系FETをオフ状態としたとき、Vd に対してId を測定した結果を図16に示す。図16の縦軸は対数軸である。図16に示すように、このノーマリーオフ型分極超接合GaN系FETでは、Vd ~1.5[kV]においてId ~30[μA]であり、非常に高い耐圧が得られていることが分かる。
この参考例によるノーマリーオフ型分極超接合GaN系FETにおける各領域の2DEG22の濃度および2DHG21の濃度を測定し、n0 ≦n1 <n2 <n3 およびp1 >p2 が成立することを実証した結果について説明する。各領域の2DEG22の濃度および2DHG21の濃度を測定するためのホール(Hall)素子を作製した。具体的には、n0 の測定のために、図1に示す2DEG22の濃度n0 の部分と同じ層構造を有する図17Aに示すホール素子H1 を作製した。n1 およびp1 の測定のために、図1に示す2DEG22の濃度n1 および2DHG21の濃度p1 の部分と同じ層構造を有する図17Bに示すホール素子H2 を作製した。n2 およびp2 の測定のために、図1に示す2DEG22の濃度n2 および2DHG21の濃度p2 の部分と同じ層構造を有する図17Cに示すホール素子H3 を作製した。n3 の測定のために、図1に示す2DEG22の濃度n3 の部分と同じ層構造を有する図17Dに示すホール素子H4 を作製した。図18Aはホール素子H1 、H4 の電極配置を示し、図18Bはホール素子H2 、H3 の電極配置を示す。図17Aおよび図17Dは図18Aの一点鎖線に沿っての断面図である。図17Bおよび図17Cは図18Bの一点鎖線に沿っての断面図である。これらのホール素子H1 ~H4 の大きさは約4×4mm2 である。図18Aに示すように、ホール素子H1 、H4 においては、2DEG22の濃度を測定するためにAlx Ga1-x N層12上に四つの電極E1 ~E4 が設けられている。図18Bに示すように、ホール素子H2 、H3 においては、2DEG22の濃度を測定するためにAlx Ga1-x N層12上に電極E1 ~E4 が設けられていることに加え、2DHG21の濃度を測定するためにp型Iny Ga1-y N層15上に四つの電極E11~E14が設けられている。これらのホール素子H1 ~H4 は参考例によるノーマリーオフ型分極超接合GaN系FETの作製に用いたものと同じプロセスで作製した。
ホール素子H1 による濃度n0 、電子の移動度μe および抵抗Rの測定結果を表1に示す。
Figure 2023037165000002
ホール素子H2 による濃度n1 、電子の移動度μe および抵抗Rの測定結果を表2に示す。
Figure 2023037165000003
ホール素子H2 による濃度p1 、正孔の移動度μp および抵抗Rの測定結果を表3に示す。
Figure 2023037165000004
ホール素子H3 による濃度n2 、電子の移動度μe および抵抗Rの測定結果を表4に示す。
Figure 2023037165000005
ホール素子H3 による濃度p2 、正孔の移動度μp および抵抗Rの測定結果を表5に示す。
Figure 2023037165000006
ホール素子H4 による濃度n3 、電子の移動度μe および抵抗Rの測定結果を表6に示す。
Figure 2023037165000007
表1~6より、n0 ≦n1 <n2 <n3 およびp1 >p2 が確かに成立していることが分かる。
[ノーマリーオフ型分極超接合GaN系FETの使用形態]
このノーマリーオフ型分極超接合GaN系FETは、ANDで動作する2ゲートトランジスタである。ゲート電極16およびゲート電極20の両者がオンの場合、ドレイン電流が流れる。ゲート電極16およびゲート電極20のいずれかがオフの場合はドレイン電流は流れない。ところが、ゲート電極16がノーマリーオンであるので、ゲート電極20によってノーマリーオフ型トランジスタとして動作させることができる。この場合、3種類の接続方法が考えられる。
図19Aはゲート電極16とゲート電極20とを接続して3端子トランジスタとして動作させる場合である。ただし、図19Aにおいては、ゲート電極16をG1、ゲート電極20をG0、ソース電極17をS、ドレイン電極18をDと示してある(以下同様)。
図19Bはゲート電極16をソース電極17と接続して、内部カスコード的な動作をさせる場合である。
図19Cは変形カスコードとして、ゲート電極16にソース電極17に対して正のバイアス電圧を印加するものである。
図19A、図19Bおよび図19Cに示す接続方法は、ロジック的にはいずれも同じであるが、スイッチング時の過渡的な特性は異なっている可能性がある。従って、このノーマリーオフ型分極超接合GaN系FETをどのような回路に応用するかによって使い分けることができる。
図19Dはソース電極17と二つのゲート電極16およびゲート電極20とを接続したもので、ダイオードとして動作させることができる。
以上のように、この第1の実施の形態によれば、アンドープGaN層11、Alx Ga1-x N層12、アンドープGaN層13、p型GaN層14およびp型Iny Ga1-y N層15の積層構造に加えて、p型Iny Ga1-y N層15上のゲート電極16とAlx Ga1-x N層12上のp型Inz Ga1-z N層19上にゲート絶縁膜23を介して設けられたゲート電極20とを有し、2DEG22の濃度および2DHG21の濃度に関し、n0 ≦n1 <n2 <n3 およびp1 >p2 が成立していることにより、非動作時(熱平衡時)にゲート電極20の直下の部分に2DEG22が実質的に存在しないノーマリーオフ型分極超接合GaN系FETを容易に実現することができる。また、このノーマリーオフ型分極超接合GaN系FETにおいては、ゲート電極20、ゲート絶縁膜23およびp型Inz Ga1-z N層19によりMIS構造が形成されているため、このノーマリーオフ型分極超接合GaN系FETをオフの状態からオンにするときにゲート電極20に例えば+3以上のゲート電圧を印加しても、チャネルに流れるゲート電流の大幅な低減を図ることができ、ひいては省エネルギー化を図ることができる。さらにまた、このノーマリーオフ型分極超接合GaN系FETは各端子の接続方法の選択により様々な特性を有するトランジスタとして用いることができ、あるいはダイオードとして用いることができる。
〈第2の実施の形態〉
[ノーマリーオフ型分極超接合GaN系FET]
図20に示すように、第2の実施の形態によるノーマリーオフ型分極超接合GaN系FETにおいては、特許文献1と同様に、分極超接合領域にp型GaN層14が存在しないことが第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETと異なる。その他のことは第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETと同様である。
[ノーマリーオフ型分極超接合GaN系FETの製造方法]
このノーマリーオフ型分極超接合GaN系FETの製造方法は、分極超接合領域におけるアンドープGaN層13上に最終的にp型GaN層14を形成しないことを除いて、第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの製造方法と同様である。
この第2の実施の形態によれば、第1の実施の形態と同様な利点を得ることができる。
〈第3の実施の形態〉
[ノーマリーオフ型分極超接合GaN系FET]
図21に示すように、第3の実施の形態によるノーマリーオフ型分極超接合GaN系FETにおいては、ソース電極17およびドレイン電極18が設けられている部分のAlx Ga1-x N層12の厚さが、アンドープGaN層13が設けられている部分のAlx Ga1-x N層12の厚さと同一またはほぼ同一となっていることが第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETと異なる。その他のことは第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETと同様である。
[ノーマリーオフ型分極超接合GaN系FETの製造方法]
このノーマリーオフ型分極超接合GaN系FETの製造方法は、p型GaN層14を厚さ方向の途中の深さまでエッチングして薄化した後、p型Iny Ga1-y N層15をエピタキシャル成長させる前に、MOCVD法などにより所定の厚さのAlx Ga1-x N層を全面にエピタキシャル成長させた後、このAlx Ga1-x N層をパターニングすることによりソース電極17およびドレイン電極18を形成する部分のAlx Ga1-x N層12上にのみ残すことを除いて、第1の実施の形態によるノーマリーオフ型分極超接合GaN系FETの製造方法と同様である。このパターニングは、例えば、RIE法などによるエッチングにより行うことができる。このAlx Ga1-x N層の厚さは、アンドープGaN層13の下の部分のAlx Ga1-x N層12の厚さからソース電極17およびドレイン電極18を形成する部分のAlx Ga1-x N層12の厚さを引いた値と同一またはほぼ同一とする。こうすることで、ソース電極17およびドレイン電極18をアンドープGaN層13の下の部分と同じ厚さを有するAlx Ga1-x N層12上に形成することができる。
この第3の実施の形態によれば、第1の実施の形態と同様な利点を得ることができる。
以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
10…基板、11…アンドープGaN層、12…Alx Ga1-x N層、13…アンドープGaN層、14…p型GaN層、15…p型Iny Ga1-y N層、16…ゲート電極、17…ソース電極、18…ドレイン電極、19…p型Inz Ga1-z N層、20…ゲート電極、21…2DHG、22…2DEG、23…ゲート絶縁膜

Claims (8)

  1. 第1アンドープGaN層と、
    上記第1アンドープGaN層上のAlx Ga1-x N層(0<x<1)と、
    上記Alx Ga1-x N層上の、島状の形状を有する第2アンドープGaN層と、
    上記第2アンドープGaN層上のp型GaN層と、
    上記p型GaN層上のp型Iny Ga1-y N層(0<y<1)と、
    上記Alx Ga1-x N層上のソース電極と、
    上記Alx Ga1-x N層上のドレイン電極と、
    上記p型Iny Ga1-y N層と電気的に接続された第1ゲート電極と、
    上記Alx Ga1-x N層上の、上記第2アンドープGaN層の上記ソース電極側の端部に近接したp型Inz Ga1-z N層(0<z<1)および当該p型Inz Ga1-z N層上にゲート絶縁膜を介して設けられた第2ゲート電極と、
    を有し、
    上記p型GaN層は上記第2アンドープGaN層の全面または上記ソース電極側の片側部分にのみ存在し、
    上記p型Iny Ga1-y N層は、上記p型GaN層が上記第2アンドープGaN層の全面に存在する場合は上記p型GaN層の上記ソース電極側の片側部分にのみ存在し、上記p型GaN層が上記第2アンドープGaN層の上記ソース電極側の片側部分にのみ存在する場合は上記p型GaN層の全面または一部に存在し、
    非動作時において、上記第1アンドープGaN層と上記Alx Ga1-x N層との間のヘテロ界面の近傍の部分における上記第1のアンドープGaN層に形成される2次元電子ガスの、上記第2ゲート電極の直下の部分における濃度をn0 、上記第1ゲート電極の直下の部分における濃度をn1 、分極超接合領域における濃度をn2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をn3 としたとき、
    0 ≦n1 <n2 <n3
    であるノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  2. 非動作時において、上記第2アンドープGaN層と上記Alx Ga1-x N層との間のヘテロ界面の近傍の部分における上記第2のアンドープGaN層に形成される2次元正孔ガスの、上記第1ゲート電極の直下の部分における濃度をp1 、上記分極超接合領域における濃度をp2 としたとき、
    1 >p2
    である請求項1記載のノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  3. 上記第2ゲート電極のゲート電圧が0[V]、ドレイン電圧が1.0[V]のときのドレイン電流が、上記第2ゲート電極のゲート電圧が5[V]のときのドレイン電流の1/100以下である請求項1または2記載のノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  4. 上記第1ゲート電極と上記第2ゲート電極とが互いに電気的に接続され、一体のゲート電極として動作する請求項1~3のいずれか一項記載のノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  5. 上記第1ゲート電極と上記ソース電極とが互いに電気的に接続され、上記第1ゲート電極がフィールドプレートとして作用する請求項1~3のいずれか一項記載のノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  6. 上記第1ゲート電極が上記ソース電極の電位に対して正の電位に固定されている請求項1~3のいずれか一項記載のノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  7. 上記第1ゲート電極、上記第2ゲート電極および上記ソース電極が互いに電気的に接続され、ダイオードの動作をする請求項1~3のいずれか一項記載のノーマリーオフ型分極超接合GaN系電界効果トランジスタ。
  8. 少なくとも一つのトランジスタを有し、
    前記トランジスタが、
    第1アンドープGaN層と、
    上記第1アンドープGaN層上のAlx Ga1-x N層(0<x<1)と、
    上記Alx Ga1-x N層上の、島状の形状を有する第2アンドープGaN層と、
    上記第2アンドープGaN層上のp型GaN層と、
    上記p型GaN層上のp型Iny Ga1-y N層(0<y<1)と、
    上記Alx Ga1-x N層上のソース電極と、
    上記Alx Ga1-x N層上のドレイン電極と、
    上記p型Iny Ga1-y N層と電気的に接続された第1ゲート電極と、
    上記Alx Ga1-x N層上の、上記第2アンドープGaN層の上記ソース電極側の端部に近接したp型Inz Ga1-z N層(0<z<1)および当該p型Inz Ga1-z N層上にゲート絶縁膜を介して設けられた第2ゲート電極と、
    を有し、
    上記p型GaN層は上記第2アンドープGaN層の全面または上記ソース電極側の片側部分にのみ存在し、
    上記p型Iny Ga1-y N層は、上記p型GaN層が上記第2アンドープGaN層の全面に存在する場合は上記p型GaN層の上記ソース電極側の片側部分にのみ存在し、上記p型GaN層が上記第2アンドープGaN層の上記ソース電極側の片側部分にのみ存在する場合は上記p型GaN層の全面または一部に存在し、
    非動作時において、上記第1アンドープGaN層と上記Alx Ga1-x N層との間のヘテロ界面の近傍の部分における上記第1のアンドープGaN層に形成される2次元電子ガスの、上記第2ゲート電極の直下の部分における濃度をn0 、上記第1ゲート電極の直下の部分における濃度をn1 、分極超接合領域における濃度をn2 、上記分極超接合領域と上記ドレイン電極との間の部分における濃度をn3 としたとき、
    0 ≦n1 <n2 <n3
    であるノーマリーオフ型分極超接合GaN系電界効果トランジスタである電気機器。
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