JP2002016053A

JP2002016053A - 半導体装置の製造方法

Info

Publication number: JP2002016053A
Application number: JP2000194833A
Authority: JP
Inventors: Takuya Futase; 卓也二瀬; Masaki Ito; 雅樹伊藤
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-06-28
Filing date: 2000-06-28
Publication date: 2002-01-18

Abstract

(57)【要約】【課題】遷移金属膜のパターニングを良好に行う。【解決手段】絶縁膜９ｅに孔１５を形成した後、孔１
５内および絶縁膜９ｅ上に、ルテニウム等からなる導体
膜１６を堆積し、熱処理を施すことで、導体膜１６とプ
ラグ１３との接触界面にシリサイド膜１７を形成する。
続いて、未反応の導体膜１６を、例えば６０℃に加温し
たオルト過ヨウ素酸と硝酸との混合水溶液をエッチング
液として除去する。これにより、微細でアスペクト比の
高い孔１５であってもその内部の未反応の導体膜１６を
細部にわたって良好に除去できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、例えばルテニウム（Ｒｕ）等のような遷移
金属膜をパターニングする工程を有する半導体装置の製
造方法に適用して有効な技術に関するものである。

【０００２】

【従来の技術】例えば白金族金属（ルテニウム（Ｒ
ｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミ
ウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ））を
主構成材料として含有する導電膜は、高／強誘電体材料
に対して親和性が高いことから、例えばキャパシタの容
量絶縁膜に高／強誘電体材料を使用する半導体装置にお
いて、その容量絶縁膜を挟む上下部電極材料として使用
されている。特に、ルテニウム（Ｒｕ）は、エッチング
の制御性や膜の安定性に優れていることから、容量絶縁
膜を高／強誘電体材料で構成するキャパシタの電極材料
として有力視されている。このようなルテニウムのパタ
ーニング技術については、例えば特開平８−０７８３９
６号公報、特開平７−３３５６２２号公報または特開平
７−２２１１９７号公報に記載があり、ルテニウムまた
は酸化ルテニウム等を異方性のドライエッチング法によ
ってパターニングする技術が開示されている。

【０００３】

【発明が解決しようとする課題】ところが、遷移金属含
有膜をパターニングする技術においては、以下の課題が
あることを本発明者は見出した。

【０００４】すなわち、半導体装置の構成材料としてあ
まり使用されていなかった遷移金属含有膜を如何にして
良好にパターニングするかが課題となっている。また、
如何にして他の構成部に損傷を与えることなく、その遷
移金属膜をパターニングするかが課題となっている。ま
た、その遷移金属膜を如何にして速くパターニングする
かが課題となっている。さらに、そのパターンニング工
程を有する半導体装置の製造コストを如何にして下げる
かも課題となっている。

【０００５】例えば異方性のドライエッチング法ではル
テニウム等を充分に除去できない場合がある。絶縁膜に
形成された微細な溝や孔の底部および内壁面にルテニウ
ム等を主成分とする導体膜を被着した後、これを除去す
る工程があるが、その場合にドライエッチング法では上
記微細な溝や孔の内壁面や底部角に成膜された上記導体
膜を充分に除去することができない。また、ドライエッ
チング法を用いた場合、ルテニウム等と他の材料との選
択比を高くとれないので、本来、除去すべきでない部分
をも除去してしまったり、他の構成部に損傷を与えてし
まったりする場合がある。このため、半導体装置の歩留
まり、信頼性および性能（電気的特性等）が低下すると
いう問題がある。

【０００６】本発明の目的は、遷移金属膜のパターニン
グを良好に行うことのできる技術を提供することにあ
る。

【０００７】また、本発明の目的は、半導体装置の歩留
まりを向上させることのできる技術を提供することにあ
る。

【０００８】また、本発明の目的は、半導体装置の信頼
性を向上させることのできる技術を提供することにあ
る。

【０００９】また、本発明の目的は、半導体装置の性能
を向上させることのできる技術を提供することにある。

【００１０】また、本発明の目的は、半導体装置の製造
工程を簡略化することのできる技術を提供することにあ
る。

【００１１】また、本発明の目的は、半導体装置の製造
上のスループットを向上させることのできる技術を提供
することにある。

【００１２】また、本発明の目的は、半導体装置の製造
コストを低減することのできる技術を提供することにあ
る。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明は、半導体基板上に堆積
された遷移金属含有膜をハロゲン化オキソ酸を有する溶
液によってパターニングすることにより所定の電極配線
を形成するものである。

【００１６】また、本発明は、シリコンを含有する構成
部が露出する凹部を絶縁膜に開口する工程と、前記凹部
内および絶縁膜上に、遷移金属含有膜を堆積した後、熱
処理を施すことにより、前記シリコンを含有する構成部
と遷移金属含有膜との接触界面にシリサイド層を形成す
る工程と、前記シリサイド層を形成した後、未反応の遷
移金属含有膜をハロゲン化オキソ酸を有する溶液によっ
て除去することにより所定の電極配線部分を形成する工
程とを有するものである。

【００１７】また、本発明は、シリコンを含有する構成
部が露出する凹部を絶縁膜に開口する工程と、前記凹部
内および絶縁膜上に、第１の遷移金属含有膜を堆積した
後、熱処理を施すことにより、前記シリコンを含有する
構成部と第１の遷移金属含有膜との接触界面にシリサイ
ド層を形成する工程と、前記シリサイド層を形成した
後、未反応の遷移金属含有膜をハロゲン化オキソ酸を有
する溶液によって除去することにより前記シリサイド層
で形成される所定の電極配線部分を形成する工程と、前
記シリサイド層を含む凹部内および絶縁膜上に、第２の
遷移金属含有膜を堆積した後、前記第２の遷移金属含有
膜をハロゲン化オキソ酸を有する溶液によってパターニ
ングすることにより前記第２の遷移金属含有膜で形成さ
れる第１の容量電極を形成する工程とを有するものであ
る。

【００１８】また、本発明は、シリコンを含有する構成
部が露出する凹部を絶縁膜に開口する工程と、前記凹部
内および絶縁膜上に、第１の遷移金属含有膜を堆積した
後、熱処理を施すことにより、前記シリコンを含有する
構成部と第１の遷移金属含有膜との接触界面にシリサイ
ド層を形成する工程と、前記シリサイド層を形成した
後、未反応の遷移金属含有膜をハロゲン化オキソ酸を有
する溶液によって除去することにより前記シリサイド層
で形成される所定の電極配線部分を形成する工程と、前
記シリサイド層を含む凹部内および絶縁膜上に、第２の
遷移金属含有膜を堆積した後、前記第２の遷移金属含有
膜をハロゲン化オキソ酸を有する溶液によってパターニ
ングすることにより前記第２の遷移金属含有膜で形成さ
れる第１の容量電極を形成する工程と、前記第１の容量
電極上に、高誘電体膜または強誘電体膜を堆積する工程
と、前記高誘電体膜または強誘電体膜上に第３の遷移金
属含有膜を堆積する工程と、前記第３の遷移金属含有膜
をハロゲン化オキソ酸を有する溶液によってパターニン
グすることにより前記第３の遷移金属含有膜で形成され
る第２の容量電極を形成する工程とを有するものであ
る。

【００１９】また、本発明は、高誘電体膜または強誘電
体膜上に遷移金属含有膜を堆積する工程と、前記遷移金
属含有膜をハロゲン化オキソ酸を有する溶液によってパ
ターニングすることにより前記遷移金属含有膜で形成さ
れる所定の電極配線を形成する工程とを有するものであ
る。

【００２０】また、本発明は、半導体基板上に、第１の
遷移金属含有膜を堆積した後、これをハロゲン化オキソ
酸を有する溶液によってパターニングすることにより第
１の電極配線を形成する工程と、前記第１の電極配線上
に高誘電体膜または強誘電体膜を堆積する工程と、前記
高誘電体膜または強誘電体膜上に第２の遷移金属含有膜
を堆積した後、これをハロゲン化オキソ酸を有する溶液
によってパターニングすることにより第２の電極配線を
形成する工程とを有するものである。

【００２１】また、本発明は、半導体基板上に遷移金属
含有膜を堆積する工程と、前記遷移金属含有膜をハロゲ
ン化オキソ酸を有する溶液によってパターニングするこ
とによりゲート電極を形成する工程と、前記半導体基板
にソース・ドレイン用の半導体領域を形成する工程とを
有するものである。

【００２２】また、本発明は、前記ハロゲン化オキソ酸
を有する溶液が、オルト過ヨウ素酸を有する溶液とする
ものである。

【００２３】また、本発明は、前記ハロゲン化オキソ酸
を有する溶液が、オルト過ヨウ素酸および硝酸を有する
溶液とするものである。

【００２４】また、本発明は、前記遷移金属が、白金族
金属とするものである。

【００２５】また、本発明は、前記遷移金属が、ロジウ
ム、パラジウム、オスミウム、イリジウムまたは白金と
するものである。

【００２６】また、本発明は、前記遷移金属が、ルテニ
ウムとするものである。

【００２７】また、本発明は、前記高誘電体膜が、酸化
タンタルとするものである。

【００２８】また、本発明は、前記強誘電体膜が、ＢＳ
Ｔ、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉ
Ｏ₃、ＳｒＴｉＯ₃またはＢａＴｉＯ₃とするものであ
る。

【００２９】

【発明の実施の形態】以下、本願において使用する用語
の一般的意味について説明する。

【００３０】１．「デバイス面」とは、半導体ウエハの
主面であって、その面にフォトリソグラフィーにより、
複数のチップ領域に対応する集積回路パターンが形成さ
れる面をいう。すなわち、「裏面」に対して、その反対
側の主面をいう。

【００３１】２．「半導体集積回路ウエハ」または「半
導体ウエハ」とは、半導体集積回路の製造に用いるシリ
コン単結晶基板（一般にほぼ円形）、サファイア基板、
ガラス基板その他の絶縁、反絶縁または半導体基板など
ならびにそれらの複合的基板をいう。また、「半導体集
積回路装置」（あるいは「電子装置」、「電子回路装
置」など）というときは、単結晶シリコン基板上に作ら
れるものだけでなく、特にそうでない旨が明示された場
合を除き、上記した各種基板、あるいはさらにＳＯＩ(S
ilicon On Insulator)基板、ＴＦＴ(Thin Film Transis
tor)液晶製造用基板、ＳＴＮ(Super Twisted Nematic)
液晶製造用基板などといった他の基板上に作られるもの
を含むものとする。

【００３２】３．「チップ形成部」とは、半導体ウエハ
のデバイス面上の複数のチップ領域を含む部分であっ
て、周辺のチップを作ることを意図しない「外縁部」を
除いた内部領域をいう。

【００３３】４．「高誘電体」とは、Ｔａ₂Ｏ₅のような
比誘電率が２０以上の高誘電体材料や、さらに比誘電率
が１００を越えるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）な
どの高誘電体材料などをいう。

【００３４】５．「強誘電体」とは常温で強誘電相にあ
るペロブスカイト構造を含むＰＺＴ、ＰＬＴ、ＰＬＺ
Ｔ、ＳＢＴ、ＰｂＴｉＯ₃、ＳｒＴｉＯ₃およびＢａＴｉ
Ｏ₃などをいう。

【００３５】６．「遷移金属」とは、一般に周期律表の
イットリウム、ランタンなどの属する３族から銅などの
属する１１族までの元素をいう。「遷移金属含有膜」と
は、遷移金属または遷移金属を主要なまたは副次的な構
成要素として含む材料を含む膜をいう（例えばＲｕ、Ｒ
ｕＯ₂、Ｔａ₂Ｏ₅など）。「遷移金属含有膜堆積処理」
とは、前記遷移金属含有膜が意図的にまたは意図に反し
て付着または堆積する処理をいう。従って、絶縁膜や金
属膜の堆積工程のほか、そのエッチング工程も含まれ
る。なお、本願において、「銅からなる」という場合に
は、特に限定する旨の明示がない限り純粋な銅に限定さ
れるものではなく、その機能を損なわない範囲で他の構
成要素、添加物、不純物などを含んだものを包含するこ
とはいうまでもない。

【００３６】７．「白金属元素」とは、一般に周期律表
８から１０族に属する元素のうち、ルテニウム、ロジウ
ム、パラジウム、オスミウム、イリジウム、白金をい
う。

【００３７】８．ウエハプロセスについて「下層工程
群」とは、一つのウエハに注目した場合は当該工程より
先に通過する被加工膜形成、同レジスト膜形成工程、露
光、現像、前記膜のパターニングなどからなる一連の工
程の集合をいう。例えば下層配線工程群は上層配線工程
群より下層工程である。その逆を「上層工程群」とい
う。ただし、必ずしも物理的上下関係に限らない。

【００３８】９．「リソグラフィ工程」とは、例えば光
露光の場合、ある膜の形成工程の後、同ウエハに対して
フォトレジストを塗布する工程から、そのフォトレジス
トを露光して現像する工程（必要に応じてベーク工程な
どを含む）までをいう。リソグラフィ工程について「共
用関係」とは、異なる工程群に属するウエハが同一の設
備からなるリソグラフィ工程を通過する関係をいう。こ
の場合、同一の設備といっても、すべての装置を共有す
る必要はない。どれか一つの装置、例えば露光装置（光
露光装置、ＥＢ露光装置）を共有するだけでもよい。

【００３９】１０．ウエハラインについて「量産」と
は、一般にスループットがウエハで１０００枚／日程度
のものをいうが、本願においては、ウエハの大口径化を
考慮して、１００枚／日程度のものも含めるものとす
る。この場合、品種などが同一である必要はないことは
いうまでもない。

【００４０】１１．「化学機械研磨（Chemical Mechani
cal Polishing;ＣＭＰ）」とは、一般に被研磨面を相対
的に軟らかい布様のシート材料などからなる研磨パッド
に接触させた状態で、スラリを供給しながら面方向に相
対移動させて研磨を行うことをいい、本願においてはそ
の他、被研磨面を硬質の砥石面に対して相対移動させる
ことによって研磨を行うＣＭＬ(Chemical Mechanical L
apping) なども含むものとする。

【００４１】１２．「ＣＭＩＳ集積回路」とは、相補性
絶縁ゲート型ＦＥＴよりなる集積回路を示し、一般のＣ
ＭＯＳ集積回路の他、例えば窒化シリコンや酸化タンタ
ルのような酸化膜以外の誘電体材料からなるゲート絶縁
膜を有するデバイスを含む。

【００４２】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。なお、実施の形態を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。また、以下の
実施の形態では、特に必要なとき以外は同一または同様
な部分の説明を原則として繰り返さない。

【００４３】また、以下の実施の形態では、便宜上その
必要があるときは、複数のセクションまたは実施の形態
に分割して説明するが、特に明示した場合を除き、それ
らは互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。

【００４４】また、以下の実施の形態において、要素の
数など（個数、数値、量、範囲などを含む）に言及する
場合、特に明示したときおよび原理的に明らかに特定の
数に限定されるときを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でもよい。

【００４５】さらに、以下の実施の形態において、その
構成要素（要素ステップなどを含む）は、特に明示した
場合および原理的に明らかに必須であると考えられる場
合を除き、必ずしも必須のものではないことは言うまで
もない。

【００４６】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。このことは、上記
数値および範囲についても同様である。

【００４７】また、以下の実施の形態では、電界効果ト
ランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor）を単にＭ
ＩＳといい、ｎチャネル型のＭＩＳを単にｎＭＩＳとい
う。

【００４８】（実施の形態１）本発明の技術思想は、遷
移金属含有膜をハロゲン化オキソ酸を有する溶液によっ
てパターニングすることにより所定の電極配線を形成す
る技術である。

【００４９】まず、本実施の形態の説明の前に、本発明
の経緯および上記溶液の組成等について説明する。本発
明者らは、１Ｇ（ギガ）ビットＤＲＡＭ（Dynamic Rand
om Access Memory）のキャパシタ電極としてルテニウム
等のような白金族金属（遷移金属）を用いるにあたり、
ルテニウムの汚染除去を目的とした洗浄液の開発を行っ
た。しかし、本発明者らは、半導体装置の製造プロセス
で一般的に用いられている洗浄液は、ルテニウム等のよ
うな白金族金属を溶解させることが困難であることを見
出した。

【００５０】図１は、半導体製造プロセスで使用されて
いる各種洗浄液によるルテニウムのエッチングレートを
示している。試料は、膜厚１００nmのルテニウム膜を堆
積した３cm×４cm角のシリコンチップを使用し、１分間
当たりにエッチングされるＲｕ膜の厚さを測定した。図
示のように、いずれの洗浄液を使用した場合も、ルテニ
ウムのエッチングレートは０．１nm／分以下であった。
なお、０．１nm／分は、ここで使用した機器の測定限界
値である。この結果から、半導体製造プロセスで使用さ
れている既知の洗浄液では、ルテニウムを除去できない
ことが判る。

【００５１】ここで、ルテニウムの溶解メカニズムにつ
いて説明する。ルテニウム膜を除去するためには、ルテ
ニウムを溶解することのできる薬液を用いる必要がある
が、ルテニウムを溶解するためには、ルテニウムを酸化
させる必要がある。ルテニウムの酸化反応は、次式に示
すとおりであり、Ｒｕ＋４Ｈ₂Ｏ→ＲｕＯ₄＋８Ｈ⁺＋８ｅ^-（ｐＨ＝０）Ｒｕ＋８ＯＨ^-→ＲｕＯ₄＋４Ｈ₂Ｏ＋８ｅ^-（ｐＨ＝１
４）このとき必要な酸化還元電位（Ｅ）は、酸性水溶液（ｐ
Ｈ＝０）中で１．１３Ｖ、アルカリ性水溶液（ｐＨ＝１
４）中で０．３０Ｖである。従って、ルテニウムを酸化
させるためには、酸性水溶液中で１．１３Ｖ以上、また
はアルカリ性水溶液中で０．３０Ｖ以上の酸化還元電位
を持った酸化剤が必要である。

【００５２】図２は、上記の値より大きい酸化還元電位
を持った各種酸化剤（ヨウ素を除く）の所定濃度におけ
るルテニウムのエッチングレートを示している。なお、
使用した試料およびエッチングレートの測定方法は、前
記図１と同じである。

【００５３】図示のように、ここでは酸性で大きいエッ
チングレートを示す酸化剤は、オルト過ヨウ素酸（Ｈ₅
ＩＯ₆）のみである。また、アルカリ性で大きいエッチ
ングレートを示す酸化剤は、次亜塩素酸、メタ過ヨウ素
酸およびオルト過ヨウ素酸の３種である。しかし、アル
カリ性で大きいエッチングレートを示す酸化剤のうち、
次亜塩素酸およびメタ過ヨウ素酸は、ナトリウム（Ｎ
ａ）のようなアルカリ金属の塩であるため、アルカリ金
属による汚染を嫌う半導体製造プロセスでは使用できな
い。従って、これらの酸化剤のうち、ルテニウム膜の洗
浄液として使用できる酸化剤は、実質的にオルト過ヨウ
素酸のみといえる。酸性で使用される酸化剤の利点とし
ては、アルカリ性で使用される酸化剤と異なり、溶質と
の間で塩を生成することがない点が挙げられる。

【００５４】図３は、各種濃度のオルト過ヨウ素酸水溶
液（温度６０℃）とルテニウムのエッチングレート（nm
／min）との関係を示すグラフである。図示のように、
ルテニウムのエッチングレートはオルト過ヨウ素酸の濃
度の増加に伴い増加することが判る。従って、オルト過
ヨウ素酸水溶液をルテニウム膜の洗浄液として使用する
場合は、オルト過ヨウ素酸の濃度を約１０wt％〜飽和濃
度の範囲とすればよい。

【００５５】また、本発明者は、上記オルト過ヨウ素酸
水溶液に硝酸を混合することによって、Ｒｕのエッチン
グレートがさらに大きくなるという知見を得た。

【００５６】図４は、濃度４７wt％のオルト過ヨウ素酸
水溶液に硝酸を添加した水溶液（温度６０℃）を使って
ルテニウムをエッチングしたときの硝酸濃度とエッチン
グレートとの関係を示すグラフである（試料は前記図１
で使用したものと同じ）。図示のように、硝酸濃度が〜
２mol／ｌの範囲では、硝酸の添加量にほぼ比例してル
テニウムのエッチングレートが増加した。

【００５７】また、図５は、６種類の濃度（２０wt％、
３０wt％、４０wt％、５０wt％、６０wt％、７０wt％）
のオルト過ヨウ素酸水溶液１０に対し、濃度６９wt％の
硝酸水溶液を０（無添加）、１、２、５、１０、２０の
比率で添加した水溶液（温度６０℃）を使ってルテニウ
ムをエッチングしたときの硝酸混合比率とエッチングレ
ートとの関係を示すグラフである（試料は前記図１で使
用したものと同じ）。いずれの場合も、硝酸を添加する
ことにより、オルト過ヨウ素酸単独の場合に比べてルテ
ニウムのエッチングレートが大幅に増加した。本発明者
の研究結果によれば、オルト過ヨウ素酸と硝酸との混合
溶液を用いた場合、ルテニウムの溶解速度２００ｎｍ／
ｍｉｎ以上を得た。

【００５８】また、図６は、上記図５の例において、オ
ルト過ヨウ素酸および硝酸の濃度を重量％として計算し
直し、ルテニウムのエッチングレートを等高線（単位：
nm／分）で表示したグラフである。図示のように、オル
ト過ヨウ素酸濃度が２０wt％〜４０wt％、かつ硝酸濃度
が２０wt％〜４０wt％の水溶液は、ルテニウムのエッチ
ングレートの変動が少ない。特に、オルト過ヨウ素酸濃
度が２５wt％〜３５wt％、かつ硝酸濃度が２５wt％〜３
５wt％の水溶液は、Ｒｕのエッチングレートの変動が１
０％程度と小さいことが判る。

【００５９】このことから、ルテニウム膜の洗浄液とし
て、オルト過ヨウ素酸と硝酸とを含んだ水溶液を使う場
合は、オルト過ヨウ素酸濃度および硝酸濃度がそれぞれ
２０wt％〜４０wt％の範囲、好ましくはオルト過ヨウ素
酸濃度および硝酸濃度がそれぞれ２５wt％〜３５wt％の
範囲の水溶液を使うことにより、洗浄液の濃度変化によ
るルテニウムのエッチングレートの変動を抑制すること
ができ、プロセスマージンを広く取ることが可能とな
る。すなわち、上記濃度範囲のオルト過ヨウ素酸＋硝酸
混合水溶液を使用することが好ましい。

【００６０】オルト過ヨウ素酸水溶液に硝酸を混合する
ことによって、ルテニウムのエッチングレートが大きく
なる理由は、次のようであると推定される。すなわち、
オルト過ヨウ素酸（Ｈ₅ＩＯ₆）は、水溶液中で次式で示
される電離平衡状態にある。

【００６１】Ｈ₅ＩＯ₆ ⇔ Ｈ₄ＩＯ₆ ^-＋Ｈ⁺ Ｈ₄ＩＯ₆ ^- ⇔ Ｈ₃ＩＯ₆ ^2-＋Ｈ⁺ Ｈ₃ＩＯ₆ ^2- ⇔ Ｈ₂ＩＯ₆ ^3-＋Ｈ⁺ Ｈ₄ＩＯ₆ ^- ⇔ ＩＯ₄ ^-＋Ｈ₂Ｏ２Ｈ₃ ＩＯ₆ ^2- ⇔ Ｈ₂Ｉ₂Ｏ₁₀ ^4-＋２Ｈ₂Ｏ水溶液中に含まれるこれらの分子やイオン種のうち、ル
テニウムを酸化する能力を備えているのはオルト過ヨウ
素酸（Ｈ₅ＩＯ₆）のみである。このオルト過ヨウ素酸水
溶液に硝酸を加えると、水溶液中には硝酸に由来するプ
ロトン（Ｈ⁺）の濃度が高くなるために、上記の平衡が
左辺側に進む。その結果、ルテニウムを酸化することの
できるオルト過ヨウ素酸（Ｈ₅ＩＯ₆）の濃度が高くな
り、ルテニウムのエッチングレートが大きくなるものと
推定される。

【００６２】従って、硝酸に限らず上記の平衡を左辺側
に進めるような酸を添加することにより、ルテニウムの
エッチングレートを大きくすることができる。例えば図
７は、オルト過ヨウ素酸水溶液に市販の各種酸を添加し
た場合のルテニウムのエッチングレートの変化を示して
いる。図示のように、硝酸だけでなく酢酸やリン酸を添
加した場合でもルテニウムのエッチングレートが大きく
なることが分かる。

【００６３】ルテニウムのエッチングレートを大きくす
る酸としては、例えば上記酢酸やＨギ酸（ＣＯＯＨ）に
代表されるカルボン酸；フッ化水素（ＨＦ）、臭化水素
（ＨＢｒ）、ヨウ化水素（ＨＩ）などのハロゲン化水素
酸；塩素酸（ＨＣｌＯ₃）、過塩素酸（ＨＣｌＯ₄）、臭
素酸（ＨＢｒＯ₃）、過臭素酸（ＨＢｒＯ₄）などのハロ
ゲン化オキソ酸；硫化水素（Ｈ₂Ｓ）、ポリ硫化水素
（Ｈ₂Ｓ₃、Ｈ₂Ｓ₄など）、セレン化水素（Ｈ₂Ｓｅ）、
テルル化水素（Ｈ₂Ｔｅ）などの６族元素水素化物；チ
オ硫酸（Ｈ₂Ｓ₂Ｏ₃）、二硫酸（Ｈ₂Ｓ₂Ｏ₇）、ポリチオ
ン酸（Ｈ₂ＳＯ₆）、ペルオキソ硫酸（Ｈ₂ＳＯ₅）、ペル
オキソ二硫酸（Ｈ₂Ｓ₂Ｏ₈）などの硫黄のオキソ酸；セ
レン酸（Ｈ₂ＳｅＯ₄）、テルル酸（Ｈ₆ＴｅＯ₆）；オル
トリン酸（Ｈ₃ＰＯ₄）、ピロリン酸（Ｈ₄Ｐ₂Ｏ₇）、三
リン酸（Ｈ₅Ｐ₃Ｏ₁ ₀）、四リン酸（Ｈ₆Ｐ₄Ｏ₁₃）などの
ポリリン酸、(ＨＰＯ₃)n （cyclo-リン酸）に代表され
るリンのオキソ酸；ヒ酸（Ｈ₃ＡｓＯ₄）、アジ化水素
（ＨＮ₃）、炭酸（Ｈ₂ＣＯ₃）、ホウ酸（Ｈ₃ＢＯ₃）な
どを例示することができる。なお、硫酸の添加ではルテ
ニウムのエッチングレートは低下する。塩酸は、塩素発
生等の不都合が生じる。過酸化水素はヨウ素析出等の不
都合が生じる。また、オルト過ヨウ素酸の単体またはそ
れに硝酸を添加した溶液を洗浄液として使用することに
より、ルテニウムのエッチングレートを大幅に向上させ
ることが可能なことについては、例えば本発明者による
特願平１１−２４５１４３号公報（平成１１年８月３１
日出願）に詳細に記載されている。

【００６４】また、本発明者らの新たな研究結果によれ
ば、図８に示すように、オルト過ヨウ素酸と硝酸とを用
いた溶液は、例えばルテニウムシリサイド（ＲｕＳｉ；
ルテニウムとシリコンとの化合物）、多結晶シリコン、
シリコン、酸化シリコン（ＳｉＯ₂）、窒化シリコン
（Ｓｉ₃Ｎ₄やプラズマＳｉＮ）および窒化チタン（Ｔｉ
Ｎ）等のような半導体装置を構成するルテニウム以外の
多くの材料をほとんど溶解しないことが確認された。図
８は、例えば６０℃に加温したオルト過ヨウ素酸（濃度
３０wt％）と硝酸（濃度３０wt％）の混合水溶液を用い
た場合であり、ルテニウムシリサイド、多結晶シリコ
ン、シリコン、酸化シリコン、窒化シリコン（Ｓｉ₃Ｎ₄
やプラズマＳｉＮ）および窒化チタン等の溶解速度が、
例えば０．１ｎｍ／ｍｉｎ以下に対して、ルテニウムの
選択比を２０００以上も得ることができた。

【００６５】そこで、上記したオルト過ヨウ素酸と硝酸
とを用いた溶液を、ルテニウム汚染除去液として用いる
他、半導体装置の電極配線を形成するルテニウム電極配
線の微細加工（パターニング）用のエッチング液として
用いた。これにより、ルテニウムをドライエッチング法
によってパターニングするのに比べて、以下の効果が得
られる。

【００６６】すなわち、異方性ドライエッチングでは除
去できないような微細な部分にわたってルテニウムを等
方的に除去することができるので、ルテニウムのパター
ニングを良好に行うことが可能となる。また、ルテニウ
ムのパターニングに際して、ルテニウムを他の構成材料
に対して選択的にエッチング除去できるので、他の部分
にダメージを与えたり、除去してしまったりすることな
く、ルテニウムのパターニングを良好に行うことが可能
となる。これらにより、半導体装置の歩留まりを向上さ
せることが可能となる。また、半導体装置の信頼性を向
上させることが可能となる。さらに、損傷低減による素
子特性の向上を図ることができ、半導体装置の性能を向
上させることが可能となる。

【００６７】また、ルテニウムを異方性ドライエッチン
グ処理でパターニングする場合よりも速くパターニング
することが可能となる。また、ルテニウムを異方性ドラ
イエッチング処理でパターニングする場合よりも製造工
程の簡略化が可能となる。これらにより、半導体装置の
製造上のスループットを向上させることが可能となる。
また、ルテニウムを異方性ドライエッチング処理でパタ
ーニングする場合よりも安くパターニングすることが可
能となる。したがって、半導体装置の製造コストを低減
することが可能となる。

【００６８】次に、本発明を、例えばＤＲＡＭ（Dynami
c Random Access Memory）の製造方法に適用した場合に
ついて説明する。

【００６９】図９（ａ），（ｂ）は、本実施の形態１の
ＤＲＡＭの製造工程中における半導体基板（この段階で
は、平面略円形状の半導体ウエハ）１のメモリセルの要
部断面図である。なお、図９〜図１２、図１４、図１
６，図１７および図１９の（ｂ）は、各図（ａ）の面に
対して垂直に各図（ａ）のＡ−Ａ線を切断した箇所の断
面図である。

【００７０】まず、例えばｐ型で比抵抗が１０Ωcm程度
の単結晶シリコンからなる半導体基板１の主面に素子分
離部２を形成した後、半導体基板１にｐ型ウエル３を形
成する。素子分離部２は、素子分離領域の半導体基板１
をドライエッチングして溝を形成した後、溝の内部を含
む半導体基板１上にＣＶＤ法で酸化シリコン膜等からな
る絶縁膜を堆積し、続いて、その絶縁膜を化学機械研磨
(Chemical MechanicalPolishing;ＣＭＰ)法で研磨して
溝の内部に残すことにより形成する（トレンチアイソレ
ーション）。また、ｐ型ウエル３は、半導体基板１に、
例えばＰ（リン）等のような不純物をイオン打ち込み
し、続いて半導体基板１をアニール（熱処理）してその
不純物を拡散させることにより形成する。

【００７１】続いて、ｐ型ウエル３の表面をフッ酸（Ｈ
Ｆ）系の洗浄液を使って洗浄した後、半導体基板１をウ
ェット酸化してｐ型ウエル３の表面に清浄なゲート絶縁
膜４を形成する。その後、ゲート絶縁膜４上にゲート電
極５（ワード線ＷＬ）を形成し、続いてゲート電極５の
両側のｐ型ウエル３に低不純物濃度のｎ型半導体領域６
ａを形成する。このゲート電極５（ワード線ＷＬ）は、
例えばリンなどの不純物をドープした多結晶シリコン膜
を半導体基板１上にＣＶＤ法で堆積し、次いでその上部
にＷＮ（窒化タングステン）膜とＷ（タングステン）膜
とをスパッタリング法で堆積し、さらにその上部に窒化
シリコン膜等からなるキャップ絶縁膜７をＣＶＤ法で堆
積した後、フォトレジスト膜をマスクにしてこれらの膜
をドライエッチングすることにより形成する。また、ｎ
型半導体領域６ａは、ｐ型ウエル３に、例えばヒ素（Ａ
ｓ）等のような不純物をイオン打ち込みして形成する。

【００７２】次いで、半導体基板１上にＣＶＤ法で窒化
シリコン膜等からなる絶縁膜８を堆積する。この段階で
絶縁膜８は、互いに隣接するワード線ＷＬ間を埋め込ま
ないような状態で、半導体基板１の上面、ゲート電極５
の表面およびキャップ絶縁膜７の表面を被覆している。
続いて、その上に、酸化シリコン膜からなるＳＯＧ（Sp
in On Glass）膜９ａを堆積する。ＳＯＧ膜９ａは、互
いに隣接するワード線ＷＬ間を埋め込むように堆積され
ている。その後、その上に、例えばＴＥＯＳ（Tetraeth
oxysilane）ガスを用いたプラズマＣＶＤ法等によって
酸化シリコン膜からなる絶縁膜９ｂを堆積し、続いて絶
縁膜９ｂの表面を化学機械研磨法で平坦化する。

【００７３】次いで、フォトレジスト膜をマスクにして
ｎ型半導体領域６ａの上部の絶縁膜９ｂ，９ａおよび絶
縁膜８をドライエッチングしてコンタクトホール１０
ａ，１１０ｂを形成した後、コンタクトホール１０ａ，
１０ｂの内部に多結晶シリコン膜からなるプラグ１１を
形成する。プラグ１１は、例えばリンなどの不純物をド
ープした多結晶シリコン膜を、例えばコンタクトホール
１０ａ，１０ｂの内部および絶縁膜９ｂ上にＣＶＤ法で
堆積した後、絶縁膜９ｂ上部の多結晶シリコン膜を化学
機械研磨（またはエッチバック）法で除去してコンタク
トホール１０ａ，１０ｂの内部に残すことにより形成す
る。

【００７４】続いて、半導体基板１をアニール（熱処
理）し、プラグ１１中の不純物をコンタクトホール１０
ａ，１０ｂから露出する半導体基板１に拡散させること
により、高不純物濃度のｎ型半導体領域６ｂ（ソース、
ドレイン）を形成する。ここまでの工程により、ＤＲＡ
Ｍのメモリセルの一部を構成するｎチャネル型のメモリ
セル選択用ＭＩＳＦＥＴＱｓが完成する。

【００７５】次いで、絶縁膜９ｂ上にＣＶＤ法で酸化シ
リコン膜からなる絶縁膜９ｃを堆積し、続いて絶縁膜９
ｃをドライエッチングしてコンタクトホール１０ａの上
部にスルーホールを形成した後、スルーホールの内部に
プラグを形成し、さらにプラグの上部にビット線を形成
する。このビット線に接続されるプラグは、例えばスル
ーホールの内部および絶縁膜９ｃ上にＣＶＤ法またはス
パッタリング法で窒化チタン（ＴｉＮ）膜およびタング
ステン膜を堆積した後、絶縁膜９ｃ上の窒化チタン膜お
よびタングステン膜を化学機械研磨法で除去してスルー
ホールの内部に残すことにより形成する。また、ビット
線は、例えば絶縁膜９ｃ上にスパッタリング法でタング
ステン膜を堆積した後、フォトレジスト膜をマスクにし
てタングステン膜をドライエッチングすることにより形
成する。ビット線は、スルーホール内のプラグおよびコ
ンタクトホール１０ａ内のプラグ１１を介してメモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
（ｎ型半導体領域６ｂ）と電気的に接続される。

【００７６】次いで、絶縁膜９ｃ上にＣＶＤ法で酸化シ
リコン膜からなる絶縁膜９ｄを堆積し後、その絶縁膜９
ｄをドライエッチングしてコンタクトホール１０ｂの上
部にスルーホール１２を形成し、さらにスルーホール１
２の内部にプラグ１３を形成する。プラグ１３は、例え
ばスルーホール１２の内部に、例えばリンなどの不純物
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、絶縁膜９ｄ上の多結晶シリコン膜をエッチバック法
で除去してスルーホール１２の内部に残すことにより形
成する。このとき、プラグ１３を構成する多結晶シリコ
ン膜をオーバーエッチングし、プラグ１３の表面を絶縁
膜９ｄの表面よりも下方に後退させておく。

【００７７】次いで、絶縁膜９ｄ上に、例えば窒化シリ
コンからなる絶縁膜１４をＣＶＤ法等によって堆積した
後、その上に、例えば酸化シリコンからなる絶縁膜９ｅ
をＣＶＤ法等によって堆積する。絶縁膜９ｅの厚さは、
情報蓄積用の容量素子の高さにほぼ等しい。続いて、絶
縁膜９ｅ上に、例えば窒化チタンからなるハードマスク
を形成し、これをマスクとして図１０に示すように孔
（凹部）１５をドライエッチング処理によって穿孔した
後、ハードマスクを除去する。この孔１５の底面からは
プラグ１３の上面が露出されている。この孔１５の形成
のためのエッチング処理に際しては、絶縁膜１４をスト
ッパとして孔１５を形成する。すなわち、最初は、酸化
シリコン膜の方が窒化シリコン膜よりもエッチング除去
され易い条件でエッチング処理を施し、絶縁膜１４をス
トッパとして用いる。続いて、絶縁膜１４が孔１５内か
ら露出した時点で、窒化シリコン膜の方が酸化シリコン
膜よりもエッチング除去され易い条件でエッチング処理
を施し、孔１５から露出する絶縁膜１４を除去する。こ
れにより、孔１５の掘りすぎを生じることなく、孔１５
を穿孔することが可能となる。なお、孔１５は、極めて
微細であり、特に限定されるものではないが、その平面
寸法は、例えば０．１３×０．２６μｍ程度、深さは、
例えば２．０μｍ程度である。

【００７８】次いで、図１１に示すように、孔１５の内
部および絶縁膜９ｅ上に、例えばルテニウム等からなる
導体膜１６をスパッタリング法等によって堆積する。続
いて、半導体基板１に対して、例えば５００℃程度のア
ニールを施すことにより、図１２および図１３に示すよ
うに、導体膜１６とプラグ１３との接触界面に、例えば
ルテニウムシリサイド等からなるシリサイド膜１７を形
成する。図１３は、図１２（ｂ）の要部拡大図である。
このシリサイド膜１７を形成した主な理由は、この上に
ルテニウム等からなる下部電極を形成した際に、そのル
テニウムとプラグ１３とが直接接触していると互いに反
応してシリサイド膜が形成されるのを防ぐためである。
仮にそのシリサイド膜１７を形成せず、ルテニウムから
なる下部電極をプラグ１３に直接接触させた状態で形成
したとすると、その後の熱処理によってプラグ１３と下
部電極との接触界面に極めて厚いルテニウムシリサイド
膜が形成されてしまい、抵抗値の増大を招くので、それ
を防ぐべく、適正な制御下において適正な膜厚のシリサ
イド膜１７を形成している。これにより、下部電極とプ
ラグとの反応を抑制または防止し、かつ、抵抗値の増大
を抑制または防止することが可能となっている。また、
シリサイド膜１７は、容量絶縁膜中の酸素がプラグ１３
を酸化させるのを抑制または防止する機能も有してい
る。

【００７９】次いで、未反応のルテニウム等からなる導
体膜１６を図１４および図１５に示すようにシリサイド
膜（電極配線）１７のみが残されるようにエッチング除
去する。図１５は図１４（ｂ）の拡大図である。この導
体膜１６の除去に際して、本実施の形態１においては、
例えば６０℃に加温したオルト過ヨウ素酸（濃度３０wt
％）と硝酸（濃度３０wt％）の混合水溶液をエッチング
液として用いた。これにより、微細でアスペクト比の大
きな孔１５内の未反応の導体膜１６を良好に除去するこ
とができる。すなわち、ドライエッチング法では除去で
きないような孔１５内の未反応の導体膜１６の微細な部
分をも、エッチング残りを生じることなく、しかも、絶
縁膜９ｅ，９ｄ，１４およびシリサイド膜１７を除去し
てしまったり、絶縁膜９ｅ，９ｄ，１４およびシリサイ
ド膜１７に大きな損傷を与えてしまったりすることな
く、選択的に除去することができる。したがって、ＤＲ
ＡＭの歩留まりおよび信頼性を向上させることが可能と
なる。また、選択性を持っているので、寸法縮小が可能
となる。このため、ＤＲＡＭのメモリセルの集積度の向
上や性能の向上を推進することが可能となる。

【００８０】また、導体膜１６を、ドライエッチング法
で除去する場合よりも速く、容易に、しかも損傷を与え
ずに除去できる。このため、ＤＲＡＭの製造工程の簡略
化が可能となり、そのスループットを向上させることが
可能となる。また、導体膜１６の除去処理を、ドライエ
ッチング法の場合よりも安くできる。これらにより、Ｄ
ＲＡＭの製造コストを低下させることが可能となる。

【００８１】上記オルト過ヨウ素酸＋硝酸混合水溶液
（６０℃）を使用したルテニウム膜のエッチングレート
は、重量換算で２．２４４×１０^-3ｇ／分であった。こ
れに対し、前記特開平７−１５７８３２号公報の場合、
３３％ＨＩＯ３：２０％ＩＣｌ＝１：１の溶液（１０
０℃）を使用したときのＲｕのエッチングレートは、
１．５６７×１０^-6ｇ／分、また前記特開平７−２２４
３３３号公報の場合、３７％ＨＩ＋０．０１mol ／l Ｉ
２溶液（７０℃）を使用したときのＲｕのエッチング
レートは、０．９６２５×１０^-6ｇ／分といずれも極め
て小さく、定性的には実質的に溶解しないということが
できる。すなわち、本発明方法によれば、これらの従来
技術に比べて１０００倍以上の高いエッチングレートで
ルテニウムを溶解することができる。しかも、本発明方
法は、従来技術の溶液よりも低い温度でルテニウムを溶
かすことができる、という利点もある。

【００８２】次いで、図１６に示すように、孔１５の底
面、側面面および絶縁膜９ｅ上に、情報蓄積容量素子の
下部電極用の導体膜１８をスパッタリング法で堆積す
る。導体膜１８は、例えばルテニウム等からなり、孔１
５の底部においてシリサイド膜１７と接触している。続
いて、孔１５内にフォトレジスト膜を埋め込んだ後、導
体膜１８をドライエッチング法によってエッチバックす
ることにより、情報蓄積用容量素子の下部電極１８ａを
形成する。

【００８３】次いで、下部電極１８ａ上および絶縁膜９
ｅ上に、容量絶縁膜１９をＣＶＤ法等によって堆積す
る。容量絶縁膜１９は、例えばＢＳＴ膜からなる。容量
絶縁膜１９の材料としては、例えば上記ＢＳＴ膜の他、
酸化タンタル（Ｔａ₂Ｏ₅）のような高誘電体材料や、Ｐ
ＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ₃、Ｓｒ
ＴｉＯ₃ 、ＢａＴｉＯ₃ といったペロブスカイト型結晶
構造を含む強誘電体材料を使用することもできる。続い
て、ＢＳＴ膜（容量絶縁膜１９）の結晶欠陥を除去する
ために、７００℃程度の酸素雰囲気中でウエハ１をアニ
ール（熱処理）する。また、前記Ｔａ₂Ｏ₅のような高誘
電体材料や、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、Ｐｂ
ＴｉＯ₃、ＳｒＴｉＯ₃、ＢａＴｉＯ₃といったペロブス
カイト型結晶構造を含む強誘電体材料を使用する場合
も、結晶欠陥を除去するために酸素雰囲気中で半導体基
板１をアニール（熱処理）する。

【００８４】次いで、容量絶縁膜１９の上部に、例えば
ルテニウム等からなる上部電極用の導体膜２０をＣＶＤ
法で堆積する。続いて、導体膜２０上に、上部電極形成
領域が覆われ、それ以外が露出されるような酸化シリコ
ン等からなるハードマスクＨｍを形成した後、それをエ
ッチングマスクとしてそこから露出する導体膜２０をエ
ッチング除去し、ハードマスクＨｍをフッ酸（ＨＦ）等
にて除去することにより、図１９および図２０に示すよ
うに、情報蓄積用容量素子の上部電極（電極配線）２０
ａを形成する。これにより、ルテニウム等からなる下部
電極１８ａ、ＢＳＴ膜等からなる容量絶縁膜１９および
ルテニウム等からなる上部電極２０ａによって構成され
る情報蓄積用容量素子Ｃが完成する。また、ここまでの
工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれ
に直列に接続された情報蓄積容量素子Ｃとで構成される
ＤＲＡＭのメモリセルが完成する。図２０は図１９
（ｂ）の拡大図である。なお、ハードマスクＨｍは上部
電極２０ａの形成後に除去される。

【００８５】この上部電極２０ａのエッチング処理に際
しては、メモリセル単位で加工しても良いが、本実施の
形態１では、複数のメモリセルを１単位として比較的大
きなパターンで加工しても良い。そこで、本実施の形態
１においては、このエッチング処理に際しても、例えば
６０℃に加温したオルト過ヨウ素酸（濃度３０wt％）と
硝酸（濃度３０wt％）の混合水溶液をエッチング液とし
て用いた。これにより、下層の容量絶縁膜１９等に損傷
を与えることなく、上部電極２０ａを形成することがで
きる。このため、キャパシタＣの電気的特性の向上が図
れる。したがって、ＤＲＡＭの歩留まり、信頼性および
性能を向上させることが可能となる。また、選択性を持
っているので、寸法縮小が可能となる。このため、ＤＲ
ＡＭのメモリセルの集積度の向上や性能の向上を推進す
ることが可能となる。また、導体膜２０を、ドライエッ
チング法で除去する場合よりも速く、容易に、しかも損
傷を与えずに除去できる。このため、ＤＲＡＭの製造工
程の簡略化が可能となり、そのスループットを向上させ
ることが可能となる。また、導体膜２０の除去処理を、
ドライエッチング処理の場合よりも安くできる。これら
により、ＤＲＡＭの製造コストを下げることが可能とな
る。

【００８６】その後、情報蓄積容量素子Ｃの上にＣＶＤ
法で酸化シリコン膜、窒化シリコン膜および酸化シリコ
ン膜を順次堆積した後、その窒化シリコン膜をエッチン
グのストッパにしたドライエッチングで最上の酸化シリ
コン膜に配線溝を形成し、続いて配線溝の内部にバリア
メタル膜を介して埋め込み銅（Ｃｕ）からなる埋め込み
配線を形成する。埋め込み配線を形成するには、例えば
配線溝の底部および内側面に、スパッタリング法（また
はＣＶＤ法）で窒化チタン（ＴｉＮ）膜、窒化タンタル
（ＴａＮ）膜などからなるバリアメタル膜を堆積し、続
いてバリアメタル膜の上部にスパッタリング法で銅膜を
堆積する。続いて、銅からなる導体膜をアニール（熱処
理）して配線溝の内部に銅膜を十分に埋め込んだ後、配
線溝の外部の不要な銅膜を化学機械研磨法によって除去
する、いわゆるダマシン法によって埋め込み配線を形成
する。なお、埋め込み配線の形成方法については、特願
平１１−１１７６９０号（田辺）に詳細な記載がある。

【００８７】ところで、上記した白金族金属またはペロ
ブスカイト型高／強誘電体のように、従来のウエハプロ
セスでは使用されていなかった新規な遷移金属やそれを
含有する材料を半導体製造プロセスに導入するに際して
は、これらの遷移金属による半導体ウエハの汚染を防止
する対策が必要となる。

【００８８】例えばＤＲＡＭなどの汎用ＬＳＩの製造プ
ロセスでは、設備投資を極力抑制して製造コストを低減
するために、リソグラフィ装置（光露光装置、ＥＢ露光
装置）、各種検査装置、アニール（熱処理）装置などを
ゲート絶縁膜形成前の初期素子形成工程および配線工程
で共用しており、前記のような新材料を使用するキャパ
シタ形成工程でもこれらの共用装置が使用される。すな
わち、これらの共用装置においては、キャパシタ形成工
程を実行するための半導体ウエハが装置から搬出された
後、初期素子形成工程を実行するための半導体ウエハや
配線工程を実行するための半導体ウエハが装置に搬入さ
れる。

【００８９】スパッタリング法やＣＶＤ法を用いて半導
体ウエハのデバイス面に堆積した白金族金属あるいはペ
ロブスカイト型高／強誘電体などの遷移金属を含有する
膜は、半導体ウエハの外縁部（エッジ部）や裏面にも堆
積する。そのため、半導体ウエハの外縁部や裏面に堆積
した遷移金属含有膜を十分に除去せずに半導体ウエハを
共用装置に搬入すると、半導体ウエハの外縁部や裏面と
接触したウエハステージ、ウエハキャリア、コンベアな
どの表面に遷移金属含有膜が付着し、その後に共用装置
に搬入されてくる下層工程（ゲート絶縁膜形成前の初期
素子形成工程、配線工程）を実行するための半導体ウエ
ハが遷移金属に汚染されてしまう。

【００９０】従って、上記のような遷移金属含有膜を堆
積した半導体ウエハに対するリソグラフィ工程と、下層
工程を含む他の工程群に属する半導体ウエハに対するリ
ソグラフィ工程とを共用装置を使って実行する量産ライ
ンにおいては、遷移金属含有膜を堆積した半導体ウエハ
を共用装置に搬入するに先だって、半導体ウエハの外縁
部や裏面に堆積した遷移金属含有膜を除去するための洗
浄工程が不可欠となる。

【００９１】しかしながら、前述した遷移金属の中に
は、例えば上記のルテニウムなどのように、これを溶解
する溶液が見出されていないために有効な洗浄方法が確
立されていないものもある。前記のように、半導体製造
以外の産業分野では白金族金属の溶解液が幾つか提案さ
れているが、これらの溶解液は、ルテニウムを溶解する
速度が極めて遅いことから、半導体の量産ラインで使用
することができない。

【００９２】また、遷移金属による半導体ウエハの汚染
を防ぐ別の対策として、遷移金属含有膜を堆積した半導
体ウエハに対するリソグラフィ工程を実行するための専
用装置を前記共用装置とは別に用意することは、製造コ
スト低減の観点から現実的でない。

【００９３】そこで、本実施の形態１においては、上記
ルテニウムからなる導体膜１６，１８、２０、容量絶縁
膜１９を堆積した後に、その半導体基板１を半導体製造
装置に搬入して、それらの膜を加工するのに先立って、
半導体基板１の側面や裏面に堆積した不要な導体膜１
６，１８，２０および容量絶縁膜１９（以下、単に不要
な膜という）を洗浄処理によって除去する。これによ
り、上記半導体ウエハの汚染を抑制または防止すること
が可能となる。このとき、洗浄液として前述したオルト
過ヨウ素酸と硝酸との混合水溶液を使用することによ
り、半導体基板１の側面や裏面に付着した上記不要な膜
を十分に、しかも速く除去することができる。また、電
極配線を形成するためのエッチング処理と、所定の膜を
堆積した後の洗浄処理とにおいて用いる薬液を同一とし
たことにより、例えば薬液の管理や薬液の供給機構を簡
略化することが可能となる。したがって、半導体装置の
製造コストの低減を推進することが可能となる。

【００９４】具体的には、例えば次のようにする。ま
ず、上記ルテニウムからなる導体膜１６，１８、２０、
容量絶縁膜１９が堆積された半導体基板１を洗浄装置の
処理室に搬入し、ガス供給部から回転可能なステージの
上面に窒素ガスを供給することによって半導体基板１を
浮遊させ、次いで半導体基板１の側面にピンを押し付け
ることによって、半導体基板１を水平に保持する。

【００９５】続いて、ステージを回転させながら半導体
基板１の上面（裏面）にノズルを通じて洗浄槽内の洗浄
液を供給し、半導体基板１の裏面と側面とを洗浄する。
また、必要に応じて半導体基板１の下面（デバイス面）
の外縁部も洗浄する。洗浄液は、例えば６０℃に加温し
たオルト過ヨウ素酸（濃度３０wt％）と硝酸（濃度３０
wt％）の混合水溶液を使用する。

【００９６】洗浄中は、半導体基板１と接触している上
記ピンを水平面内で回転させる。これにより、ピンとの
摩擦力によって半導体基板１が回転し、ピンと接触して
いる側面の位置が変わるために、半導体基板１の側面全
体を洗浄することができる。なお、ここで用いた洗浄装
置については、本発明者らによる特願平１１−１１７６
９０号に詳細な記載がある。

【００９７】本実の施形態１の洗浄液を使った半導体基
板１の裏面および側面洗浄は、例えば公知のベルヌーイ
チャック式スピンエッチング装置など、上記洗浄装置以
外の装置を使って行うこともできる。また、本実施の形
態１の洗浄に先だって、半導体基板１の裏面をブラシ洗
浄してもよい。

【００９８】（実施の形態２）本実施の形態２において
は、例えばＭＥＳＦＥＴ（Metal Semiconductor Field
Effect Transistor）を有する半導体装置の製造方法に
本発明を適用した場合について説明する。

【００９９】まず、図２１に示すように、半導体基板１
Ａの素子形成領域に能動層２１をイオン注入法等によっ
て形成する。半導体基板１Ａは、例えばガリウム・ヒ素
（ＧａＡｓ）等のような化合物半導体からなり、この段
階において、例えば平面略円形状の半導体ウエハの状態
である。半導体基板１Ａは、ガリウム・ヒ素が限定され
るものではなく種々変更可能である。能動層２１は、例
えばｎ型のチャネルを形成する領域であり、半導体基板
１Ａに、例えばシリコン（Ｓｉ）等が導入されている。
続いて、半導体基板１Ａ上に、例えば酸化シリコンから
なる絶縁膜２２を形成した後、半導体基板１Ａに対して
熱処理を施す。絶縁膜２２は、熱処理時の保護膜として
機能する。

【０１００】次いで、絶縁膜２２を除去した後、図２２
に示すように、半導体基板１Ａの主面に接触させた状態
で、例えばルテニウム等からなるゲート電極形成用の導
体膜２３をスパッタリング法等によって堆積する。ゲー
ト電極形成用の導体膜２３をルテニウムとすることで成
膜温度を３００℃よりも低くすることができ、他の金属
材料に比べて低温で成膜できる。また、ルテニウムは、
その酸化物（ＲｕＯ₂）も導電性を有しているので、そ
の後の熱処理によってルテニウムが酸化されたとしても
コンタクト抵抗が増加するという問題も生じない。導体
膜２３をルテニウムに代えて、例えば白金とすることも
できる。続いて、導体膜２３上に、例えば酸化シリコン
からなる絶縁膜をＣＶＤ法等によって堆積した後、これ
を通常のフォトリソグラフィ技術およびドライエッチン
グ技術によってパターニングすることにより、ゲート電
極形成用の絶縁膜２４を形成する。

【０１０１】次いで、絶縁膜２４を形成した際のフォト
レジストパターンを除去した後、絶縁膜２４をエッチン
グマスクとして、導体膜２３をエッチング法によってパ
ターニングすることにより、図２３に示すように、半導
体基板１Ａの能動層２１上にゲート電極（電極配線）２
３ａを形成する。このゲート電極２３ａと半導体基板１
Ａとの接触界面にはショトキー接合が形成されている。
このゲート電極２３ａ形成時のエッチング処理に際し
て、本実施の形態２においては、例えば６０℃に加温し
たオルト過ヨウ素酸（濃度３０wt％）と硝酸（濃度３０
wt％）の混合水溶液をエッチング液として用いた。これ
により、ドライエッチング処理によりゲート電極２３ａ
を形成した場合に比べて、ＭＥＳＦＥＴのソース・ドレ
イン部分への損傷を大幅に低減させることができるの
で、ＭＥＳＦＥＴの電気的特性を向上させることが可能
となる。したがって、ＭＥＳＦＥＴを有する半導体装置
の歩留まり、信頼性および性能を向上させることが可能
となる。また、ドライエッチング処理によりゲート電極
２３ａを形成する場合よりも速く、容易に、しかも損傷
を与えずにゲート電極２３ａを形成できる。このため、
ＭＥＳＦＥＴを有する半導体装置の製造工程の簡略化が
可能となり、そのスループットを向上させることが可能
となる。また、ドライエッチング処理によりゲート電極
２３ａを形成する場合よりも安く、ゲート電極２３ａを
形成することができる。これらにより、ＭＥＳＦＥＴを
有する半導体装置の製造コストを下げることが可能とな
る。

【０１０２】次いで、図２４に示すように、半導体基板
１Ａ上に、例えば窒化シリコンからなる絶縁膜２５を、
例えば厚さが５００ｎｍ程度となるようにプラズマＣＶ
Ｄ法等によって堆積する。続いて、この絶縁膜２５を異
方性のドライエッチングによって若干エッチバックす
る。これにより、図２５に示すように、ゲート電極２３
ａの側面に相対的に厚いゲート側壁膜２５ａを形成す
る。また、ゲート電極２３ａの上面を露出させる。さら
に、ゲート電極２３ａおよびゲート側壁膜２５ａの形成
領域以外の領域に相対的に薄い保護膜２５ｂを形成す
る。

【０１０３】次いで、ゲート電極２３ａおよびゲート側
壁膜２５ａをマスクとして、半導体基板１Ａに対して、
例えばシリコンをイオン打ち込みすることにより、図２
６に示すように、ＭＥＳＦＥＴのソース・ドレイン用の
ｎ⁺型半導体領域２６ａ，２６ｂをゲート電極２３ａに
対して自己整合的に形成する。このイオン注入処理に際
して、保護膜２５ｂは半導体基板１Ａの主面を保護する
機能を有している。続いて、ソース・ドレイン用のｎ⁺
型半導体領域２６ａ，２６ｂ上に、オーミック電極２７
を形成する。オーミック電極２７は、例えばＡｕＧｅ上
にＡｕが積層されてなる。このようにして、ＭＥＳＦＥ
ＴＱａが完成する。

【０１０４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１０５】前記実施の形態では、洗浄液として、溶質
との反応やウエハへの汚染が問題とならない水を溶媒と
する水溶液を使用した場合について説明したが、それに
限定されるものではなく、例えば有機溶媒や水以外の無
機溶媒を使用したものであってもよい。

【０１０６】また、前記実施の形態では、キャパシタの
電極をＲｕで構成した場合について説明したが、本発明
のウエハ洗浄方法は、キャパシタの電極をＲｕ以外の白
金属金属、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）、
ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム
（Ｏｓ）などで構成する場合にも適用することができ
る。電極をイリジウムで構成する場合の洗浄液には、オ
ルト過ヨウ素酸などを使用する。また、白金のパターニ
ング用の溶液には王水を使用し、パラジウムのパターニ
ング用の溶液には王水や濃硝酸を使用する。

【０１０７】また、前記実施の形態１においては、情報
蓄積用容量素子の形成に本発明を適用した場合について
説明したが、これに限定されるものではなく種々変更可
能であり、他の容量素子の形成に本発明を適用すること
も可能である。

【０１０８】また、前記実施の形態１においては、情報
蓄積用容量素子の下部電極が断面凹状の場合に本発明を
適用した場合ついて説明したが、これに限定されるもの
ではなく種々変更可能であり、例えば断面矩形状や板状
の場合にも本発明を適用することが可能である。

【０１０９】また、前記実施の形態２においてはＭＥＳ
ＦＥＴのゲート電極のパターン形成技術に本発明を適用
した場合について説明したが、これに限定されるもので
はなく種々変更可能であり、例えばショトキーダイオー
ド等のような所定のダイオードにおける電極を、例えば
ルテニウム等のような白金金属で構成し、その電極のパ
ターン形成技術に本発明を適用できる。

【０１１０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを有する半導体装置およびＭＥＳＦＥＴを有する半導
体装置に適用した場合について説明したが、それに限定
されるものではなく、例えばＳＲＡＭ（Static Random
Access Memory）またはフラッシュメモリ（ＥＥＰＲＯ
Ｍ；Electric Erasable Programmable Read Only Memor
y）等のようなメモリ回路を有する半導体装置、マイク
ロプロセッサ等のような論理回路を有する半導体装置あ
るいは上記メモリ回路と論理回路とを同一半導体基板に
設けている混載型の半導体装置にも適用できる。また、
例えばＭＩＳＦＥＴのゲート絶縁膜を酸化タンタル（Ｔ
ａ₂Ｏ₅）等のような高誘電体材料で構成するＣＭＩＳ
（Complementary MIS）集積回路等にも適用することが
できる。

【０１１１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、半導体基板上に堆積された遷移金
属含有膜をハロゲン化オキソ酸を有する溶液によってパ
ターニングすることにより、遷移金属含有膜を異方性ド
ライエッチングでは除去できないような微細な部分にわ
たって等方的に除去することができるので、遷移金属含
有膜のパターニングを良好に行うことが可能となる。 (2).本発明によれば、半導体基板上に堆積された遷移金
属含有膜をハロゲン化オキソ酸を有する溶液によってパ
ターニングすることにより、遷移金属含有膜を選択的に
エッチング除去することができるので、他の部分に損傷
を与えたり、除去してしまったりすることなく、遷移金
属含有膜のパターニングを良好に行うことが可能とな
る。 (3).上記(1)または(2)により、半導体装置の歩留まりを
向上させることが可能となる。 (4).上記(1)または(2)により、半導体装置の信頼性を向
上させることが可能となる。 (5).上記(1)または(2)により、半導体装置の性能を向上
させることが可能となる。 (6).本発明によれば、半導体基板上に堆積された遷移金
属含有膜をハロゲン化オキソ酸を有する溶液によってパ
ターニングすることにより、遷移金属含有膜を異方性ド
ライエッチング処理でパターニングする場合よりも速く
パターニングすることが可能となる。 (7).本発明によれば、半導体基板上に堆積された遷移金
属含有膜をハロゲン化オキソ酸を有する溶液によってパ
ターニングすることにより、遷移金属含有膜を異方性ド
ライエッチング処理でパターニングする場合よりも製造
工程の簡略化が可能となる。 (8).上記(6)または(7)により、半導体装置の製造上のス
ループットを向上させることが可能となる。 (9).本発明によれば、半導体基板上に堆積された遷移金
属含有膜をハロゲン化オキソ酸を有する溶液によってパ
ターニングすることにより、異方性ドライエッチング処
理の場合よりも安くパターニングすることが可能とな
る。 (10).上記(9)により、半導体装置の製造コストを低減す
ることが可能となる。

【図面の簡単な説明】

【図１】半導体製造プロセスで使用されている各種洗浄
液によるルテニウムのエッチングレートを示す図であ
る。

【図２】各種酸化剤におけるルテニウムのエッチングレ
ートを示す図である。

【図３】各種濃度のオルト過ヨウ素酸水溶液とルテニウ
ムのエッチングレートとの関係を示すグラフである。

【図４】オルト過ヨウ素酸水溶液に硝酸を添加した水溶
液を使ってルテニウムをエッチングしたときの硝酸濃度
とエッチングレートとの関係を示すグラフである。

【図５】（ａ）〜（ｆ）は、オルト過ヨウ素酸水溶液に
硝酸水溶液を添加した溶液を使ってルテニウムをエッチ
ングしたときの硝酸混合比率とエッチングレートとの関
係を示すグラフである。

【図６】オルト過ヨウ素酸水溶液に硝酸水溶液を添加し
た溶液におけるルテニウムのエッチングレートを等高線
で表示したグラフである。

【図７】オルト過ヨウ素酸水溶液に市販の各種酸を添加
した場合のルテニウムのエッチングレートの変化を示す
図である。

【図８】オルト過ヨウ素酸水溶液に硝酸水溶液を添加し
た溶液における各種膜のエッチングレートを示す図であ
る。

【図９】（ａ），（ｂ）は本発明の一実施の形態である
半導体装置の製造工程中における要部断面図である。

【図１０】（ａ），（ｂ）は図９に続く半導体装置の製
造工程中における要部断面図である。

【図１１】（ａ），（ｂ）は図１０に続く半導体装置の
製造工程中における要部断面図である。

【図１２】（ａ），（ｂ）は図１１に続く半導体装置の
製造工程中における要部断面図である。

【図１３】図１２（ｂ）の要部拡大断面図である。

【図１４】（ａ），（ｂ）は図１２に続く半導体装置の
製造工程中における要部断面図である。

【図１５】図１４（ｂ）の要部拡大断面図である。

【図１６】（ａ），（ｂ）は図１４に続く半導体装置の
製造工程中における要部断面図である。

【図１７】（ａ），（ｂ）は図１６に続く半導体装置の
製造工程中における要部断面図である。

【図１８】図１７（ｂ）の要部拡大断面図である。

【図１９】（ａ），（ｂ）は図１８に続く半導体装置の
製造工程中における要部断面図である。

【図２０】図１９（ｂ）の要部拡大断面図である。

【図２１】本発明の他の実施の形態である半導体装置の
製造工程中における要部断面図である。

【図２２】図２１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２３】図２２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２４】図２３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２５】図２４に続く半導体装置の製造工程中におけ
る要部断面図である。

【図２６】図２５に続く半導体装置の製造工程中におけ
る要部断面図である。

【符号の説明】

１半導体基板１Ａ半導体基板２素子分離部３ｐ型ウエル４ゲート絶縁膜５ゲート電極６ａｎ型半導体領域７キャップ絶縁膜８絶縁膜９ａ〜９ｅ絶縁膜１０ａ，１０ｂコンタクトホール１１プラグ１２スルーホール１３プラグ１４絶縁膜１５孔（凹部）１６導体膜１７シリサイド膜（電極配線）１８導体膜１８ａ下部電極（電極配線）１９容量絶縁膜２０導体膜２０ａ上部電極（電極配線）２１能動層２２絶縁膜２３導体膜２３ａゲート電極（電極配線）２４絶縁膜２５絶縁膜２５ａゲート側壁膜２５ｂ保護膜２６ａ，２６ｂｎ⁺型半導体領域２７オーミック電極ＷＬワード線Ｑｓメモリセル選択用ＭＩＳＦＥＴＱａＭＥＳＦＥＴＣ情報蓄積用容量素子Ｈｍハードマスク

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 27/10 ４４４Ｂ 27/108 ６２１Ｂ 21/8242 ６５１ 21/338 29/80 Ｍ 29/812 (72)発明者伊藤雅樹東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 4M104 AA01 AA05 AA09 AA10 BB01 BB04 BB06 BB07 CC03 CC05 DD04 DD08 DD16 DD17 DD22 DD26 DD37 DD43 DD64 DD91 FF13 GG09 GG10 GG12 GG16 GG19 HH16 HH20 5F033 GG03 GG04 HH04 HH07 HH19 HH33 HH34 JJ04 KK01 MM05 MM08 MM13 PP06 PP15 QQ08 QQ09 QQ10 QQ11 QQ18 QQ20 QQ31 QQ35 QQ37 QQ48 QQ58 RR04 RR06 SS04 SS11 SS15 TT08 VV06 VV10 VV16 XX33 XX34 5F043 AA26 BB18 GG02 5F083 AD10 AD48 BS07 BS19 ER22 FR02 GA27 HA02 JA06 JA14 JA15 JA17 JA32 JA35 JA38 JA56 MA06 MA17 MA20 NA01 PR03 PR05 PR06 PR07 PR12 PR21 PR22 PR33 PR39 PR40 5F102 GA14 GA16 GB01 GC01 GD01 GJ05 GL05 GT03 HC11 HC15

Claims

【特許請求の範囲】

【請求項１】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上に遷移金属含有膜を堆積する工程、
（ｂ）前記遷移金属含有膜をハロゲン化オキソ酸を有す
る溶液によってパターニングすることにより所定の電極
配線を形成する工程。
【請求項２】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上に遷移金属含有膜を堆積する工程、
（ｂ）前記遷移金属含有膜をオルト過ヨウ素酸を有する
溶液によってパターニングすることにより所定の電極配
線を形成する工程。
【請求項３】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上に遷移金属含有膜を堆積する工程、
（ｂ）前記遷移金属含有膜をオルト過ヨウ素酸および硝
酸を有する溶液によってパターニングすることにより所
定の電極配線を形成する工程。
【請求項４】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上にルテニウムを堆積する工程、
（ｂ）前記ルテニウムをハロゲン化オキソ酸を有する溶
液によってパターニングすることにより所定の電極配線
を形成する工程。
【請求項５】以下の工程を有することを特徴とする半
導体装置の製造方法；（ａ）半導体基板上にルテニウムを堆積する工程、
（ｂ）前記ルテニウムをオルト過ヨウ素酸を有する溶液
によってパターニングすることにより所定の電極配線を
形成する工程。