JP4759079B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法、特に、貴金属を含むシリサイド層や貴金属を含む電極等を有する半導体装置の製造方法に関する。
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）微細プロセスではデバイスの更なる高性能化・低消費電力化が求められている。そのような状況において、従来のＣＭＯＳプロセスではシリサイド抵抗をさらに低くするために、シリサイド材料としてＮｉやＣｏを用いたＮｉＳｉやＣｏＳｉが用いられている。
しかしながら、一方で、微細プロセスでは接合リーク電流の低減のためにＮｉＳｉやＣｏＳｉのシリサイド反応を抑制する必要がある。そのため、シリサイド材料としてＮｉまたはＣｏにＰｔまたはＰｄを５〜１０％程度混入した合金が用いられている。中でもシリサイド材料としてＮｉとＰｔの合金(ＮｉＰｔ)を用いた場合には、耐熱性の向上および接合リーク電流の抑制の効果が期待される。
シリサイド化の工程では、合金をＳｉ基板上に成膜後、熱酸化処理を施すことで合金とＳｉが反応してシリサイドが形成されるが、残留する未反応の合金は除去する必要がある。ここで、例えばシリサイド材料としてＮｉとＰｔの合金(ＮｉＰｔ)を用いた場合、シリサイド形成後に未反応のＮｉＰｔを除去するために、硫酸と過酸化水素の混合液のような酸化力の高い酸が用いられる（例えば、特許文献１参照）。
図１１（ａ）、（ｂ）は従来のシリサイド形成工程を示す図である。図１１（ａ）に示す工程では、上面の一部がシリサイド形成領域として露出したシリコンからなる半導体基板１２３を準備した後、半導体基板１２３の非シリサイド領域上に絶縁膜１２４を形成し、次いで、シリサイド材料としてＮｉＰｔ１２５を半導体基板１２３上の全体に成膜する。その後、熱酸化処理を施すことでシリサイド領域においてＮｉＳｉとＮｉＰｔＳｉとの混晶のシリサイド層１２６を形成する。なお、以降の記載においては、ＮｉＳｉとＮｉＰｔＳｉとの混晶をまとめてＮｉＰｔＳｉと称する。
次に、図１１（ｂ）に示す工程では、未反応のＮｉＰｔ１２５を除去し、ＮｉＰｔＳｉのみを残す。本工程では、硫酸と過酸化水素の混合溶液１２７を用いて未反応のＮｉＰｔ１２５を除去する。
しかしながら、シリサイド形成プロセスにおいて未反応のＮｉＰｔ１２５を除去するために硫酸と過酸化水素の混合液のような酸化力の高い酸を用いると、Ｎｉを溶解することは出来るが、化学反応性が低いＰｔは溶解することが出来ず、半導体基板上に残留する。このため、Ｐｔの残留を防ぐためには、混合溶液１２７に代えて、これよりも強力な酸化力を有する王水（硝酸、塩酸を含む溶液）が用いられる（例えば、特許文献２参照）。
また、近年、ＩＣカードや汎用マイコン向けに強誘電体メモリ（ＦｅＲＡＭ）や強誘電体メモリ混載ロジックＬＳＩの実用化が盛んとなり、ＦｅＲＡＭの容量膜として、ＰＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ３）やＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜が使用されている。
特開２００２-１２４４８７号公報 特開２００８-１１８０８８号公報
しかしながら、これらの強誘電体膜が直接、基板に接していると基板が酸化されて容量特性が劣化してしまうため、これらの強誘電体膜を使用する場合には、下部容量電極および上部容量電極としてこれらの強誘電体膜と反応しない貴金属が使用されており、その中でも特にＰｔが上部電極と下部電極に使用されることが多い。ここで、容量素子の形成において、Ｐｔを下部電極と上部電極に用いる場合、下部電極と上部電極の形成工程でＰｔを成膜するが、その際、基板裏面にＰｔ汚染物が付着する。基板裏面上または裏面絶縁膜上にＰｔ汚染物が１×１０１０ａｔｏｍ／ｃｍ２程度残留していると、容量素子のライフタイムや電気特性に悪影響が出る。
そこで、基板裏面のＰｔ汚染物を除去することが必要になるが、Ｐｔは王水にしか溶解しないため、一般的な金属除去薬液であるＳＰＭ（硫酸と過酸化水素水の溶液）やＨＰＭ（塩酸と過酸化水素水の溶液）を用いてもＰｔ汚染物を低減することは出来ない。そのため、基板裏面のＰｔ汚染物を低減するには王水が用いられる。また、下部電極の形成時と上部電極の形成時において、不要なＰｔ膜をウェットエッチングで溶解除去する場合にも王水が用いられる。
しかしながら、王水（硝酸、塩酸を含む溶液）やその希釈水を用いてＰｔ残留物、Ｐｔ汚染物あるいはＰｔ膜を溶解しようとすると、以下のような課題が発生する。
王水は、王水中の塩化ニトロシルの酸化力によってＰｔを塩化物として溶解させるが、塩化ニトロシルが形成されてからその濃度が安定するためには、王水調合後１〜２時間を要する。また一方で、王水調合後から時間が経過するにつれて塩化ニトロシル濃度が低下し、王水調合後２０時間を越えるとＰｔのエッチングレートが極端に低下して事実上Ｐｔを溶解しなくなる。すなわち、Ｐｔ溶解能を確保するためには、王水調合直後から２時間までは薬液を使用せずに待機する必要があり、かつ、王水調合後２０時間を越えた時点で液交換を行う必要がある。このような待機時間の存在や頻繁な薬液交換のため、エッチング装置の稼働率は著しく低下する。また、王水は腐食性が極めて高いために、装置に防食対策を施してもその金属部分の腐食を完全に防止することは出来ず、金属部材を頻繁に交換する必要がある。
本発明は、上記課題に鑑みてなされたものであり、Ｐｔ残留物、Ｐｔ汚染物あるいはＰｔ膜を効果的にエッチングし、且つ、エッチング装置の金属部材の腐食進行を抑制することができる半導体装置の製造方法を提供することにある。
上記の課題を解決するために、本発明の第１の半導体装置の製造方法は、シリコンを含む半導体層を有する基板上または前記基板上に形成されたシリコンを含む導電膜上に、貴金属を含む金属膜を形成する工程（ａ）と、前記工程（ａ）の後、前記基板に対して熱処理を行って前記貴金属とシリコンとを反応させ、前記基板上または前記導電膜上に前記貴金属を含むシリサイド膜を形成する工程（ｂ）と、前記工程（ｂ）の後、第１の薬液を用いて未反応の前記貴金属を活性化する工程（ｃ）と、第２の薬液を用いて前記工程（ｃ）で活性化された未反応の前記貴金属を溶解する工程（ｄ）とを備え、前記工程（ｄ）は、前記工程（ｃ）から３０分以内に行われる。
この方法によれば、シリサイド膜の形成後に貴金属を溶解する工程のみを行う場合に比べて、貴金属を含む残留物の除去を著しく効果的に行うことが可能となる。また、工程（ｄ）では未反応の貴金属が活性化した状態で除去できるので、第２の薬液中の有効成分の濃度が低くても貴金属を除去することができ、従来よりも長時間第２の薬液を使用することが可能となる。さらに、従来の方法に比べて第２の薬液の薬液による処理を低温で行うことができるので、エッチング装置の金属部分の腐食を抑え、第２の薬液の蒸発や変質も抑えることができる。
前記貴金属は白金（Ｐｔ）であり、前記第１の薬液は硫酸系溶液と酸化剤との混合溶液であり、前記第２の薬液は塩酸系溶液と酸化剤との混合溶液であってもよい。この場合、Ｐｔによる汚染を防ぎつつ、Ｐｔを含むシリサイドを形成することができる。
前記第１の薬液は、硫酸と過酸化水素水との混合溶液、硫酸とオゾン水との混合溶液および電解硫酸水のうちから選ばれた１つであることが好ましい。
前記工程（ｃ）では、前記第１の薬液が、８０℃以上の液温度で使用されることが好ましい。
前記第１の薬液について、前記硫酸と過酸化水素との混合溶液における混合比は体積比で１〜５：１の比率であり、前記硫酸とオゾン水との混合溶液における混合比は１〜５：１の比率であることが好ましい。
前記第２の溶液は、硝酸と塩酸との混合液、塩酸と過酸化水素水との混合液、塩酸とオゾン水との混合液、塩酸に過マンガン酸カリウムを混合した溶液、塩酸と三酸化クロムを混合した溶液、塩酸に塩素酸カリウムを混合した溶液、塩酸に四酸化オスミウムを混合した溶液およびそれらの希釈液のうちから選ばれた１つであることが好ましい。
前記工程（ｃ）では、前記第２の薬液が、４０℃以上の液温度で使用されることにより、エッチング装置の腐食を効果的に抑えることができるので、好ましい。
前記硝酸と塩酸との混合液における硝酸と塩酸の混合比は１：３〜７の比率であり、前記塩酸と過酸化水素水との混合液における塩酸と過酸化水素水との混合比は３〜５：１の比率であり、前記塩酸とオゾン水との混合液における塩酸とオゾン水との混合比は３〜５：１の比率であり、前記塩酸に過マンガン酸カリウムを混合した溶液は塩酸に過マンガン酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に三酸化クロムを混合した溶液は塩酸に三酸化クロムを１〜５ｗｔ％混入した溶液であり、前記塩酸に塩素酸カリウムを混合した溶液は塩酸に塩素酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に四酸化オスミウムを混合した溶液は塩酸に四酸化オスミウムを１〜６ｗｔ％混入した溶液であり、それらの希釈液における希釈度は７倍以下であることが好ましい。
本発明の第２の半導体装置の製造方法は、基板上に形成された層間絶縁膜上に、第１の貴金属を含む第１の金属膜を形成する工程（ａ）と、前記工程（ａ）の後、前記基板の裏面に付着した前記第１の貴金属を含む汚染物を除去する工程（ｂ）と、前記工程（ａ）の後、前記第１の金属膜を選択的に除去して下部電極を形成する工程（ｃ）と、前記下部電極上に、容量絶縁膜を形成する工程（ｄ）と、前記容量絶縁膜上及び前記基板上に、第２の貴金属を含む第２の金属膜を形成する工程（ｅ）と、前記工程（ｅ）の後、前記基板の裏面に付着した前記第２の貴金属を含む汚染物を除去する工程（ｆ）と、前記工程（ｅ）の後、前記第２の金属膜を選択的に除去して上部電極を形成する工程（ｇ）とを備えている。
この方法によれば、工程（ｂ）、（ｆ）で基板裏面に付着する貴金属を含む汚染物を除去するので、信頼性の高い半導体装置を製造することができる。
前記工程（ｂ）と前記工程（ｃ）とは同時に行い、前記工程（ｂ）及び前記工程（ｃ）では、第１の薬液として硫酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属を活性化した後、第２の薬液として塩酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属を溶解し、前記工程（ｆ）と前記工程（ｇ）とは同時に行い、前記工程（ｆ）及び前記工程（ｇ）では、前記第１の薬液を用いて前記第２の貴金属を活性化した後、前記第２の薬液を用いて前記第２の貴金属を溶解することにより、下部電極及び上部電極を形成しながら基板裏面の汚染物を効果的に除去できるので、好ましい。
前記工程（ｂ）および前記工程（ｃ）において、前記第２の薬液を用いて前記第１の貴金属を溶解する処理は、前記第１の薬液を用いて前記第１の貴金属を活性化する処理から３０分以内に行い、前記工程（ｆ）および前記工程（ｇ）において、前記第２の薬液を用いて前記第２の貴金属を溶解する処理は、前記第１の薬液を用いて前記第２の貴金属を活性化する処理から３０分以内に行うことが好ましい。
本発明の第３の半導体装置の製造方法は、基板上に形成された層間絶縁膜上に、下から順に、第１の貴金属を含む第１の金属膜、絶縁膜および第２の貴金属を含む第２の金属膜を形成する工程（ａ）と、前記第２の金属膜、絶縁膜および第１の金属膜を一括して選択的に除去して、前記第１の金属膜から下部電極を、前記絶縁膜から容量絶縁膜を、前記第２の金属膜から上部電極をそれぞれ形成する工程（ｂ）と、前記工程（ｂ）の後、前記基板の裏面に付着した前記第１の貴金属および前記第２の貴金属を含む汚染物を除去する工程（ｃ）とを備えている。
この方法によれば、工程（ｂ）でキャパシタを作製した後に基板裏面に付着した第１の貴金属及び第２の貴金属を含む汚染物を除去できるので、信頼性の高い半導体記憶装置等を作製することができる。
また、前記工程（ｃ）では、第１の薬液として硫酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属および前記第２の貴金属を活性化し、第２の薬液として塩酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属及び前記第２の貴金属を溶解することが好ましい。
前記工程（ｃ）において、前記第２の薬液を用いて前記第１の貴金属及び前記第２の貴金属を溶解する処理は、前記第１の薬液を用いて前記第１の貴金属及び前記第２の貴金属を活性化する処理から３０分以内に行うことが好ましい。
前記第１の薬液は、硫酸と過酸化水素水との混合溶液、硫酸とオゾン水との混合溶液および電解硫酸水のうちから選ばれた１つであることが好ましい。
前記第１の薬液は８０℃以上の液温度で使用されることが好ましい。
前記第１の薬液について、前記硫酸と過酸化水素との混合溶液における硫酸と過酸化水素との混合比は１〜５：１の比率であり、前記硫酸とオゾン水との混合溶液における硫酸とオゾン水との混合比は１〜５：１の比率であることが好ましい。
前記第２の溶液は、硝酸と塩酸との混合液、塩酸と過酸化水素水との混合液、塩酸とオゾン水との混合液、塩酸に過マンガン酸カリウムを混合した溶液、塩酸と三酸化クロムを混合した溶液、塩酸に塩素酸カリウムを混合した溶液、塩酸に四酸化オスミウムを混合した溶液およびそれらの希釈液から選ばれた溶液であってもよい。
前記第２の薬液は４０℃以上の液温度で使用されることが好ましい。
前記硝酸と塩酸との混合液における硝酸と塩酸の混合比は１：３〜７の比率であり、前記塩酸と過酸化水素水との混合液における塩酸と過酸化水素水との混合比は３〜５：１の比率であり、前記塩酸とオゾン水との混合液における塩酸とオゾン水との混合比は３〜５：１の比率であり、前記塩酸に過マンガン酸カリウムを混合した溶液は塩酸に過マンガン酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に三酸化クロムを混合した溶液は塩酸に三酸化クロムを１〜５ｗｔ％混入した溶液であり、前記塩酸に塩素酸カリウムを混合した溶液は塩酸に塩素酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に四酸化オスミウムを混合した溶液は塩酸に四酸化オスミウムを１〜６ｗｔ％混入した溶液であり、それらの希釈液における希釈度は７倍以下であってもよい。
本発明の半導体装置の製造方法によれば、王水やその希釈水を用いてＰｔ残留物、Ｐｔ汚染物あるいはＰｔ膜を溶解する際に、王水やその希釈水の液寿命を向上させ、エッチング装置の稼働率を向上することができ、また、エッチング装置の金属部材の腐食進行を抑制することができる。
（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態における半導体装置の製造方法を説明するための、ＰｔのＰＨ-電位図である。 第１の実施形態に係る方法と従来の方法において、Ｐｔのエッチング量と王水調合後の経過時間との関係を示す図である。 第１の実施形態に係る方法と従来の方法において、ウェハ面内でのＰｔのエッチング量を示す図である。 （ａ）、（ｂ）は、従来の方法で洗浄処理した半導体基板のＳＥＭ画像を示す図であり、（ｃ）は、第１の実施形態に係る方法で洗浄処理した半導体基板のＳＥＭ画像を示す図である。 希釈王水によるウェハ面内のＰｔエッチング量の放置時間依存性を示す図である。 第１の実施形態に係る方法によるＯＤ間ショートを表した図である。 塩酸と酸化剤を含む混合液を用いた場合の従来の方法と第１の実施形態に係る方法でのＰｔのエッチング量を示す図である。 （ａ）〜（ｊ）は、第２の実施形態に係るＦｅＲＡＭの製造方法を示す断面図である。 ６０秒間の希釈王水処理のみを行った場合と、第２の実施形態に係る方法を用いた場合とでのＩＣＰ−ＭＳ測定による基板裏面のＰｔ汚染量の評価結果を示す図である。 （ａ）、（ｂ）は従来のシリサイド形成工程を示す図である。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図１（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。同図は、シリサイドの例としてＮｉＰｔシリサイドを形成する工程を示している。
まず、図１（ａ）に示す工程で、シリコンからなる半導体基板１にＳＴＩ等により素子分離領域２を形成した後、素子分離領域２に囲まれた半導体基板１上に、ゲート酸化膜３と、そのゲート酸化膜３上に設けられ、多結晶シリコンからなるゲート電極（導電膜）４とを形成する。次に、公知の方法を用いてゲート電極４の両側面にシリコン酸化膜からなるサイドウォール５を形成し、半導体基板１のうちゲート電極４の両側方に位置する領域に高濃度の不純物を含むソース・ドレイン拡散層５ａを形成し、ＭＯＳ型トランジスタを形成する。
次に、図１（ｂ）に示す工程で、半導体基板１の上面全体の上に不純物が導入されていないシリコン酸化膜６を膜厚２０ｎｍ〜７０ｎｍで成膜し、次いで、シリサイド反応層を形成しない非シリサイド領域上にはシリコン酸化膜６を残し、シリサイド反応層を形成するシリサイド領域上ではシリコン酸化膜６を除去する。その後、シリサイド材料としてＰｔ含有量が２〜１０ｗｔ％で膜厚が７〜１５ｎｍのＮｉＰｔ膜７を半導体基板１上の全体に形成し、シリサイド反応を均一にするために保護膜として膜厚が７〜１５ｎｍのＴｉＮ膜８をＮｉＰｔ膜７上に形成する。
次に、図１（ｃ）に示す工程で、２００〜４００℃の温度下で熱処理を施すことで、半導体基板１のソース・ドレイン拡散層５ａ上およびゲート電極４上のＮｉＰｔ膜７をそれぞれ半導体基板１のシリコンと反応させ、膜厚が８．５ｎｍ〜１６．５ｎｍのＮｉＰｔＳｉからなるシリサイド層９を形成する。この際、素子分離領域２や非シリサイド領域のシリコン酸化膜６上のＮｉＰｔ膜７はシリサイド反応しない。
次に、図１（ｄ）に示す工程で、ＳＰＭ処理（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１、処理温度８０℃以上１６０℃以下）を施すことでＴｉＮ膜８と未反応のＮｉＰｔ膜７を除去する。この後、半導体基板１を水洗、乾燥する。ここで、ＳＰＭを用いた場合、ＴｉＮ膜８とＮｉＰｔ膜７中のＮｉは溶解できるがＰｔを溶解することができないため、半導体基板１上や素子分離領域２上およびゲート電極４上にＰｔ粒子１１が残留する。なお、上記のＳＰＭの組成比は、濃度が９８ｗｔ％の濃硫酸（Ｈ２ＳＯ４）と３１ｗｔ％の過酸化水素水とを所定の体積比で混合することを表している。
しかしながら、上記した条件のＳＰＭ処理を行なえば、ＴｉＮ膜８と未反応のＮｉＰｔ膜７中のＮｉを溶解すると同時に、シリサイド層９の表面に溶解腐食反応を防止するシリコン酸化膜１０を形成することができる。また、上記した条件のＳＰＭ処理を行なえば、図２に示すＰＨ−電位図からわかるように、強酸下で酸化還元電位を１．３Ｖ以上とすることができ、ＰｔＯやＰｔＯＨのラジカルが形成される。これらのラジカルによってＰｔ粒子１１が活性化される。なお、１．３Ｖ以上の酸化還元電位は、過酸化水素水を用いても実現することができる。また、Ｐｔ粒子１１を活性化させる溶液はＳＰＭに限定されるものではなく、他に硫酸系に酸化剤を加えた薬液があり、例えば硫酸とオゾン水の混合液（Ｈ２ＳＯ４：Ｏ３＝１〜５：１（体積比）、処理温度８０℃以上１６０℃以下）、電解硫酸液（処理温度８０℃以上１００℃以下）などの溶液がある。ここで、硫酸とオゾン水の混合液を生成するのに用いられる硫酸は９８ｗｔ％であり、オゾン水はオゾン濃度が２０ｐｐｍのものである。ここで、活性化されたＰｔ粒子１１は、通常の６０〜１８０秒程度の水洗では、活性化前の状態に戻ることはほとんどないと考えられる。
次に、図１（ｅ）に示す工程で、活性化されたＰｔ粒子１１を王水（硝酸：塩酸１：３〜７、処理温度４０℃以上７０℃以下）またはそれを水で７倍以下に希釈した希釈溶液によって溶解する。なお、王水処理のみの場合、５５℃以上にしなければＰｔ粒子を除去することができなかったが、本実施形態の方法では、Ｐｔ粒子１１を活性化しているため、４０℃以上であればエッチングレートを大きく落とさずにＰｔ粒子１１を除去することができる。本実施形態の方法では、王水での処理温度を下げることができるので、薬液（王水）の蒸発を低減するとともに薬液をより安定化できるので、従来の方法に比べて製造コストを大きく低減することが可能となる。さらに、処理温度を下げることでエッチング装置での金属腐食を低減することもできる。
図３は、本実施形態の方法と従来の方法において、Ｐｔのエッチング量と王水調合後の経過時間との関係を示す図である。ここでは、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１）処理を１００℃〜１６０℃で行って基板上に残留するＰｔ粒子を活性化させた後に、希釈王水（硝酸：塩酸：水＝１：５：４）を用いて６０℃、９０秒間処理した場合（本実施形態の方法）と、残留するＰｔ粒子の活性化処理を行なわず、希釈王水処理のみの場合（従来の方法）とを示している。
図３から分かるように、希釈王水処理のみの場合では、Ｐｔのエッチング量は希釈王水調合直後から１時間まではあまり大きくなく、その後増加するものの調合後２０時間以降は全くエッチングされておらず、薬液寿命が短い。一方、上記のＳＰＭ処理でＰｔを活性化させた場合は、調合直後から調合後１２０時間までＰｔのエッチング量は安定し、かつＰｔの活性化処理なしの場合に比べて２倍以上に向上しており、薬液寿命は非常に長い。これは、活性化されたＰｔは活性化されていないＰｔよりも低濃度の塩化ニトロシル濃度で溶解できるためであると推測される。
図４は、本実施形態の方法と従来の方法において、ウェハ内の位置ごとのＰｔのエッチング量を示す図である。ここでは、枚葉式洗浄装置を用いてＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１、処理温度１００℃〜１６０℃）の処理によって残留Ｐｔ粒子を活性化させた後に、１２０秒の水洗と６０秒の乾燥を行い、その後、希釈王水（硝酸：塩酸：水＝１：５：４、処理温度６０℃）で９０秒間処理した場合（本実施形態の方法）と、残留Ｐｔ粒子の活性化処理を行なわず、希釈王水処理のみの場合における、希釈王水の調合後３時間経過時でのＰｔのウェハ面内エッチング量分布を示したものである。
図４から分かるように、希釈王水処理のみの場合では、ウェハ外周部のエッチング量がウェハ中央部のエッチング量に比べて大きく低下している。一方、上記のＳＰＭ処理でＰｔを活性化させた場合は、ウェハ中央部のエッチング量とほぼ同等のエッチング量を示し、かつＰｔの活性化処理なしの場合に比べてウェハ外周部のエッチング量が約５倍に増加している。従来の方法において、ウェハ外周部でエッチング量がウェハ中央部よりも小さくなっているのは、外周部で王水の流れが速くなるため王水が十分に滞留できないことや、ウェハ外周部では供給される王水の温度が低下していること等によると考えられる。一方、本実施形態の方法において、ウェハ周辺部でのエッチング量の低下が抑えられているのは、王水の温度が低下してもＰｔが活性化しているためにエッチングレートが下がりにくいためと推察される。
図５（ａ）、（ｂ）は、従来の方法で洗浄処理した半導体基板の走査型電子顕微鏡（ＳＥＭ）画像を示す図であり、（ｃ）は、本実施形態の方法で洗浄処理した半導体基板のＳＥＭ画像を示す図である。図５（ａ）、（ｂ）は、残留Ｐｔ粒子の活性化処理を行わず、希釈王水（硝酸：塩酸：水＝１：５：４）による処理のみを６０℃でそれぞれ１２０秒間、及び１８０秒間行った結果を示す。また、図５（ｃ）は、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１）を用いて１００℃〜１６０℃で処理することで残留Ｐｔ粒子を活性化させた後に、希釈王水（硝酸：塩酸：水＝１：５：４）を用いて６０℃で３０秒間処理した結果を示す。
図５から分かるように、希釈王水処理のみの場合では１２０秒間処理してもＰｔ粒子が除去されず、１８０秒間処理することでようやくＰｔ粒子が除去されている。一方、上記のＳＰＭ処理でＰｔを活性化させた場合は、わずか３０秒間処理するだけでＰｔ粒子が完全に除去されている。このように、本実施形態の方法によれば、処理時間の大幅な短縮が可能となる。
図６は、希釈王水によるウェハ面内のＰｔエッチング量の放置時間依存性を示す図である。同図の横軸はウェハ中心からの距離を示す。ここでは、Ｐｔを活性化するＳＰＭ処理工程におけるＳＰＭ吐出終了直後からＰｔ粒子を溶解する希釈王水処理工程における希釈王水吐出開始直前までの時間を、４分、３０分、６０分にした場合の結果を示す。ここで、ＳＰＭ処理後のウェハは１２０秒間の水洗後、６０秒間乾燥させてから大気中で放置した。ウェハは装置で処理をするためにケースの各スロット位置に戻した状態で放置される。
図６から分かるように、ＳＰＭ処理と希釈王水処理のとの間の放置時間が３０分であればウェハ外周部もウェハ中心部と同様の高いエッチング量を示すが、ＳＰＭ処理後６０分まで放置するとＰｔはエッチングされるものの、Ｐｔウェハ外周部でのエッチング量が著しく低下する。このことから、Ｐｔエッチング量の観点からは、Ｐｔ粒子の活性化の工程とＰｔ粒子溶解の工程の間の放置時間は３０分以下に制限することが好ましい。なお、放置時間が長くなると大気中の酸素の影響によって活性Ｐｔラジカルが消滅したり、Ｐｔ粒子の表面電位が元の状態に戻ったりするためにＰｔのエッチング量が落ちるものと推測される。ＳＰＭ処理工程の水洗、乾燥後に酸素を含有しない雰囲気、例えば窒素雰囲気中でウェハを保管することで希釈王水処理までの時間を３０分以上に延長することができる。
図７は、ＳＰＭ処理によるＰｔ粒子の活性化工程と、希釈王水で３０秒間処理するＰｔ粒子の溶解工程とを６０分間間隔をおいて分割処理した場合と、両工程を連続して行った場合とにおける、素子分離領域を挟んで隣接した活性領域（ＯＤ）間の電気的分離評価（ショート評価）結果を示す図である。ここでは、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１）を用いて１００℃〜１６０℃でＰｔ粒子の活性化工程を行い、希釈王水（硝酸：塩酸：水＝１：５：４）を用いて６０℃でＰｔ粒子の溶解工程を行った。
図７から分かるように、ＳＰＭ処理後６０分経過してから希釈王水で処理するとＯＤ間ショート不良が多発するが、ＳＰＭ処理直後に希釈王水で処理するとＯＤ間ショート不良は発生していない。ここで、ショート不良は発生の有無はリーク電流が１Ｘ１０−２ｐＡ／μｍ以上かどうかで判定している。このことから、ＯＤ間ショート評価の観点からは、Ｐｔ粒子の活性化工程とＰｔ粒子の溶解工程の間の放置時間は６０分以下に制限することが好ましい。
以上のように、硫酸系に酸化剤を加えた薬液の処理によってＰｔを活性化させた後に、王水またはその希釈水処理を行うと、Ｐｔの表面が活性化されてＰｔが溶解しやすくなる。このために、従来よりも王水の液寿命を６倍長時間化することが出来る。また、Ｐｔの表面が活性化されることでＰｔが溶解しやすくなるために、王水またはその希釈水処理の際にＰｔのエッチングレートが従来の２倍以上に向上する。その結果、薬液の処理時間を半分以下に短縮することができ、エッチング装置の稼働率の大幅な向上がもたらされ、１回の処理でのエッチング装置の腐食を従来に比べて低減することができる。このように、本実施形態の洗浄方法によれば、ＳＰＭのみを用いた場合、及び希釈王水のみを用いた場合に比べてＰｔの除去効果が飛躍的に高まっており、ＳＰＭと希釈王水を用いることの相乗効果を得ることができる。
なお、本実施形態では、Ｐｔ残留物を溶解する溶液は、王水（硝酸：塩酸１：３〜７、４０℃以上７０℃以下）またはそれを水で７倍以下に希釈した希釈溶液を用いたが、これに限定されるものではなく、塩素と酸化剤を含む薬液であってもよい。例えば、塩酸と過酸化水素水との混合液(ＨＣｌ：Ｈ２Ｏ２＝３〜５：１、処理温度４０℃以上７０℃以下)、塩酸とオゾン水の混合液(ＨＣｌ：Ｏ３＝３〜５：１、処理温度４０℃以上７０℃以下）、塩酸に過マンガン酸カリウムを混合した溶液（ＫＭｎＯ４：１〜７ｗｔ％、処理温度４０℃以上７０℃以下）、塩酸に三酸化クロムを混合した溶液（ＣｒＯ３：１〜５ｗｔ％、処理温度４０℃以上７０℃以下）、塩酸に塩素酸カリウムを混合した溶液（ＫＣｌＯ３：１〜７ｗｔ％、処理温度４０℃以上７０℃以下）、塩酸に四酸化オスミウムを混合した溶液（ＯｓＯ４：１〜６ｗｔ％、処理温度４０℃以上７０℃以下）や以上の溶液を水で１〜７倍に希釈した希釈液であっても王水と同様の効果を得ることができる。
図８は、塩酸と酸化剤を含む混合液を用いた場合の従来の方法（図中の「活性化処理無し」）と本実施形態の方法（図中の「活性化処理あり」）でのＰｔのエッチング量を示す図である。ここでは、Ｐｔ残留物を溶解する溶液の例として、塩酸と過酸化水素水の混合液(ＨＣｌ：Ｈ２Ｏ２＝５：１、処理温度５０℃）、塩酸とオゾン水の混合液(ＨＣｌ：Ｏ３＝５：１、処理温度５０℃）、塩酸と塩素酸カリウムを混合した溶液（ＫＣｌＯ３：５ｗｔ％、処理温度５０℃）、塩酸と過マンガン酸カリウムの混合液（ＫＭｎＯ ４ ：５ｗｔ％、処理温度５０℃）を挙げ、それぞれで９０秒処理した結果を示す。また、ＳＰＭはＨ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１のものを使用した。
図８から分かるように、各薬液ともＳＰＭ処理を施すことでＰｔエッチング量が著しく増加し、Ｐｔを溶解していることが分かる。このように、塩酸と酸化剤との混合液を用いてもＳＰＭ処理と組み合わせることによって効果的にＰｔを除去できることが分かる。また、上記した塩素と酸化剤を含む薬液である、塩酸と過水の混合液(ＨＣｌ：Ｈ２Ｏ２＝３〜５：１、処理温度４０℃以上７０℃以下)、塩酸とオゾン水の混合液(ＨＣｌ：Ｏ３＝３〜５：１、処理温度４０℃以上７０℃以下）、塩酸に過マンガン酸カリウムを混合した溶液（ＫＭｎＯ４：１〜７ｗｔ％、処理温度４０℃以上７０℃以下）、塩酸に三酸化クロムを混合した溶液（ＣｒＯ３：１〜５ｗｔ％、処理温度４０℃以上７０℃以下）、塩酸に塩素酸カリウムを混合した溶液（ＫＣｌＯ３：１〜７ｗｔ％、処理温度４０℃以上７０℃以下）、塩酸に四酸化オスミウムを混合した溶液（ＯｓＯ４：１〜６ｗｔ％、処理温度４０℃以上７０℃以下）およびこれらの溶液を水で７倍以下に希釈した希釈液は、王水またはその希釈水よりも腐食性の弱い薬液であるため、エッチング装置に用いられる金属部材の腐食進行を抑制できる効果をもたらす。そのため、Ｐｔの表面を活性化する処理と同一装置で処理しても安全性が高く、より安価な装置で汚染を防止することができる。
ここで、２チャンバー仕様などのマルチチャンバー装置の場合、処理シーケンスは、まず一方のチャンバーにてＰｔを活性化する薬液を施し、その後、１２０秒の水洗と必要であれば６０秒の乾燥を行なった後に、他方のチャンバーにてＰｔを溶解する薬液を施し、１２０秒の水洗と６０秒の乾燥を行なう。また、一つのチャンバーで複数の薬液プロセス処理が可能な１チャンバーマルチプロセス仕様装置の場合の処理シーケンスは、まずＰｔを活性化する薬液を施し、１２０秒の水洗後、Ｐｔを溶解する薬液を施し、１２０秒の水洗と６０秒の乾燥を行なう。
また、本実施形態では、Ｐｔ粒子の活性化の工程と、王水またはそれを水で７倍以下に希釈した希釈溶液を用いたＰｔ粒子溶解の工程との間の放置時間を３０分以下に制限することが好ましいとしたが、Ｐｔ粒子の活性化の工程と上記した他の塩素と酸化剤を含む各種薬液によるＰｔ粒子溶解の工程間の放置時間についても３０分以下に制限することが好ましい。
なお、Ｐｔ粒子の活性化工程およびＰｔ除去工程を実施するエッチング装置として枚葉式洗浄装置あるいは使い捨てのスプレー式洗浄装置を使用すれば、バッチ式洗浄装置による処理に比べて同一処理槽内でのウェハへのパーティクル転写を防止できるためより好ましい。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、第１の実施形態と重複する部分については同一符号を使用し、その説明は省略する。
図９（ａ）〜（ｊ）は、第２の実施形態に係るＦｅＲＡＭの製造方法を示す断面図である。本実施形態のＦｅＲＡＭは、強誘電体膜をＰｔからなる下部電極と上部電極との間に挟んでなる容量素子とＭＯＳ型トランジスタとを組み合わせて形成されている。
まず、図９（ａ）に示す工程で、第１の実施形態で示したＭＯＳ型トランジスタをシリコンからなる半導体基板１上に形成する。次に、半導体基板１上に、シリコン酸化膜からなる第１の層間絶縁膜１３をＣＶＤ法により成膜した後、ＭＯＳ型トランジスタのソース・ドレイン拡散層と電気的に接続するコンタクトホール形成領域をエッチングにより開口し、ホール内にＴｉ膜、タングステン膜をこの順で成膜してコンタクトプラグ１４を形成する。
次に、図９（ｂ）に示す工程で、容量素子の下部電極１５となるＰｔ膜１５ａを成膜した後、Ｐｔ膜１５ａ上にハードマスク３０を所定形状に形成する。
次に、図９（ｃ）に示す工程で、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１）を用いた８０℃以上１６０℃以下での処理によって、除去したい領域のＰｔ表面を活性化した後に、王水（硝酸：塩酸１：３〜７）またはそれを水で７倍以下に希釈した希釈溶液を用いて４０℃以上７０℃以下で不要なＰｔを除去し、下部電極１５を形成する。
次に、図９（ｄ）に示す工程で、半導体基板１上に、シリコン酸化膜からなる第２の層間絶縁膜１６を形成した後、ＣＭＰ（Chemical Mechanical Polishing）を用いた研磨により下部電極１５の上面を露出させる。次に、例えばＰＺＴ等からなる強誘電体膜を下部電極１５及び第２の層間絶縁膜１６の上に形成した後に、強誘電体膜上にフォトレジストパターンまたはハードマスクを所定形状に形成し、不要な強誘電体膜をドライエッチングによって除去する。その後、ハードマスクも除去する。これにより、所定形状の強誘電体膜１７を形成する。
次に、図９（ｅ）に示す工程で、容量素子の上部電極１８となるＰｔ膜１８ａを第２の層間絶縁膜１６及び強誘電体膜１７上に成膜した後、Ｐｔ膜上に所定形状のハードマスク３５を形成する。
次に、図９（ｆ）に示す工程で、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１）を用いて８０℃以上１６０℃以下で処理することによって、除去したい領域のＰｔ表面を活性化する。続いて、王水（硝酸：塩酸１：３〜７）またはそれを水で７倍以下に希釈した希釈溶液を用いて４０以上７０℃以下で不要なＰｔを除去し、上部電極１８を形成する。
なお、図９（ｂ）〜（ｆ）では、容量素子の下部電極１５、強誘電体膜１７および上部電極１８をそれぞれ別々にパターニングして形成したが、図９（ｇ）、（ｈ）に示すように、容量素子の下部電極１５となるＰｔ膜と、ＰＺＴ等からなる強誘電体膜１７と、容量素子の上部電極１８となるＰｔ膜とを連続して成膜した後、フォトレジストパターンまたはハードマスク４０を所定形状に形成し、不要な上下層のＰｔ膜と中層の強誘電体膜とをドライエッチングで一括に除去して容量素子を形成しても構わない。
次に、図９（ｉ）に示す工程で、容量素子を覆うように、半導体基板１上にシリコン酸化膜からなる第３の層間絶縁膜１９を形成した後、第３の層間絶縁膜１９における上部電極１８上の部分に、上部配線２１と上部電極１８とを接続するための開口部２０をドライエッチング法で形成する。
次に、図９（ｊ）に示すように、この開口部２０を埋め込むように、半導体基板上に金属膜を形成した後、所望の形状にパターニングして上部配線２１を形成する。その後、上部配線２１を覆うように、半導体基板１上にシリコン窒化膜等からなる第４の層間絶縁膜２２を形成することで、強誘電体容量素子を有する半導体メモリ装置を形成する。
本実施形態の半導体装置の製造方法において、図９（ｂ）に示すＰｔ膜１５ａの成膜後、図９（ｅ）に示す上部電極１８となるＰｔ膜１８ａの成膜後、または図９（ｇ）、（ｈ）に示す下部電極１５となるＰｔ膜、強誘電体膜１７となるＰＺＴ膜１７ａおよび上部電極１８となるＰｔ膜１８ａの成膜後、および不要なＰｔとＰＺＴを一括でドライエッチング除去した後に、半導体基板１の裏面にＰｔ汚染物３２が付着する。
先に説明したように、基板裏面上または基板裏面の絶縁膜上にＰｔ汚染物が１×１０１０ａｔｏｍ／ｃｍ２より多く残留していると、容量素子のライフタイムや電気特性に悪影響を及ぼす。一方、基板裏面のＰｔ汚染物を除去するために、一般的な金属除去薬液であるＳＰＭ（硫酸と過酸化水素水との混合溶液）やＨＰＭ（塩酸と過酸化水素水との混合溶液）を用いても、Ｐｔは王水にしか溶解しないため、Ｐｔ汚染物を低減することが出来ない。そこで、基板裏面のＰｔ汚染物を低減するために王水またはその希釈王水を用いる。
図１０は、６０秒間の希釈王水処理（硝酸：塩酸：水＝１：５：４、処理温度６０℃）のみを行った場合と、本実施形態の方法を用いた場合とでのＩＣＰ−ＭＳ（誘導結合プラズマ質量分析）測定による基板裏面のＰｔ汚染量の評価結果を示す図である。本実施形態の方法として、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１）処理を施してＰｔを活性化させた後に希釈王水（硝酸：塩酸：水＝１：５：４、処理温度６０℃、処理時間６０秒）で処理した場合を示している。
図１０から分かるように、希釈王水処理のみの場合では基板裏面に残留するＰｔ汚染量が５×１０１０ａｔｏｍ／ｃｍ２程度であるのが、本実施形態の方法で処理した場合ではＰｔ汚染量が１×１０１０ａｔｏｍ／ｃｍ２以下まで低減できている。
本実施形態では、図９（ｂ）に示す下部電極１５を構成するＰｔ膜１５ａの成膜後、図９（ｅ）に示す上部電極１８を構成するＰｔ膜１８ａの成膜後、あるいは図９（ｈ）に示すＰｔ膜１５ａとＰＺＴ膜１７ａとＰｔ膜１８ａの成膜後に不要なＰｔとＰＺＴを一括でドライエッチング除去した後に、基板裏面に対してＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１、処理温度８０℃以上１６０℃以下）の処理を施してＰｔを活性化し、続いて王水（硝酸：塩酸１：３〜７、４０℃以上７０℃以下）またはそれを水で７倍以下に希釈した希釈溶液によって不要なＰｔを除去している。これと同時に、以上の結果が示すように、本実施形態の方法によれば、基板裏面に付着するＰｔ汚染物を、容量素子のライフタイムや電気特性に悪影響を及ぼさないレベルまで低減することができる。
また、第１の実施形態で図３を用いて説明したように、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１〜５：１、処理温度１００℃以上１６０℃以下）によってＰｔを活性化させた場合は、調合直後から１２０時間後までＰｔが安定してエッチングされ、さらに、エッチング量が活性化処理なしの場合に比べて２倍以上に向上する。
本実施形態においてもこのエッチング方法を使用しているため、図９（ｃ）および（ｆ）にあるように、ＳＰＭ処理でＰｔを活性化させた後に王水処理を行うことで従来よりも王水の液寿命が６倍長くなり、またＰｔエッチング量が２倍以上向上するため、処理時間を半分以下に短縮することができ、装置稼働率を大幅に向上することが出来る。また、４０℃以上７０℃以下の比較的低い温度で処理できるので、王水の蒸発や変質を抑えることができる。加えて、下部電極１５や上部電極１８をドライエッチングで形成する場合に比べて工程数を増加させずに基板裏面のＰｔ汚染を効果的に防ぐことができる。
なお、本実施形態においても第１の実施形態と同様に、Ｐｔ粒子の活性化の工程の薬液吐出終了直後から、王水またはそれを水で７倍以下に希釈した希釈溶液を用いたＰｔ粒子溶解の工程の王水吐出開始直前までの時間を３０分以下に制限することが好ましい。
また、Ｐｔを活性化させる溶液としては、ＳＰＭ以外に硫酸系に酸化剤を加えた薬液があり、硫酸とオゾン水の混合液（Ｈ２ＳＯ４：Ｏ３＝１：１〜５、処理温度８０℃以上１６０℃以下）、電解硫酸液（処理温度８０℃以上１００℃以下）などの溶液でも上記と同様の効果が得られる。
また、本実施形態では、下部電極または上部電極として、Ｐｔ以外にＩｒ（イリジウム）、Ｐｄ（パラジウム）、Ｒｈ（ロジウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）の単層または積層膜で構成される貴金属を用いても構わない。ここで、下部電極または上部電極としてＩｒが使用された場合、Ｉｒを活性化するには酸化還元電位が１．０ｅＶ以上の薬液の処理を行うことで活性なＩｒラジカルが形成される。また、Ｉｒを活性化する薬液としてＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝３〜８：１、処理温度６０℃以上１４０℃以下）、硫酸とオゾン水の混合液（Ｈ２ＳＯ４：Ｏ３＝３〜８：１、処理温度６０℃以上１４０℃以下）、電解硫酸液（処理温度６０℃以上１００℃以下）などの溶液がある。
なお、本実施形態では、下部電極形成時と上部電極形成時の不要なＰｔなどの貴金属を溶解する工程や、基板裏面に付着したＰｔ汚染物などの貴金属汚染物を除去する工程などに使用する溶液として、王水（硝酸：塩酸１：３〜７、処理温度４０℃以上７０℃以下）またはそれを水で７倍以下に希釈した希釈溶液を用いたが、これに限定されるものではなく、塩素と酸化剤を含む薬液であれば、例えば、塩酸と過酸化水素水の混合液(ＨＣｌ：Ｈ２Ｏ２＝３〜５：１、処理温度４０℃以上７０℃以下)、塩酸とオゾン水の混合液(ＨＣｌ：Ｏ３＝３〜５：１、４０℃以上７０℃以下）、塩酸に過マンガン酸カリウムを混合した溶液（ＫＭｎＯ４：１〜７ｗｔ％、４０℃以上７０℃以下）、塩酸に三酸化クロムを混合した溶液（ＣｒＯ３：１〜５ｗｔ％、４０℃以上７０℃以下）、塩酸に塩素酸カリウムを混合した溶液（ＫＣｌＯ３：１〜７ｗｔ％、４０℃以上７０℃以下）、塩酸に四酸化オスミウムを混合した溶液（ＯｓＯ４：１〜６ｗｔ％、４０℃以上７０℃以下）や以上の溶液を水で１〜７倍に希釈した希釈液であっても同様の効果を得ることができる。以上の溶液は王水またはその希釈水よりも腐食性が弱いが、Ｐｔなどの貴金属が活性化された後に用いるとＰｔなどの貴金属を溶解することが出来る。さらに、以上の溶液は、王水またはその希釈水よりも腐食性の弱い薬液であるため、エッチング装置に用いられる金属部材の腐食進行を抑制できる効果をもたらす。そのため、Ｐｔの表面を活性化する処理と同一装置で処理しても安全性が高く、より安価な装置で汚染を防止することができる。
また、本実施形態では、Ｐｔの活性化の工程のＳＰＭ吐出終了直後から、王水またはそれを水で７倍以下に希釈した希釈溶液を用いたＰｔ溶解の工程の希釈王水吐出開始直前までの時間を３０分以下に制限することが好ましいとしたが、Ｐｔの活性化の工程の薬液吐出終了直後から上記した他の塩素と酸化剤を含む各種薬液によるＰｔ溶解の工程の薬液吐出開始直前までの時間についても３０分以下に制限することが好ましい。
なお、Ｐｔの活性化工程およびＰｔ除去工程を実施するエッチング装置として枚葉式洗浄装置あるいは使い捨てのスプレー式洗浄装置を使用すれば、バッチ式洗浄装置を用いる場合に比べてウェハへのパーティクル転写を防止できるためより好ましい。
なお、本実施形態の方法では下部電極１５の形成、及び上部電極１８の形成をＰｔの活性化及びＰｔの溶解と同時に行っているが、下部電極１５及び上部電極１８をそれぞれドライエッチングで形成した後、ＳＰＭと王水等を用いて基板裏面に残留するＰｔの除去を行ってもよい。
また、以上で説明した各実施形態に係る半導体装置において、半導体基板以外にも、シリコンを含む半導体層を有するＳＯＩ基板などを用いることができる。
以上に説明したように、本発明の半導体装置の製造方法は、貴金属を含むシリサイドを有する半導体装置や貴金属を用いた電極を有する半導体装置などに有用である。
１ 半導体基板
２ 素子分離領域
３ ゲート酸化膜
４ ゲート電極
５ サイドウォール
５ａ ソース・ドレイン拡散層
６ シリコン酸化膜
７ ＮｉＰｔ膜
８ ＴｉＮ膜
９ シリサイド層
１０ シリコン酸化膜
１１ Ｐｔ粒子
１３ 第１の層間絶縁膜
１４ コンタクトプラグ
１５ 下部電極
１５ａ Ｐｔ膜
１６ 第２の層間絶縁膜
１７ 強誘電体膜
１７ａ ＰＺＴ膜
１８ 上部電極
１８ａ Ｐｔ膜
１９ 第３の層間絶縁膜
２０ 開口部
２１ 上部配線
２２ 第４の層間絶縁膜
３０、３５、４０ ハードマスク
３２ Ｐｔ汚染物

Claims (17)

  1. シリコンを含む半導体層を有する基板上または前記基板上に形成されたシリコンを含む導電膜上に、白金を含む金属膜を形成する工程（ａ）と、
    前記工程（ａ）の後、前記基板に対して熱処理を行って前記金属膜と前記半導体層または前記導電膜に含まれるシリコンとを反応させ、前記基板上または前記導電膜上に前記白金を含むシリサイド膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後、第１の薬液を用いて未反応の前記白金を活性化する工程（ｃ）と、
    第２の薬液を用いて前記工程（ｃ）で活性化された未反応の前記白金を溶解する工程（ｄ）とを備え、
    前記工程（ｄ）は、前記工程（ｃ）から３０分以内に行われ、
    前記第１の薬液は硫酸系溶液と酸化剤との混合溶液であり、前記第２の薬液は塩酸系溶液と酸化剤との混合溶液であることを特徴とする半導体装置の製造方法。
  2. 前記第１の薬液は、硫酸と過酸化水素水との混合溶液、硫酸とオゾン水との混合溶液および電解硫酸水のうちから選ばれた１つであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（ｃ）では、前記第１の薬液が、８０℃以上の液温度で使用されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１の薬液について、前記硫酸と過酸化水素との混合溶液における混合比は体積比で１〜５：１の比率であり、前記硫酸とオゾン水との混合溶液における混合比は１〜５：１の比率であることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第２の薬液は、硝酸と塩酸との混合液、塩酸と過酸化水素水との混合液、塩酸とオゾン水との混合液、塩酸に過マンガン酸カリウムを混合した溶液、塩酸と三酸化クロムを混合した溶液、塩酸に塩素酸カリウムを混合した溶液、塩酸に四酸化オスミウムを混合した溶液およびそれらの希釈液のうちから選ばれた１つであることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記工程（ｄ）では、前記第２の薬液が、４０℃以上の液温度で使用されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記硝酸と塩酸との混合液における硝酸と塩酸の混合比は１：３〜７の比率であり、前記塩酸と過酸化水素水との混合液における塩酸と過酸化水素水との混合比は３〜５：１の比率であり、前記塩酸とオゾン水との混合液における塩酸とオゾン水との混合比は３〜５：１の比率であり、前記塩酸に過マンガン酸カリウムを混合した溶液は塩酸に過マンガン酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に三酸化クロムを混合した溶液は塩酸に三酸化クロムを１〜５ｗｔ％混入した溶液であり、前記塩酸に塩素酸カリウムを混合した溶液は塩酸に塩素酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に四酸化オスミウムを混合した溶液は塩酸に四酸化オスミウムを１〜６ｗｔ％混入した溶液であり、それらの希釈液における希釈度は７倍以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 基板上に形成された層間絶縁膜上に、第１の貴金属を含む第１の金属膜を形成する工程（ａ）と、
    前記工程（ａ）の後、前記基板の裏面に付着した前記第１の貴金属を含む汚染物を除去する工程（ｂ）と、
    前記工程（ａ）の後、前記第１の金属膜を選択的に除去して下部電極を形成する工程（ｃ）と、
    前記下部電極上に、容量絶縁膜を形成する工程（ｄ）と、
    前記容量絶縁膜上及び前記基板上に、第２の貴金属を含む第２の金属膜を形成する工程（ｅ）と、
    前記工程（ｅ）の後、前記基板の裏面に付着した前記第２の貴金属を含む汚染物を除去する工程（ｆ）と、
    前記工程（ｅ）の後、前記第２の金属膜を選択的に除去して上部電極を形成する工程（ｇ）とを備え、
    前記工程（ｂ）と前記工程（ｃ）とは同時に行い、前記工程（ｂ）及び前記工程（ｃ）では、第１の薬液として硫酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属を活性化した後、第２の薬液として塩酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属を溶解し、
    前記工程（ｆ）と前記工程（ｇ）とは同時に行い、前記工程（ｆ）及び前記工程（ｇ）では、前記第１の薬液を用いて前記第２の貴金属を活性化した後、前記第２の薬液を用いて前記第２の貴金属を溶解することを特徴とする半導体装置の製造方法。
  9. 前記工程（ｂ）および前記工程（ｃ）において、前記第２の薬液を用いて前記第１の貴金属を溶解する処理は、前記第１の薬液を用いて前記第１の貴金属を活性化する処理から３０分以内に行い、
    前記工程（ｆ）および前記工程（ｇ）において、前記第２の薬液を用いて前記第２の貴金属を溶解する処理は、前記第１の薬液を用いて前記第２の貴金属を活性化する処理から３０分以内に行うことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 基板上に形成された層間絶縁膜上に、下から順に、第１の貴金属を含む第１の金属膜、絶縁膜および第２の貴金属を含む第２の金属膜を形成する工程（ａ）と、
    前記第２の金属膜、絶縁膜および第１の金属膜を一括して選択的に除去して、前記第１の金属膜から下部電極を、前記絶縁膜から容量絶縁膜を、前記第２の金属膜から上部電極をそれぞれ形成する工程（ｂ）と、
    前記工程（ｂ）の後、前記基板の裏面に付着した前記第１の貴金属および前記第２の貴金属を含む汚染物を除去する工程（ｃ）とを備え、
    前記工程（ｃ）では、第１の薬液として硫酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属および前記第２の貴金属を活性化し、第２の薬液として塩酸系溶液と酸化剤との混合溶液を用いて前記第１の貴金属及び前記第２の貴金属を溶解することを特徴とする半導体装置の製造方法。
  11. 前記工程（ｃ）において、前記第２の薬液を用いて前記第１の貴金属及び前記第２の貴金属を溶解する処理は、前記第１の薬液を用いて前記第１の貴金属及び前記第２の貴金属を活性化する処理から３０分以内に行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１の薬液は、硫酸と過酸化水素水との混合溶液、硫酸とオゾン水との混合溶液および電解硫酸水のうちから選ばれた１つであることを特徴とする請求項８または１０に記載の半導体装置の製造方法。
  13. 前記第１の薬液は８０℃以上の液温度で使用されることを特徴とする請求項８〜１２のうちいずれか１つに記載の半導体装置の製造方法。
  14. 前記第１の薬液について、前記硫酸と過酸化水素との混合溶液における硫酸と過酸化水素との混合比は１〜５：１の比率であり、前記硫酸とオゾン水との混合溶液における硫酸とオゾン水との混合比は１〜５：１の比率であることを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 前記第２の薬液は、硝酸と塩酸との混合液、塩酸と過酸化水素水との混合液、塩酸とオゾン水との混合液、塩酸に過マンガン酸カリウムを混合した溶液、塩酸と三酸化クロムを混合した溶液、塩酸に塩素酸カリウムを混合した溶液、塩酸に四酸化オスミウムを混合した溶液およびそれらの希釈液から選ばれた溶液であることを特徴とする請求項８〜１４のうちいずれか１つに記載の半導体装置の製造方法。
  16. 前記第２の薬液は４０℃以上の液温度で使用されることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記硝酸と塩酸との混合液における硝酸と塩酸の混合比は１：３〜７の比率であり、前記塩酸と過酸化水素水との混合液における塩酸と過酸化水素水との混合比は３〜５：１の比率であり、前記塩酸とオゾン水との混合液における塩酸とオゾン水との混合比は３〜５：１の比率であり、前記塩酸に過マンガン酸カリウムを混合した溶液は塩酸に過マンガン酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に三酸化クロムを混合した溶液は塩酸に三酸化クロムを１〜５ｗｔ％混入した溶液であり、前記塩酸に塩素酸カリウムを混合した溶液は塩酸に塩素酸カリウムを１〜７ｗｔ％混入した溶液であり、前記塩酸に四酸化オスミウムを混合した溶液は塩酸に四酸化オスミウムを１〜６ｗｔ％混入した溶液であり、それらの希釈液における希釈度は７倍以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186984A (ja) * 2009-01-13 2010-08-26 Panasonic Corp 半導体装置の製造方法
US20130130500A1 (en) * 2010-08-05 2013-05-23 Showa Denko K.K. Composition for removal of nickel-platinum alloy-based metals
US8784572B2 (en) * 2011-10-19 2014-07-22 Intermolecular, Inc. Method for cleaning platinum residues on a semiconductor substrate
US8835318B2 (en) * 2012-03-08 2014-09-16 Globalfoundries Inc. HNO3 single wafer clean process to strip nickel and for MOL post etch
JP5787098B2 (ja) 2012-08-22 2015-09-30 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
JP5880860B2 (ja) 2012-10-02 2016-03-09 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
US20140248770A1 (en) * 2013-03-01 2014-09-04 Globalfoundries Inc. Microwave-assisted heating of strong acid solution to remove nickel platinum/platinum residues
TWI517235B (zh) * 2013-03-01 2016-01-11 栗田工業股份有限公司 半導體基板洗淨系統以及半導體基板的洗淨方法
KR20200118504A (ko) * 2018-03-02 2020-10-15 램 리써치 코포레이션 가수분해를 사용한 선택적인 증착

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786233A (ja) * 1993-09-14 1995-03-31 Nec Corp 半導体装置の製造方法およびその製造装置
JPH09321250A (ja) * 1996-06-03 1997-12-12 Mitsubishi Electric Corp 半導体装置の製造方法およびその製造装置
JP2002184748A (ja) * 2000-12-12 2002-06-28 Matsushita Electric Ind Co Ltd エッチング液及びそれを使用したエッチング方法
JP2002368200A (ja) * 2001-06-08 2002-12-20 Sony Corp 半導体記憶装置
US6887793B2 (en) * 2002-05-29 2005-05-03 Taiwan Semiconductor Manufacturing Co., Ltd Method for plasma etching a wafer after backside grinding
US7544610B2 (en) * 2004-09-07 2009-06-09 International Business Machines Corporation Method and process for forming a self-aligned silicide contact
US20070020925A1 (en) * 2005-07-22 2007-01-25 Chao-Ching Hsieh Method of forming a nickel platinum silicide
JP2007123527A (ja) * 2005-10-27 2007-05-17 Toshiba Corp 半導体装置の製造方法
FR2896339A1 (fr) * 2006-01-18 2007-07-20 St Microelectronics Crolles 2 Procede de retrait selectif d'un metal non-siliciure
US7618891B2 (en) * 2006-05-01 2009-11-17 International Business Machines Corporation Method for forming self-aligned metal silicide contacts
US20080009134A1 (en) * 2006-07-06 2008-01-10 Tsung-Yu Hung Method for fabricating metal silicide
JP5309454B2 (ja) * 2006-10-11 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5076557B2 (ja) * 2007-03-06 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009056347A (ja) * 2007-08-30 2009-03-19 Toshiba Corp 希王水の調整方法、及び半導体装置の製造方法
JP2010186984A (ja) * 2009-01-13 2010-08-26 Panasonic Corp 半導体装置の製造方法
JP4749471B2 (ja) * 2009-01-13 2011-08-17 パナソニック株式会社 半導体装置の製造方法

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