JP4199232B2 - 半導体集積回路装置の量産方法 - Google Patents

半導体集積回路装置の量産方法 Download PDF

Info

Publication number
JP4199232B2
JP4199232B2 JP2005361467A JP2005361467A JP4199232B2 JP 4199232 B2 JP4199232 B2 JP 4199232B2 JP 2005361467 A JP2005361467 A JP 2005361467A JP 2005361467 A JP2005361467 A JP 2005361467A JP 4199232 B2 JP4199232 B2 JP 4199232B2
Authority
JP
Japan
Prior art keywords
film
wafer
integrated circuit
mass production
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005361467A
Other languages
English (en)
Other versions
JP2006148149A (ja
Inventor
卓也 二瀬
智則 佐伯
未映子 菓子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005361467A priority Critical patent/JP4199232B2/ja
Publication of JP2006148149A publication Critical patent/JP2006148149A/ja
Application granted granted Critical
Publication of JP4199232B2 publication Critical patent/JP4199232B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

本発明は、半導体集積回路装置の量産技術に関し、特に、大量のウエハを複数の工程に渡って連続処理する際に、ルテニウム（Ｒｕ）などの遷移金属を含有する膜を堆積したウエハに対するリソグラフィ工程と、他の工程群に属するウエハに対するリソグラフィ工程とを共用する量産ラインで行われる半導体製造プロセスに適用して有効な技術に関する。
従来、半導体製造以外の産業分野においては、廃棄物などに含まれる白金族元素の回収を目的として、白金族元素を溶解液に溶かして分離する技術が知られている。
特開平７−１５７８３２号公報（伊藤等）（特許文献１）は、廃電子部品、貴金属含有廃触媒、廃宝飾品などに含まれる金や白金族元素などの貴金属を溶解液に溶かして回収する技術を開示している。貴金属の溶解には、２種類のハロゲンからなるハロゲン間化合物（ＣｌＦ、ＢｒＦ、ＢｒＣｌ、ＩＣｌ、ＩＣｌ３、ＩＢｒなど）の水溶液とハロゲン化オキソ酸（ヨウ素酸、臭素酸または塩素酸）の水溶液とを１：９〜９：１の範囲で混合した溶解液が使用される。この溶解液に溶解した貴金属は、まずハロゲン化錯体として分離され、次いでこのハロゲン化錯体を分解する液（水酸化ナトリウム、水酸化ホウ素ナトリウム、ヒドラジンまたはその塩、亜硫酸またはその塩、重亜硫酸など）を添加することにより、金属として回収される。
特開平７−２２４３３３号公報（和田等）（特許文献２）は、使用済み核燃料の再処理工程で発生する不溶解残渣中に含まれるルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）などの貴金属を含む核分裂生成合金を、ヨウ素単体（または臭素単体）を添加したヨウ化水素酸（または臭化水素酸）の溶解液に浸漬することにより、液体金属抽出などの前処理を経ることなく水溶液として溶解させる技術を開示している。ここで、上記溶解液は、ヨウ化水素酸（または臭化水素酸）の濃度を５〜５７重量％の範囲、添加するヨウ素単体（または臭素単体）の濃度を前者の水溶液１リットル当たり０．０１〜０．５モルの範囲とすることが好ましいとされている。
特開平７−１５７８３２号公報 特開平７−２２４３３３号公報
１Ｇｂｉｔ以降の大容量ＤＲＡＭ(Dynamic Random Access Memory)は、微細化されたメモリセルの蓄積電荷量を確保するために、情報蓄積容量素子（キャパシタ）の容量絶縁膜を、比誘電率が１００以上のＡＢＯ３型酸化物、すなわちペロブスカイト型複酸化物であるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）などの高誘電体材料で構成する。また、さらに次世代の容量絶縁膜材料として、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）、ＰＬＴ（ＰｂＬａＸＴｉ１−ＸＯ３）、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ３、ＳｒＴｉＯ３、ＢａＴｉＯ３といったペロブスカイト型結晶構造を含む強誘電体材料の導入も検討されている。
キャパシタの容量絶縁膜に上記のような高／強誘電体材料を使用する場合は、容量絶縁膜を挟む上下部電極用の導電膜も上記高／強誘電体材料に対して親和性が高い金属、例えば白金族金属（Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）、Ｉｒ（イリジウム）、Ｐｔ（白金））を主構成材料として含有する導電膜を使用する必要がある。特に、ルテニウム（Ｒｕ）は、エッチングの制御性や膜の安定性に優れていることから、容量絶縁膜を前記のような高／強誘電体材料で構成するキャパシタの電極材料として有力視されている。
一方、高速ロジックＬＳＩの分野では、配線幅の微細化に伴う配線抵抗の増大および信頼性の低下を防ぐ対策として、基板上に堆積した絶縁膜に配線溝（およびスルーホール）を形成し、次いでこの配線溝（およびスルーホール）の内部を含む絶縁膜上にＡｌ膜よりも電気抵抗が低い銅（Ｃｕ）膜を堆積した後、配線溝の外部の不要な銅膜を化学機械研磨（ＣＭＰ）法によって除去する、いわゆるダマシン(Damascene)法による埋め込み銅配線の導入が進められている。この埋め込み銅配線は、ロジックＬＳＩのみならず、ＤＲＡＭなどのメモリ分野においても導入が検討されている。
しかし、上記した白金族金属、ペロブスカイト型高／強誘電体あるいは銅のように、従来のウエハプロセスでは使用されていなかった新規な遷移金属やそれを含有する材料を半導体製造プロセスに導入するに際しては、これらの遷移金属によるウエハの汚染を防止する対策が必要となる。特に、銅などの遷移金属はシリコン（Ｓｉ）中での拡散係数が大きく、アニール工程（熱処理工程）で容易に基板に到達するため、極めて低濃度であってもデバイス特性に深刻な悪影響を及ぼす怖れがある。
例えばＤＲＡＭなどの汎用ＬＳＩの製造プロセスでは、設備投資を極力抑制して製造コストを低減するために、リソグラフィ装置（光露光装置、ＥＢ露光装置）、各種検査装置、アニール（熱処理）装置などをゲート絶縁膜形成前の初期素子形成工程および配線工程で共用しており、前記のような新材料を使用するキャパシタ形成工程でもこれらの共用装置が使用される。すなわち、これらの共用装置においては、キャパシタ形成工程を実行するためのウエハが装置から搬出された後、初期素子形成工程を実行するためのウエハや配線工程を実行するためのウエハが装置に搬入される。また、キャパシタの上層の配線を前述したダマシン法による埋め込み銅配線とする場合には、キャパシタの上層に堆積した銅膜をアニール（熱処理）するためのウエハが他の工程を実行するためのウエハと前後して共用装置に搬入される。
スパッタリング法やＣＶＤ法を用いてウエハのデバイス面に堆積した白金族金属、ペロブスカイト型高／強誘電体あるいは銅などの遷移金属を含有する膜は、ウエハの外縁部（エッジ部）や裏面にも堆積する。そのため、ウエハの外縁部や裏面に堆積した遷移金属含有膜を十分に除去せずにウエハを共用装置に搬入すると、ウエハの外縁部や裏面と接触したウエハステージ、ウエハキャリア、コンベアなどの表面に遷移金属含有膜が付着し、その後に共用装置に搬入されてくる下層工程（ゲート絶縁膜形成前の初期素子形成工程、配線工程）を実行するためのウエハが遷移金属に汚染されてしまう。
従って、上記のような遷移金属含有膜を堆積したウエハに対するリソグラフィ工程と、下層工程を含む他の工程群に属するウエハに対するリソグラフィ工程とを共用装置を使って実行する量産ラインにおいては、遷移金属含有膜を堆積したウエハを共用装置に搬入するに先だって、ウエハの外縁部や裏面に堆積した遷移金属含有膜を除去するための洗浄工程が不可欠となる。
しかしながら、前述した遷移金属の中には、例えばルテニウムなどのように、これを溶解する溶液が見出されていないために有効な洗浄方法が確立されていないものもある。前記のように、半導体製造以外の産業分野では白金族金属の溶解液が幾つか提案されているが、これらの溶解液は、ルテニウムを溶解する速度が極めて遅いことから、半導体の量産ラインで使用することができない。
また、遷移金属によるウエハの汚染を防ぐ別の対策として、遷移金属含有膜を堆積したウエハに対するリソグラフィ工程を実行するための専用装置を前記共用装置とは別に用意することは、製造コスト低減の観点から現実的でない。
本発明の目的は、ゲート絶縁膜形成前の初期素子形成工程、配線工程および遷移金属含有膜加工工程でリソグラフィ装置、検査装置、アニール（熱処理）装置などを共用する半導体量産プロセスにおいて、初期素子形成工程や配線工程を実行するウエハが遷移金属によって汚染される不具合を確実に防止する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置の量産方法は、
（ａ）ウエハプロセスを流れる第１の工程群に属する各ウエハに対して、ルテニウム含有膜の堆積処理を行う工程、
（ｂ）前記ルテニウム含有膜が堆積された前記各ウエハに対して、そのデバイス面の外縁部または裏面の前記ルテニウム含有膜を除去する工程、
（ｃ）前記ルテニウム含有膜が除去された前記各ウエハに対して、前記ウエハプロセスを流れる大量のウエハのうち、前記第１の工程群と比較して、下層工程群に属するウエハ群と共用関係にあるリソグラフィ工程、検査工程または熱処理工程を実行する工程、
を含み、
前記ルテニウム含有膜の除去は、オルト過ヨウ素酸を含む溶液を用いて行われるものである。
上記した発明以外の本願発明の概要を簡単に項分けして記載すれば、以下の通りである。すなわち、
１．以下の工程からなる半導体集積回路装置の量産方法；
（ａ）ウエハプロセスを流れる複数枚のウエハのうち、第１のウエハのデバイス面上に白金族金属膜を堆積する工程、
（ｂ）前記白金族金属膜が堆積された前記第１のウエハのデバイス面の外縁部または裏面の前記白金族金属膜を除去する工程、
（ｃ）前記（ｂ）工程の後、前記第１のウエハのデバイス面上の前記白金族金属膜を、リソグラフィ工程により形成した耐エッチングマスクパターンを使ってパターニングする工程、
（ｄ）前記ウエハプロセスを流れる複数枚のウエハのうち、第２のウエハのデバイス面上に前記白金族金属膜とは異なる被加工膜を堆積する工程、
（ｅ）前記リソグラフィ工程により、前記第２のウエハの前記デバイス面上に堆積された前記被加工膜をパターニングする工程。
２．前記１項において、前記白金族金属膜は、ルテニウム膜であることを特徴とする半導体集積回路装置の量産方法。
３．前記１項または２項において、前記被加工膜をパターニングする工程は、前記白金族金属膜をパターニングする工程よりも下層の工程であることを特徴とする半導体集積回路装置の量産方法。
４．前記１項〜３項のいずれか一項において、前記白金族金属膜の除去は、オルト過ヨウ素酸を含む溶液を用いて行われることを特徴とする半導体集積回路装置の量産方法。
５．前記１項〜４項のいずれか一項において、前記白金族金属膜の除去は、オルト過ヨウ素酸と第２の酸とを含む溶液を用いて行われることを特徴とする半導体集積回路装置の量産方法。
６．前記５項において、前記第２の酸は、硝酸であることを特徴とする半導体集積回路装置の量産方法。
７．前記６項において、前記溶液におけるオルト過ヨウ素酸の濃度は、２０ｗｔ％から４０ｗｔ％であり、硝酸の濃度は、２０ｗｔ％から４０ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
８．前記６項において、前記溶液におけるオルト過ヨウ素酸の濃度は、２５ｗｔ％から３５ｗｔ％であり、硝酸の濃度は、２５ｗｔ％から３５ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
９．前記５項において、前記第２の酸は、酢酸であることを特徴とする半導体集積回路装置の量産方法。
１０．前記１項〜９項のいずれか一項において、前記白金族金属膜の除去は、少なくとも前記各ウエハの前記裏面のほぼ全面および前記デバイス面の外縁部について行われることを特徴とする半導体集積回路装置の量産方法。
１１．以下の工程からなる半導体集積回路装置の量産方法；
（ａ）ウエハプロセスを流れる複数枚のウエハのうち、第１のウエハのデバイス面上に遷移金属含有膜を堆積する工程、
（ｂ）前記遷移金属含有膜が堆積された前記第１のウエハのデバイス面の外縁部または裏面の前記遷移金属含有膜を除去する工程、
（ｃ）前記（ｂ）工程の後、前記第１のウエハのデバイス面上の前記遷移金属含有膜を、リソグラフィ工程により形成した耐エッチングマスクパターンを使ってパターニングする工程、
（ｄ）前記ウエハプロセスを流れる複数枚のウエハのうち、第２のウエハのデバイス面上に前記遷移金属含有膜とは異なる被加工膜を堆積する工程、
（ｅ）前記リソグラフィ工程により、前記第２のウエハの前記デバイス面上に堆積された前記被加工膜をパターニングする工程。
１２．前記１１項において、前記遷移金属含有膜は、ペロブスカイト型高誘電体または強誘電体からなることを特徴とする半導体集積回路装置の量産方法。
１３．前記１２項において、前記ペロブスカイト型高誘電体または強誘電体は、ＢＳＴであることを特徴とする半導体集積回路装置の量産方法。
１４．前記１２項において、前記ペロブスカイト型高誘電体または強誘電体は、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ３、ＳｒＴｉＯ３、ＢａＴｉＯ３のいずれかであることを特徴とする半導体集積回路装置の量産方法。
１５．前記１１項において、前記遷移金属は、銅であることを特徴とする半導体集積回路装置の量産方法。
１６．以下の工程からなる半導体集積回路装置の量産方法；
（ａ）ウエハプロセスを流れる複数枚のウエハのうち、第１のウエハのデバイス面上にＲｕ膜を堆積する工程、
（ｂ）前記Ｒｕ膜が堆積された前記第１のウエハのデバイス面の外縁部または裏面の前記Ｒｕ膜を除去する工程、
（ｃ）前記（ｂ）工程の後、前記第１のウエハのデバイス面上の前記Ｒｕ膜を、リソグラフィ工程により形成した耐エッチングマスクパターンを使ってパターニングすることによって、キャパシタの電極を形成する工程、
（ｄ）前記ウエハプロセスを流れる複数枚のウエハのうち、第２のウエハのデバイス面上に前記Ｒｕ膜とは異なる被加工膜を堆積する工程、
（ｅ）前記リソグラフィ工程により、前記第２のウエハの前記デバイス面上に堆積された前記被加工膜をパターニングする工程。
１７．前記１６項において、前記被加工膜をパターニングする工程は、前記Ｒｕ膜をパターニングする工程よりも下層の工程であることを特徴とする半導体集積回路装置の量産方法。
１８．前記１６項または１７項において、前記Ｒｕ膜の除去は、オルト過ヨウ素酸を含む溶液を用いて行われることを特徴とする半導体集積回路装置の量産方法。
１９．前記１６項または１７項において、前記Ｒｕ膜の除去は、オルト過ヨウ素酸と第２の酸とを含む溶液を用いて行われることを特徴とする半導体集積回路装置の量産方法。
２０．前記１９項において、前記第２の酸は、硝酸であることを特徴とする半導体集積回路装置の量産方法。
２１．前記２０項において、前記溶液におけるオルト過ヨウ素酸の濃度は、２０ｗｔ％から４０ｗｔ％であり、硝酸の濃度は、２０ｗｔ％から４０ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
２２．前記２０項において、前記溶液におけるオルト過ヨウ素酸の濃度は、２５ｗｔ％から３５ｗｔ％であり、硝酸の濃度は、２５ｗｔ％から３５ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
２３．以下の工程からなる半導体集積回路装置の量産方法；
（ａ）ウエハプロセスを流れる複数枚のウエハのうち、第１のウエハのデバイス面上にＲｕ膜を堆積する工程、
（ｂ）オルト過ヨウ素酸を含む溶液を用いて、前記Ｒｕ膜が堆積された前記第１のウエハのデバイス面の外縁部または裏面の前記Ｒｕ膜を除去する工程、
（ｃ）前記（ｂ）工程の後、前記第１のウエハのデバイス面上の前記Ｒｕ膜を、リソグラフィ工程により形成した耐エッチングマスクパターンを使ってパターニングすることによって、ＤＲＡＭのキャパシタの電極を形成する工程、
（ｄ）前記ウエハプロセスを流れる複数枚のウエハのうち、第２のウエハのデバイス面上に前記Ｒｕ膜とは異なる被加工膜を堆積する工程、
（ｅ）前記リソグラフィ工程により、前記第２のウエハの前記デバイス面上に堆積された前記被加工膜をパターニングする工程。
２４．前記２３項において、前記被加工膜をパターニングする工程は、前記Ｒｕ膜をパターニングする工程よりも下層の工程であることを特徴とする半導体集積回路装置の量産方法。
２５．前記２４項において、前記被加工膜をパターニングする工程は、ゲート電極を形成する工程またはビット線を形成する工程であることを特徴とする半導体集積回路装置の量産方法。
２６．前記２３項から２５項のいずれか一項において、前記Ｒｕ膜の除去は、オルト過ヨウ素酸と硝酸とを含む溶液を用いて行われることを特徴とする半導体集積回路装置の量産方法。
２７．前記２６項において、前記溶液におけるオルト過ヨウ素酸の濃度は、２０ｗｔ％から４０ｗｔ％であり、硝酸の濃度は、２０ｗｔ％から４０ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
２８．前記２７項において、前記溶液におけるオルト過ヨウ素酸の濃度は、２５ｗｔ％から３５ｗｔ％であり、硝酸の濃度は、２５ｗｔ％から３５ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
２９．以下の工程からなる半導体集積回路装置の量産方法；
（ａ）ウエハプロセスを流れる複数枚のウエハのうち、第１のウエハのデバイス面上にペロブスカイト型高誘電体または強誘電体からな遷移金属含有膜を堆積する工程、
（ｂ）前記遷移金属含有膜が堆積された前記第１のウエハのデバイス面の外縁部または裏面の前記遷移金属含有膜を除去する工程、
（ｃ）前記（ｂ）工程の後、前記第１のウエハのデバイス面上の前記遷移金属含有膜を、リソグラフィ工程により形成した耐エッチングマスクパターンを使ってパターニングすることによって、ＤＲＡＭのキャパシタの容量絶縁膜を形成する工程、
（ｄ）前記ウエハプロセスを流れる複数枚のウエハのうち、第２のウエハのデバイス面上に前記遷移金属含有膜とは異なる被加工膜を堆積する工程、
（ｅ）前記リソグラフィ工程により、前記第２のウエハの前記デバイス面上に堆積された前記被加工膜をパターニングする工程。
３０．前記２９項において、前記ペロブスカイト型高誘電体または強誘電体は、ＢＳＴであることを特徴とする半導体集積回路装置の量産方法。
以下、本願において使用する用語の一般的意味について説明する。
１．「ＣＭＩＳ集積回路」とは、相補性絶縁ゲート型ＦＥＴよりなる集積回路を示し、一般のＣＭＯＳ集積回路の他、例えば窒化シリコンや酸化タンタルのような酸化膜以外の誘電体材料からなるゲート絶縁膜を有するデバイスを含む。
２．「デバイス面」とは、ウエハの主面であって、その面にフォトリソグラフィにより、複数のチップ領域に対応する集積回路パターンが形成される面をいう。すなわち、「裏面」に対して、その反対側の主面をいう。
３．「埋め込み配線」とは、シングルダマシン（Single Damascene）やデュアルダマシン（Dual Damascene）などのように、絶縁膜に溝などを形成して、そこに銅などの導電膜を埋め込み、その後に不要な導電膜を除去する配線形成技術によりパターニングされた配線をいう。
４．「半導体集積回路ウエハ」または「半導体ウエハ」とは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板などならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ(Silicon On Insulator)基板、ＴＦＴ(Thin Film Transistor)液晶製造用基板、ＳＴＮ(Super TwistedNematic)液晶製造用基板などといった他の基板上に作られるものを含むものとする。
５．「チップ形成部」とは、ウエハのデバイス面上の複数のチップ領域を含む部分であって、周辺のチップを作ることを意図しない「外縁部」を除いた内部領域をいう。
６．「高誘電体」とは、Ｔａ２Ｏ５のような比誘電率が２０以上の高誘電体材料や、さらに比誘電率が１００を越えるＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）などのなどの高誘電体材料などをいう。
７．「強誘電体」とは常温で強誘電相にあるペロブスカイト構造を含むＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ３、ＳｒＴｉＯ３およびＢａＴｉＯ３などをいう。
８．「遷移金属」とは、一般に周期律表のイットリウム、ランタンなどの属する３族から銅などの属する１１族までの元素をいう。「遷移金属含有膜」とは、遷移金属または遷移金属を主要なまたは副次的な構成要素として含む材料を含む膜をいう（例えばＲｕ、ＲｕＯ２、Ｔａ２Ｏ５など）。「遷移金属含有膜堆積処理」とは、前記遷移金属含有膜が意図的にまたは意図に反して付着または堆積する処理をいう。従って、絶縁膜や金属膜の堆積工程のほか、そのエッチング工程も含まれる。本願において、「有害遷移金属」とは、半導体プロセスに使用される遷移金属のうち、現時点でコンタミネーションとしての性質が十分に検証されていないものであって、例えば白金族および銅族のみからなる群から選ばれたものをいう。また、本願において、「銅からなる」という場合には、特に限定する旨の明示がない限り純粋な銅に限定されるものではなく、その機能を損なわない範囲で他の構成要素、添加物、不純物などを含んだものを包含することはいうまでもない。
９．「白金属元素」とは、一般に周期律表８から１０族に属する元素のうち、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金をいう。
１０．ウエハプロセスについて「下層工程群」とは、一つのウエハに注目した場合は当該工程より先に通過する被加工膜形成、同レジスト膜形成工程、露光、現像、前記膜のパターニングなどからなる一連の工程の集合をいう。例えば下層配線工程群は上層配線工程群より下層工程である。その逆を「上層工程群」という。ただし、必ずしも物理的上下関係に限らない。
１１．「リソグラフィ工程」とは、例えば光露光の場合、ある膜の形成工程の後、同ウエハに対してフォトレジストを塗布する工程から、そのフォトレジストを露光して現像する工程（必要に応じてベーク工程などを含む）までをいう。リソグラフィ工程について「共用関係」とは、異なる工程群に属するウエハが同一の設備からなるリソグラフィ工程を通過する関係をいう。この場合、同一の設備といっても、すべての装置を共有する必要はない。どれか一つの装置、例えば露光装置（光露光装置、ＥＢ露光装置）を共有するだけでもよい。
１２．ウエハラインについて「量産」とは、一般にスループットがウエハで１０００枚／日程度のものをいうが、本願においては、ウエハの大口径化を考慮して、１００枚／日程度のものも含めるものとする。この場合、品種などが同一である必要はないことはいうまでもない。
１３．「化学機械研磨（Chemical Mechanical Polishing;ＣＭＰ）」とは、一般に被研磨面を相対的に軟らかい布様のシート材料などからなる研磨パッドに接触させた状態で、スラリを供給しながら面方向に相対移動させて研磨を行うことをいい、本願においてはその他、被研磨面を硬質の砥石面に対して相対移動させることによって研磨を行うＣＭＬ(Chemical Mechanical Lapping)なども含むものとする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ゲート絶縁膜形成前の初期素子形成工程、配線工程および遷移金属含有膜加工工程でリソグラフィ装置、検査装置、アニール（熱処理）装置などを共用する半導体量産プロセスにおいて、上記装置を使用して初期素子形成工程や配線工程を実行するウエハの遷移金属汚染を確実に防止することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
本発明の実施形態であるＤＲＡＭの製造方法を図１〜図２８を用いて工程順に説明する。
まず、図１に示すように、例えばｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板（ウエハ）１の主面に素子分離溝２を形成した後、基板１にｐ型ウエル３を形成する。素子分離溝２は、素子分離領域の基板１をドライエッチングして溝を形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜４を堆積し、続いて酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨して溝の内部に残すことにより形成する。また、ｐ型ウエル３は、基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みし、続いて基板１をアニール（熱処理）してｎ型不純物を拡散させることにより形成する。
次に、ｐ型ウエル３の表面をフッ酸（ＨＦ）系の洗浄液を使って洗浄した後、基板１をウェット酸化してｐ型ウエル３の表面に清浄なゲート酸化膜５を形成する。
次に、図２に示すように、ゲート酸化膜５の上部にゲート電極６（ワード線ＷＬ）を形成し、続いてゲート電極６の両側のｐ型ウエル３に低不純物濃度のｎ型半導体領域７を形成する。
ゲート電極６（ワード線ＷＬ）は、例えばＰなどのｎ型不純物をドープした多結晶シリコン膜を基板１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（窒化タングステン）膜とＷ（タングステン）膜とをスパッタリング法で堆積し、さらにその上部に窒化シリコン膜８をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすることにより形成する。また、ｎ型半導体領域７は、ｐ型ウエル３にｎ型不純物、例えばヒ素（Ａｓ）をイオン打ち込みして形成する。
次に、図３に示すように、基板１上にＣＶＤ法で窒化シリコン膜９および酸化シリコン膜１０を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化する。
次に、図４に示すように、フォトレジスト膜（図示せず）をマスクにしてｎ型半導体領域７の上部の酸化シリコン膜１０および窒化シリコン膜９をドライエッチングしてコンタクトホール１１、１２を形成した後、図５に示すように、コンタクトホール１１、１２の内部に多結晶シリコン膜からなるプラグ１３を形成する。プラグ１３は、例えばコンタクトホール１１、１２の内部および酸化シリコン膜１０の上部にＰなどのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１０の上部の多結晶シリコン膜を化学機械研磨（またはエッチバック）法で除去してコンタクトホール１１、１２の内部に残すことにより形成する。
続いて、基板１をアニール（熱処理）し、プラグ１３を構成する多結晶シリコン膜中のｎ型不純物を基板１（ｎ型半導体領域７）に拡散させることにより、高不純物濃度のｎ型半導体領域１４（ソース、ドレイン）を形成する。ここまでの工程により、ＤＲＡＭのメモリセルの一部を構成するｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓが完成する。
次に、図６に示すように、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１５を堆積し、続いて酸化シリコン膜１５をドライエッチングしてコンタクトホール１１の上部にスルーホール１６を形成した後、スルーホール１６の内部にプラグ１７を形成し、さらにプラグ１７の上部にビット線ＢＬを形成する。
プラグ１７は、例えばスルーホール１６の内部および酸化シリコン膜１５の上部にＣＶＤ法またはスパッタリング法でＴｉＮ（窒化タングステン）膜およびＷ膜を堆積した後、酸化シリコン膜１５の上部のＴｉＮ膜およびＷ膜を化学機械研磨法で除去してスルーホール１６の内部に残すことにより形成する。また、ビット線ＢＬは、例えば酸化シリコン膜１５の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしてＷ膜をドライエッチングすることにより形成する。ビット線ＢＬは、スルーホール１６内のプラグ１７およびコンタクトホール１１内のプラグ１３を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ型半導体領域１４）と電気的に接続される。
次に、図７に示すように、酸化シリコン膜１５の上部にＣＶＤ法で酸化シリコン膜１８を堆積し、酸化シリコン膜１８の上部にスパッタリング法でＴｉＮ膜１９を堆積した後、ＴｉＮ膜１９および酸化シリコン膜１８をドライエッチングしてコンタクトホール１２の上部にスルーホール２０を形成し、さらにスルーホール２０の内部にプラグ２１を形成する。プラグ２１は、例えばスルーホール２０の内部およびＴｉＮ膜１９の上部にＰなどのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、ＴｉＮ膜１９の上部の多結晶シリコン膜をエッチバック法で除去してスルーホール２０の内部に残すことにより形成する。このとき、プラグ２１を構成する多結晶シリコン膜をオーバーエッチングし、プラグ２１の表面をＴｉＮ膜１９の表面よりも下方に後退させておく。
次に、図８に示すように、プラグ２１の上部にバリアメタル２２を形成する。バリアメタル２２は、例えばスルーホール２０の内部およびＴｉＮ膜１９の上部にスパッタリング法でＷＮ膜を堆積した後、ＴｉＮ膜１９の上部のＷＮ膜を化学機械研磨（またはエッチバック）法で除去してスルーホール２０の内部に残すことにより形成する。
プラグ２１の上部のバリアメタル２２は、次の工程でＴｉＮ膜１９の上部に堆積する情報蓄積容量素子の下部電極材料（Ｒｕ）とプラグ２１（多結晶シリコン膜）との反応を防止したり、容量絶縁膜材料（ＢＳＴ）中の酸素によるプラグ２１（多結晶シリコン膜）の酸化を防止したりする目的で形成する。バリアメタル２２は、ＷＮの他、ＴｉＮ、ＴａＮ（窒化タンタル）、ＴａＳｉＮ、ＷＳｉＮ、ＴｉＳｉＮなどによって構成することもできる。
次に、図９に示すように、ＴｉＮ膜１９の上部に情報蓄積容量素子の下部電極材料であるＲｕ膜２３をスパッタリング法で堆積する。
ところで、ＤＲＡＭのような汎用ＬＳＩの製造プロセスでは、設備投資を極力抑制して製造コストを低減するために、図１０に示すように、リソグラフィ装置（光露光装置、ＥＢ露光装置）、各種検査装置、アニール（熱処理）装置などをゲート絶縁膜形成前の初期素子形成工程および配線工程で共用しており、上記Ｒｕ膜２３や後述するＢＳＴ膜など、従来のウエハプロセスで使用されていない新規な遷移金属やそれを含有する材料を加工する情報蓄積用容量素子の形成工程においても、これらの共用装置が使用される。そのため、これらの共用装置においては、上記Ｒｕ膜２３やＢＳＴ膜が堆積されたウエハ（基板）１が装置から搬出された後、初期素子形成工程あるいは配線工程を実行するためのウエハ１が装置に搬入される。なお、ここで配線工程とは、前記図２〜図８に示したゲート電極６およびビット線ＢＬの形成工程と、後述する情報蓄積容量素子の上部の配線形成工程とをいう。
図１１は、Ｒｕ膜２３が堆積されたウエハ１の周辺部を示す断面図である。図示のように、スパッタリング法を用いてＲｕ膜２３をウエハ（基板）１のデバイス面（主面）上に堆積すると、Ｒｕ膜２３は、デバイス面のチップ形成部および外縁部のみならず側面（エッジ部）にも堆積し、その一部はウエハ１の裏面にも付着する。そのため、側面や裏面のＲｕ膜２３を十分に除去せずにウエハ１を共用装置に搬入すると、ウエハ１の側面や裏面と接触したウエハステージ、ウエハキャリア、コンベアなどの表面にＲｕ膜２３が付着し、その後に共用装置に搬入されてくる下層工程群（ゲート絶縁膜形成前の初期素子形成工程、配線工程）のウエハ１がＲｕに汚染されてしまう。
そこで、本実施形態では、Ｒｕ膜２３が堆積されたウエハ１を共用装置に搬入して下部電極を形成する工程に先だち、ウエハ１の側面や裏面に堆積した不要なＲｕ膜２３を次のような方法によって除去する。
図１２は、ウエハ１の側面や裏面に堆積したＲｕ膜２３の除去に用いる洗浄装置の一例を示す概略断面図、図１３は、この洗浄装置のステージを示す平面図である。
洗浄装置１００の処理室１０１の中央部には、ウエハ１を載置するステージ１０２が設置されている。ステージ１０２の上面にはウエハ１の側面と接触する４本のピン１０３が等間隔で配置されている。これらのピン１０３は、それ自体が水平面内で回転できるようになっている。ウエハ１は、これらのピン１０３に挟まれることにより、その裏面を上に向けた状態で水平に保持される。ピン１０３によって支持されたウエハ１は、ピン１０３と接触している側面の４点を除き、ステージ１０２とは非接触状態となる。
処理室１０１の下方には、ステージ１０２を水平面内で回転させる駆動部１０４と、窒素などの不活性ガスが充填されたガス供給部１０５とが設置されている。ガス供給部１０５内の窒素ガスは、ステージ１０２の下部の配管１０６を通ってステージ１０２の上面に供給される。
図１４に示すように、ステージ１０２の上面に配置された４本のピン１０３は、ウエハ１から離れる方向に水平移動できるようになっている。ウエハ１を４本のピン１０３で保持するときは、あらかじめこれらのピン１０３をウエハ１から離れる位置に移動させておき、まずウエハ１の下面に前記窒素ガスを供給することによってウエハ１を浮遊させ、この状態でウエハ１の側面にピン１０３を押し付ける。
ステージ１０２の上方には、洗浄槽１０８が設置されている。洗浄槽１０８の内部には、ウエハ１の側面や裏面に堆積したＲｕ膜２３を除去するための洗浄液１０７が充填されている。この洗浄液１０７は、ノズル１０９を通じてウエハ１の上面（裏面）に供給され、ピン１０３に保持された状態で回転するウエハ１の裏面と側面とを洗浄する。このとき、ステージ１０２の回転速度を制御することにより、ウエハ１の下面（デバイス面）の外縁部に洗浄液１０７を回り込ませることもできる。
次に、上記洗浄液１０７の組成について説明する。まず、半導体製造プロセスで使用されている各種洗浄液によるＲｕのエッチングレートを図１５に示す。試料は、膜厚１００nmのＲｕ膜を堆積した３cm×４cm角のシリコンチップを使用し、１分間当たりにエッチングされるＲｕ膜の厚さを測定した。図示のように、いずれの洗浄液を使用した場合も、Ｒｕのエッチングレートは０．１nm／分以下であった。なお、０．１nm／分は、ここで使用した機器の測定限界値である。この結果から、半導体製造プロセスで使用されている既知の洗浄液では、Ｒｕを除去できないことが判る。
次に、Ｒｕの溶解メカニズムについて説明する。Ｒｕ膜２３を除去するためには、Ｒｕを溶解することのできる薬液を用いる必要があるが、Ｒｕを溶解するためには、Ｒｕを酸化する必要がある。Ｒｕの酸化反応は、次式に示すとおりであり、
Ｒｕ＋４Ｈ２Ｏ→ＲｕＯ４＋８Ｈ＋＋８ｅ−（ｐＨ＝０）
Ｒｕ＋８ＯＨ−→ＲｕＯ４＋４Ｈ２Ｏ＋８ｅ−（ｐＨ＝１４）
このとき必要な酸化還元電位（Ｅ）は、酸性水溶液（ｐＨ＝０）中で１．１３Ｖ、アルカリ性水溶液（ｐＨ＝１４）中で０．３０Ｖである。従って、Ｒｕを酸化するためには、酸性水溶液中で１．１３Ｖ以上、またはアルカリ性水溶液中で０．３０Ｖ以上の酸化還元電位を持った酸化剤が必要である。
図１６は、上記の値より大きい酸化還元電位を持った各種酸化剤（ヨウ素を除く）の所定濃度におけるＲｕのエッチングレートを示している。なお、使用した試料およびエッチングレートの測定方法は、前記図１５と同じである。
図示のように、酸性で大きいエッチングレートを示す酸化剤は、オルト過ヨウ素酸（Ｈ５ＩＯ６）のみである。また、アルカリ性で大きいエッチングレートを示す酸化剤は、次亜塩素酸、メタ過ヨウ素酸およびオルト過ヨウ素酸の３種である。しかし、アルカリ性で大きいエッチングレートを示す酸化剤のうち、次亜塩素酸およびメタ過ヨウ素酸は、ナトリウム（Ｎａ）のようなアルカリ金属の塩であるため、アルカリ金属による汚染を嫌う半導体製造プロセスでは使用できない。従って、これらの酸化剤のうち、Ｒｕ膜２３の洗浄液１０７として使用できる酸化剤は、実質的にオルト過ヨウ素酸のみといえる。酸性で使用される酸化剤の利点としては、アルカリ性で使用される酸化剤と異なり、溶質との間で塩を生成することがない点が挙げられる。
図１７は、各種濃度のオルト過ヨウ素酸水溶液（温度６０℃）とＲｕのエッチングレート（nm／min）との関係を示すグラフである。図示のように、水溶液中のオルト過ヨウ素酸濃度が約１０wt％以上の場合、Ｒｕのエッチングレートはオルト過ヨウ素酸の濃度にほぼ比例して増加することが判る。従って、オルト過ヨウ素酸水溶液をＲｕ膜２３の洗浄液１０７として使用する場合は、オルト過ヨウ素酸の濃度を約１０wt％〜飽和濃度の範囲とすればよい。
また、本発明者らは、上記オルト過ヨウ素酸水溶液に硝酸を混合することによって、Ｒｕのエッチングレートがさらに大きくなるという知見を得た。
図１８は、濃度４７wt％のオルト過ヨウ素酸水溶液に硝酸を添加した水溶液（温度６０℃）を使ってＲｕをエッチングしたときの硝酸濃度とエッチングレートとの関係を示すグラフである（試料は前記図１５で使用したものと同じ）。図示のように、硝酸濃度が〜２mol／ｌの範囲では、硝酸の添加量にほぼ比例してＲｕのエッチングレートが増加した。
また、図１９は、４種類の濃度（２０wt％、３０wt％、４０wt％、５０wt％）のオルト過ヨウ素酸水溶液１０に対し、濃度６９wt％の硝酸水溶液を０（無添加）、１、２、５、１０の比率で添加した水溶液（温度６０℃）を使ってＲｕをエッチングしたときの硝酸混合比率とエッチングレートとの関係を示すグラフである（試料は前記図１５で使用したものと同じ）。いずれの場合も、硝酸を添加することにより、オルト過ヨウ素酸単独の場合に比べてＲｕのエッチングレートが大幅に増加した。
図２０は、上記図１９の例において、オルト過ヨウ素酸および硝酸の濃度を重量％として計算し直し、Ｒｕのエッチングレートを等高線（単位：nm／分）で表示したグラフである。図示のように、オルト過ヨウ素酸濃度が２０wt％〜４０wt％、かつ硝酸濃度が２０wt％〜４０wt％の水溶液は、Ｒｕのエッチングレートの変動が少ない。特に、図の破線で示すオルト過ヨウ素酸濃度が２５wt％〜３５wt％、かつ硝酸濃度が２５wt％〜３５wt％の水溶液は、Ｒｕのエッチングレートの変動が１０％程度と小さいことが判る。
このことから、Ｒｕ膜２３の洗浄液１０７として、オルト過ヨウ素酸と硝酸とを含んだ水溶液を使う場合は、オルト過ヨウ素酸濃度および硝酸濃度がそれぞれ２０wt％〜４０wt％の範囲、好ましくはオルト過ヨウ素酸濃度および硝酸濃度がそれぞれ２５wt％〜３５wt％の範囲の水溶液を使うことにより、洗浄液１０７の濃度変化によるＲｕのエッチングレートの変動を抑制することができ、プロセスマージンを広く取ることが可能となる。すなわち、上記濃度範囲のオルト過ヨウ素酸＋硝酸混合水溶液は、大量のウエハを連続処理する量産プロセスに好適な洗浄液である。
オルト過ヨウ素酸水溶液に硝酸を混合することによって、Ｒｕのエッチングレートが大きくなる理由は、次のようであると推定される。すなわち、オルト過ヨウ素酸（Ｈ５ＩＯ６）は、水溶液中で次式で示される電離平衡状態にある。
Ｈ５ＩＯ６ ⇔ Ｈ４ＩＯ６ −＋Ｈ＋
Ｈ４ＩＯ６ − ⇔ Ｈ３ＩＯ６ ２−＋Ｈ＋
Ｈ３ＩＯ６ ２− ⇔ Ｈ２ＩＯ６ ３−＋Ｈ＋
Ｈ４ＩＯ６ − ⇔ ＩＯ４ −＋Ｈ２Ｏ
２Ｈ３ＩＯ６ ２− ⇔ Ｈ２Ｉ２Ｏ１０ ４−＋２Ｈ２Ｏ
水溶液中に含まれるこれらの分子やイオン種のうち、Ｒｕを酸化する能力を備えているのはオルト過ヨウ素酸（Ｈ５ＩＯ６）のみである。このオルト過ヨウ素酸水溶液に硝酸を加えると、水溶液中には硝酸に由来するプロトン（Ｈ＋）の濃度が高くなるために、上記の平衡が左辺側に進む。その結果、Ｒｕを酸化することのできるオルト過ヨウ素酸（Ｈ５ＩＯ６）の濃度が高くなり、Ｒｕのエッチングレートが大きくなるものと推定される。
従って、硝酸に限らず上記の平衡を左辺側に進めるような酸を添加することにより、Ｒｕのエッチングレートを大きくすることができる。例えば図２１は、オルト過ヨウ素酸水溶液に市販の各種酸を添加した場合のＲｕのエッチングレートの変化を示している。図示のように、硝酸だけでなく酢酸を添加した場合でもＲｕのエッチングレートが大きくなることが分かる。
Ｒｕのエッチングレートを大きくする酸としては、例えば上記酢酸やＨＣＯＯＨ（ギ酸）に代表されるカルボン酸；
ＨＦ（フッ化水素）、ＨＢｒ（臭化水素）、ＨＩ（ヨウ化水素）などのハロゲン化水素酸；
ＨＣｌＯ３（塩素酸）、ＨＣｌＯ４（過塩素酸）、ＨＢｒＯ３（臭素酸）、ＨＢｒＯ４（過臭素酸）などのハロゲン化オキソ酸；
Ｈ２Ｓ（硫化水素）、Ｈ２Ｓ３、Ｈ２Ｓ４などのポリ硫化水素、Ｈ２Ｓｅ（セレン化水素）、Ｈ２Ｔｅ（テルル化水素）などの６族元素水素化物；
Ｈ２Ｓ２Ｏ３（チオ硫酸）、Ｈ２Ｓ２Ｏ７（二硫酸）、Ｈ２ＳＯ６（ポリチオン酸）、Ｈ２ＳＯ５（ペルオキソ硫酸）、Ｈ２Ｓ２Ｏ８（ペルオキソ二硫酸）などの硫黄のオキソ酸；Ｈ２ＳｅＯ４（セレン酸）、Ｈ６ＴｅＯ６（テルル酸）；
Ｈ３ＰＯ４（オルトリン酸）、Ｈ４Ｐ２Ｏ７（ピロリン酸）、Ｈ５Ｐ３Ｏ１０（三リン酸）、Ｈ６Ｐ４Ｏ１３（四リン酸）などのポリリン酸、（ＨＰＯ３）ｎ（cyclo-リン酸）に代表されるリンのオキソ酸；
Ｈ３ＡｓＯ４（ヒ酸）、ＨＮ３（アジ化水素）、Ｈ２ＣＯ３（炭酸）、Ｈ３ＢＯ３（ホウ酸）などを例示することができる。
次に、オルト過ヨウ素酸水溶液またはこれに上記の各種酸を混合した水溶液からなる洗浄液１０７を使ったウエハ１の洗浄方法を前記図１２〜図１４を参照しながら説明する。
まず、Ｒｕ膜２３が堆積されたウエハ１を洗浄装置１００の処理室１０１に搬入し、ガス供給部１０５からステージ１０２の上面に窒素ガスを供給することによってウエハ１を浮遊させ（図１４）、次いでウエハ１の側面にピン１０３を押し付けることによって、ウエハ１を水平に保持する（図１２、図１３）。
続いて、ステージ１０２を回転させながらウエハ１の上面（裏面）にノズル１０９を通じて洗浄槽１０８内の洗浄液１０７を供給し、ウエハ１の裏面と側面とを洗浄する。また、必要に応じてウエハ１の下面（デバイス面）の外縁部も洗浄する。洗浄液１０７は、例えば６０℃に加温したオルト過ヨウ素酸（濃度３０wt％）と硝酸（濃度３０wt％）の混合水溶液を使用する。
洗浄中は、ウエハ１と接触しているピン１０３を水平面内で回転させる。これにより、ピン１０３との摩擦力によってウエハ１が回転し、ピン１０３と接触している側面の位置が変わるために、ウエハ１の側面全体を洗浄することができる。なお、ここで用いた洗浄装置１００については、本発明者らによる特願平１１−１１７６９０号に詳細な記載がある。
本実施形態の洗浄液１０７を使ったウエハ１の裏面および側面洗浄は、例えば公知のベルヌーイチャック式スピンエッチング装置など、上記洗浄装置１００以外の装置を使って行うこともできる。また、本実施形態の洗浄に先だって、ウエハ１の裏面をブラシ洗浄してもよい。
上記オルト過ヨウ素酸＋硝酸混合水溶液（６０℃）を使用したＲｕ膜２３のエッチングレートは、重量換算で２．２４４×１０−３ｇ／分であった。これに対し、前記特開平７−１５７８３２号公報の場合、３３％ＨＩＯ３：２０％ＩＣｌ＝１：１の溶液（１００℃）を使用したときのＲｕのエッチングレートは、１．５６７×１０−６ｇ／分、また前記特開平７−２２４３３３号公報の場合、３７％ＨＩ＋０．０１mol／ｌＩ２溶液（７０℃）を使用したときのＲｕのエッチングレートは、０．９６２５×１０−６ｇ／分といずれも極めて小さく、定性的には実質的に溶解しないということができる。すなわち、本発明方法によれば、これらの従来技術に比べて１０００倍以上の高いエッチングレートでＲｕを溶解することができる。しかも、本発明方法は、従来技術の溶液よりも低い温度でＲｕを溶かすことができる、という利点もある。
次に、Ｒｕ膜２３を電極材料に使った下部電極の形成方法を説明する。まず、上記の洗浄処理が終わったウエハ１を前記図１０に示す共用の検査装置に搬入し、裏面や側面の汚染度をチェックした後、共用のアニール（熱処理）装置を使い、７００℃程度の窒素雰囲気中でウエハ１をアニール（熱処理）することにより、Ｒｕ膜２３の応力を緩和する。
次に、ウエハ１をＣＶＤ装置（図示せず）に搬送し、図２２に示すように、Ｒｕ膜２３の上部に酸化シリコン膜２４を堆積する。Ｒｕ膜２３のドライエッチングには酸素系のガスが使用されるので、エッチングのマスクには酸化シリコン膜２４のような耐酸化性の材料が使用される。
次に、上記ウエハ１に対し、前記図１０に示す共用装置を使ってリソグラフィ工程を実行する。すなわち、図２３に示すように、酸化シリコン膜２４の上部に堆積したフォトレジスト膜２５をマスクにして酸化シリコン膜２４をドライエッチングすることにより、Ｒｕ膜２３をドライエッチングするためのハードマスクを形成する。
次に、上記フォトレジスト膜２５をアッシングで除去した後、図２４に示すように、酸化シリコン膜２４をマスクにしてＲｕ膜２３をドライエッチングすることにより、情報蓄積用容量素子の下部電極２３Ａを形成する。Ｒｕ膜２３のエッチングには、例えば酸素ガスと塩素ガスとの混合ガスを使用する。また、エッチング装置は、誘導結合プラズマエッチング装置、ＥＣＲ(Electron Cyclotron Resonance)プラズマエッチング装置、ＩＣＰ(Inductively CoupledPlasma)エッチング装置、マグネトロンＲＩＥ(Reactive Ion Etching)プラズマエッチング装置、ヘリコン波プラズマエッチング装置などを使用する。Ｒｕ膜２３のエッチングは、下層のＴｉＮ膜１９をエッチングのストッパに用い、例えばＴｉの発光ピークである波長４０６nmの光をモニタしながら行う。
次に、Ｒｕ膜２３のエッチング残渣を除去するために、前記図１２〜図１４に示す洗浄装置を使ってウエハ１を洗浄する。このとき、洗浄液として前述したオルト過ヨウ素酸＋硝酸混合水溶液を使用することにより、ウエハ１の側面や裏面に付着したＲｕ残渣を十分に除去することができる。
次に、図２５に示すように、酸化シリコン膜２４をマスクにしてＴｉＮ膜１９をドライエッチングする。ＴｉＮ膜１９のエッチングには、例えば三塩化ホウ素（ＢＣｌ３）と塩素との混合ガスを使用する。また、エッチング装置は、例えばＥＣＲプラズマエッチング装置を使用する。
次に、酸化シリコン膜２４をドライエッチングで除去した後、図２６に示すように、下部電極２３Ａの上部に容量絶縁膜材料であるＢＳＴ膜２６をＣＶＤ法でを堆積する。続いて、前記図１２〜図１４に示す洗浄装置を使ってウエハ１を洗浄することにより、ウエハ１の側面や裏面に堆積したＢＳＴ膜２６を除去する。このときの洗浄液は、例えばフッ酸を使用する。
容量絶縁膜材料には、上記ＢＳＴ膜２６の他、Ｔａ２Ｏ５（酸化タンタル）のような高誘電体材料や、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ３、ＳｒＴｉＯ３、ＢａＴｉＯ３といったペロブスカイト型結晶構造を含む強誘電体材料を使用することもできる。この場合も、前記図１２〜図１４に示す洗浄装置を使ってウエハ１を洗浄することにより、ウエハ１の側面や裏面に堆積した不要な高／強誘電体膜を除去する。これらの材料の洗浄液には、例えば高濃度フッ酸を使用する。
次に、ＢＳＴ膜２６の結晶欠陥を除去するために、７００℃程度の酸素雰囲気中でウエハ１をアニール（熱処理）する。また、前記Ｔａ２Ｏ５のような高誘電体材料や、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ３、ＳｒＴｉＯ３、ＢａＴｉＯ３といったペロブスカイト型結晶構造を含む強誘電体材料を使用する場合も、結晶欠陥を除去するために酸素雰囲気中でウエハ１をアニール（熱処理）する。
次に、図２７に示すように、ＢＳＴ膜２６の上部に上部電極材料であるＲｕ膜２７をＣＶＤ法で堆積する。この場合も、Ｒｕ膜２７の成膜後に前記図１２〜図１４に示す洗浄装置を使ってウエハ１を洗浄する。このとき、洗浄液として前述したオルト過ヨウ素酸＋硝酸混合水溶液を使用することにより、ウエハ１の側面や裏面に付着したＲｕ膜２７を十分に除去することができる。
これにより、Ｒｕ膜２３からなる下部電極２３Ａ、ＢＳＴ膜２６からなる容量絶縁膜およびＲｕ膜２７からなる上部電極２９によって構成される情報蓄積用容量素子Ｃが完成する。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
その後、図２８に示すように、情報蓄積容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜２８、窒化シリコン膜２９および酸化シリコン膜３０を順次堆積した後、窒化シリコン膜２９をエッチングのストッパにしたドライエッチングで酸化シリコン膜３０に配線溝３１を形成し、続いて配線溝３１の内部にバリアメタル膜３２を介して埋め込みＣｕ配線３３を形成する。
埋め込みＣｕ配線３３を形成するには、例えば配線溝３１の内部および酸化シリコン膜３０の上部にスパッタリング法（またはＣＶＤ法）でＴｉＮ膜、ＴａＮ膜などからなるバリアメタル膜３２を堆積し、続いてバリアメタル膜３２の上部にスパッタリング法でＣｕ膜（３３）を堆積する。
次に、ウエハ１の側面や裏面に付着したＣｕ膜を除去するために、前記図１２〜図１４に示す洗浄装置を使ってウエハ１を洗浄する。洗浄液には、例えば硝酸または濃硫酸などを使用する。この洗浄を行うことにより、下層工程群（ゲート絶縁膜形成前の初期素子形成工程、配線工程）のウエハ１のＣｕ汚染を防止することができる。
次に、Ｃｕ膜（３３）をアニール（熱処理）して配線溝３１の内部にＣｕ膜（３３）を十分に埋め込んだ後、配線溝３１の外部の不要なＣｕ膜（３３）を化学機械研磨法によって除去する、いわゆるダマシン法によって埋め込みＣｕ配線３３を形成する。なお、埋め込みＣｕ配線３３の形成方法については、特願平１１−１１７６９０号（田辺）に詳細な記載がある。
以上、本発明者によってなされた発明をその実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、洗浄液として、溶質との反応やウエハへの汚染が問題とならない水を溶媒とする水溶液を使用した場合について説明したが、それに限定されるものではなく、例えば有機溶媒や水以外の無機溶媒を使用したものであってもよい。
前記実施の形態では、キャパシタの電極をＲｕで構成した場合について説明したが、本発明のウエハ洗浄方法は、キャパシタの電極をＲｕ以外の白金属金属、例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）などで構成する場合にも適用することができる。電極をＩｒで構成する場合の洗浄液には、オルト過ヨウ素酸などを使用する。また、Ｐｔの洗浄液には王水を使用し、Ｐｄの洗浄液には王水や濃硝酸を使用する。
本発明は、キャパシタ材料に遷移金属含有膜を使用するＤＲＡＭのみならず、例えばＭＩＳＦＥＴのゲート絶縁膜をＴａ２Ｏ５（酸化タンタル）のような高誘電体材料で構成するＣＭＩＳ集積回路などにも適用することができる。
本発明は、ルテニウム（Ｒｕ）などの遷移金属を含有する膜を堆積したウエハを大量に連続処理する半導体製造プロセスに適用することができる。
本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 半導体集積回路装置の量産プロセスにおけるリソグラフィ工程の共用概念を説明する図である。 Ｒｕ膜が堆積されたウエハの周辺部を示す断面図である。 本発明の一実施の形態で使用する洗浄装置の一例を示す概略断面図である。 図１２に示す洗浄装置のステージを示す平面図である。 図１２に示す洗浄装置のウエハ保持方法を示す概略断面図である。 半導体製造プロセスで使用されている各種洗浄液によるＲｕのエッチングレートを示す図である。 各種酸化剤におけるＲｕのエッチングレートを示す図である。 各種濃度のオルト過ヨウ素酸水溶液とＲｕのエッチングレートとの関係を示すグラフである。 オルト過ヨウ素酸水溶液に硝酸を添加した水溶液を使ってＲｕをエッチングしたときの硝酸濃度とエッチングレートとの関係を示すグラフである。 （ａ）〜（ｄ）は、オルト過ヨウ素酸水溶液に硝酸水溶液を添加した溶液を使ってＲｕをエッチングしたときの硝酸混合比率とエッチングレートとの関係を示すグラフである。 オルト過ヨウ素酸水溶液に硝酸水溶液を添加した溶液におけるＲｕのエッチングレートを等高線で表示したグラフである。 オルト過ヨウ素酸水溶液に市販の各種酸を添加した場合のＲｕのエッチングレートの変化を示す図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の量産方法を示す半導体基板の要部断面図である。
符号の説明
１ 半導体基板（ウエハ）
２ 素子分離溝
３ ｐ型ウエル
４ 酸化シリコン膜
５ ゲート酸化膜
６ ゲート電極
７ ｎ型半導体領域
８、９ 窒化シリコン膜
１０ 酸化シリコン膜
１１、１２ コンタクトホール
１３ プラグ
１４ ｎ型半導体領域（ソース、ドレイン）
１５ 酸化シリコン膜
１６ スルーホール
１７ プラグ
１８ 酸化シリコン膜
１９ ＴｉＮ膜
２０ スルーホール
２１ プラグ
２２ バリアメタル
２３ Ｒｕ膜
２３Ａ 下部電極
２４ 酸化シリコン膜
２５ フォトレジスト膜
２６ ＢＳＴ膜
２７ Ｒｕ膜
２８ 酸化シリコン膜
２９ 窒化シリコン膜
３０ 酸化シリコン膜
３１ 配線溝
３２ バリアメタル
３３ 埋め込みＣｕ配線
１００ 洗浄装置
１０１ 処理室
１０２ ステージ
１０３ ピン
１０４ 駆動部
１０５ ガス供給部
１０６ 配管
１０７ 洗浄液
１０８ 洗浄槽
１０９ ノズル
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線

Claims (12)

  1. （ａ）ウエハプロセスを流れる第１の工程群に属する各ウエハに対して、ルテニウム含有膜の堆積処理を行う工程、
    （ｂ）前記ルテニウム含有膜が堆積された前記各ウエハに対して、そのデバイス面の外縁部または裏面の前記ルテニウム含有膜を除去する工程、
    （ｃ）前記ルテニウム含有膜が除去された前記各ウエハに対して、前記ウエハプロセスを流れる大量のウエハのうち、前記第１の工程群と比較して、下層工程群に属するウエハ群と共用関係にあるリソグラフィ工程、検査工程または熱処理工程を実行する工程、
    を含み、
    前記ルテニウム含有膜の除去は、オルト過ヨウ素酸を含む溶液を用いて行われることを特徴とする半導体集積回路装置の量産方法。
  2. 請求項１記載の半導体集積回路装置の量産方法であって、前記溶液は酸性水溶液であることを特徴とする半導体集積回路装置の量産方法。
  3. 請求項２記載の半導体集積回路装置の量産方法であって、前記溶液はオルト過ヨウ素酸と硝酸を含むことを特徴とする半導体集積回路装置の量産方法。
  4. 請求項３記載の半導体集積回路装置の量産方法であって、前記溶液におけるオルト過ヨウ素酸の濃度は２０ｗｔ％から４０ｗｔ％であり、硝酸の濃度は２０ｗｔ％から４０ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
  5. 請求項３記載の半導体集積回路装置の量産方法であって、前記溶液におけるオルト過ヨウ素酸の濃度は２５ｗｔ％から３５ｗｔ％であり、硝酸の濃度は２５ｗｔ％から３５ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
  6. 請求項１記載の半導体集積回路装置の量産方法であって、前記下層工程群における各ウエハに対する最高熱処理温度は、前記第１の工程群における各ウエハに対する最高熱処理温度と比較して高いことを特徴とする半導体集積回路装置の量産方法。
  7. 以下の工程からなる半導体集積回路装置の量産方法；
    （ａ）その主面側にチップ形成部と外縁部とを有する半導体ウエハを準備する工程と、
    （ｂ）前記半導体ウエハの主面にルテニウム膜を堆積する工程と、
    （ｃ）オルト過ヨウ素酸を含む溶液を用いることにより、前記半導体ウエハの外縁部から前記ルテニウム膜を除去する工程と、
    （ｄ）前記工程（ｃ）の後に、前記ルテニウム膜の上部にフォトレジスト膜を設け、前記フォトレジスト膜にリソグラフィ工程を実行することにより、所定パターンのフォトレジスト膜を形成する工程と、
    （ｅ）前記所定パターンのフォトレジスト膜をマスクにして前記ルテニウム膜にエッチング処理を施すことにより、前記所定パターンのルテニウム膜を選択的に残す工程。
  8. 請求項７記載の半導体集積回路装置の量産方法であって、前記溶液は酸性水溶液であることを特徴とする半導体集積回路装置の量産方法。
  9. 請求項８記載の半導体集積回路装置の量産方法であって、前記溶液はオルト過ヨウ素酸と硝酸を含むことを特徴とする半導体集積回路装置の量産方法。
  10. 請求項９記載の半導体集積回路装置の量産方法であって、前記溶液における前記オルト過ヨウ素酸の濃度は２０ｗｔ％から４０ｗｔ％であり、前記硝酸の濃度は２０ｗｔ％から４０ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
  11. 請求項９記載の半導体集積回路装置の量産方法であって、前記溶液における前記オルト過ヨウ素酸の濃度は２５ｗｔ％から３５ｗｔ％であり、前記硝酸の濃度は２５ｗｔ％から３５ｗｔ％であることを特徴とする半導体集積回路装置の量産方法。
  12. 請求項７記載の半導体集積回路装置の量産方法であって、
    （ｆ）前記工程（ｃ）と工程（ｄ）との間に、前記ルテニウム膜上に絶縁膜を形成する工程と、
    （ｇ）前記所定パターンのフォトレジスト膜をマスクにして前記絶縁膜にエッチング処理を施す工程と、
    をさらに有し、
    前記ルテニウム膜のエッチングは、前記絶縁膜をマスクにして行われることを特徴とする半導体集積回路装置の量産方法。
JP2005361467A 2005-12-15 2005-12-15 半導体集積回路装置の量産方法 Expired - Fee Related JP4199232B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005361467A JP4199232B2 (ja) 2005-12-15 2005-12-15 半導体集積回路装置の量産方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005361467A JP4199232B2 (ja) 2005-12-15 2005-12-15 半導体集積回路装置の量産方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP24514399A Division JP2001068463A (ja) 1999-08-31 1999-08-31 半導体集積回路装置の量産方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008211684A Division JP4848402B2 (ja) 2008-08-20 2008-08-20 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006148149A JP2006148149A (ja) 2006-06-08
JP4199232B2 true JP4199232B2 (ja) 2008-12-17

Family

ID=36627375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005361467A Expired - Fee Related JP4199232B2 (ja) 2005-12-15 2005-12-15 半導体集積回路装置の量産方法

Country Status (1)

Country Link
JP (1) JP4199232B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011074601A1 (ja) 2009-12-17 2013-04-25 昭和電工株式会社 ルテニウム系金属のエッチング用組成物およびその調製方法
WO2016068183A1 (ja) 2014-10-31 2016-05-06 富士フイルム株式会社 ルテニウム除去組成物、及び、磁気抵抗メモリの製造方法
JP6460729B2 (ja) * 2014-10-31 2019-01-30 富士フイルム株式会社 基板処理方法、及び、半導体素子の製造方法
TW202105508A (zh) * 2019-04-02 2021-02-01 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置

Also Published As

Publication number Publication date
JP2006148149A (ja) 2006-06-08

Similar Documents

Publication Publication Date Title
KR101059350B1 (ko) 반도체 집적 회로 장치의 양산 방법 및 전자 디바이스의 제조 방법
TW573325B (en) Cleaning method, method for fabricating semiconductor device and cleaning solution
JP4848402B2 (ja) 半導体集積回路装置の製造方法
KR100356528B1 (ko) 반도체 장치의 제조 방법
JP4759079B2 (ja) 半導体装置の製造方法
JP3189892B2 (ja) 半導体基板の洗浄方法及び洗浄液
JP4285954B2 (ja) 埋め込み強誘電体デバイス製作プロセスのための汚染コントロール方法
JP3645144B2 (ja) 半導体装置の製造方法
JP4199232B2 (ja) 半導体集積回路装置の量産方法
US6992009B2 (en) Method of manufacturing a semiconductor device
JP2002016053A (ja) 半導体装置の製造方法
JP2001068463A (ja) 半導体集積回路装置の量産方法
EP1372187A1 (en) Method for manufacturing semiconductor device
KR100709564B1 (ko) 반도체 소자 제조 방법
KR20210034905A (ko) 루테늄 금속막 식각액 조성물, 이를 이용한 패턴의 형성 방법 및 어레이 기판의 제조방법, 및 이에 따라 제조된 어레이 기판
JP2004072079A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060803

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081002

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131010

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees