KR100356528B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리콘 기판을 베이스로서 백금족 금속 전극과 강유전체막을 포함하는 커패시터부(capacitor part; 14)를 갖는 반도체 장치의 제조 방법으로서, 백금족 금속에 접하여 형성되는 실리콘계 절연막 및 실리콘 기판 이면의 백금족 금속에 의한 오염(13)을, 세정액으로서 금속 제거용 용액에 미량의 불화수소산 및 킬레이트제를 첨가한 세정액을 사용하는 세정 공정을 포함하는 것을 특징으로 한다. 이 공정은 백금족 금속에 의한 오염물을 확실하게 제거하며, 또한, 그 재부착을 방지한다.

Description

반도체 장치의 제조 방법{PROCESS FOR PRODUCTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 백금족 금속(platunum group metal)(예를 들면, 백금 또는 이리듐)을 커패시터부(capacitor part)의 전극 재료로서 사용한 반도체 장치의 제조 과정에서 백금족 금속의 오염물을 제거하는 공정을 구비하는 반도체 장치의 제조 방법에 관한 것이다.
종래의 기술
DRAM 등의 메모리 셀은 최근 점점 더 미세화되는 경향에 있다. 그렇지만, 종래의 질화막이나 산화막을 유전막으로서 사용하더라도 그 유전율이 2 내지 3 정도밖에 안되기 때문에, 그 용량을 충분히 확보할 수 없다고 하는 문제가 있다. 이러한 문제점을 해결하기 위하여 티타늄산바륨(barium titanate), 티타늄산스트론튬(strontium titanate), 티타늄산바륨스트론튬(barium strontium titanate) 등의 이온결합형 페로브스카이트 구조(perovskite structure)의 강유전체막이 사용되고 있다. 또한, 강유전체 메모리(FeRAM)를 탑재한 논리 LSI가 IC 카드나 범용 마이크로컴퓨터에서 널리 사용되게 되었으며, FeRAM의 용량성 절연막(capacitive insulating film)으로서도 PZT(Pb(ZrTi)O3)나 SBT(SrBi2Ta2O9) 등의 강유전체막이 사용되고 있다. 이들의 강유전체막이 직접 기판에 접하고 있으면 기판이 산화되어, FeRAM이 열화하여 버린다고 하는 문제가 일어난다. 따라서, 상기 언급된 재료로 구성된 강유전체막을 사용하는 경우, 상부 또는 하부 커패시터 전극으로서, 강유전체막의 재료와 반응하지 않는 백금(Pt)이나 이리듐(Ir) 등의 백금족 금속을 사용하여 왔다. 도 4의 (a) 내지 (i)는 백금족 금속 전극과 강유전체막을 포함하는 커패시터부와 MOS트랜지스터를 조합시켜 전하 축적에 의해서 데이터 기억을 수행할 수 있는 반도체 메모리 장치의 제조 공정을 도시하는 단면도이다. 이들 도면을 참조하여, 백금족 금속의 사용예를 구체적으로 설명한다.
처음에, 공지의 방법에 따라 도 4의 (a)와 같이 MOS형 트랜지스터를 실리콘 기판(1)상에 형성한다. 즉, LOCOS(Local Oxidation of Silicon)와 같은 공지의 방법에 의해 소자 분리 영역으로서의 필드 산화막(2)을 형성하고; 계속해서 열산화(thermal oxidation)에 의해 게이트 절연막(3)으로서의 실리콘 산화막을 약 50 내지 100㎚로 형성한다. 그 다음, 인도핑 폴리실리콘 막(P-doped polysilicon film)과 WSi 막을 차례대로 성막한 후, 이들을 패턴화하여 게이트 전극(4)을 형성한다. 다음에, 이온 주입에 의해 불순물 확산층(5)을 형성하여 MOSFET를 완성한다.
다음에, 도 4의 (b)에 도시된 바와 같이, 제 1의 층간 절연막(6)으로서 보론을 포함한 실리콘 산화막(BPSG)을 CVD법에 의해 성막한 후, 콘택트홀을 에칭에 의해 개구하여, 홀 내에 Ti막, 텅스텐막을 차례대로 성막하여, 세로 배선(7)을 형성한다.
계속하여, 도 4의 (c)에 도시된 바와 같이, 커패시터부의 하부 전극층(8)이 되는 백금 박막을 형성한 후, PZT 등의 강유전체막(9), 커패시터부의 상부 전극층(10)이 되는 백금 박막을 차례대로 형성한다.
다음에, 도 4의 (d)에 도시하는 바와 같이, 다른 소자부의 형성시에 상기 형성된 커패시터부를 보호하기 위해서, 실리콘 산화막으로 이루어지는 마스크층(11)을 형성한다.
도 4의 (e)에 도시된 바와 같이, 다른 소자부를 형성한 후, 마스크층(11)의 위에 포토레지스트 패턴(12)을 형성한다. 도 4의 (f)에 도시된 바와 같이, 이 레지스트 패턴을 마스크로 사용하여, 마스크층(11), 상부 전극층(10), 강유전체막(9), 및 하부 전극층(8)을 드라이 에칭하여, 소정의 커패시터부(14)를 형성한다.
다음에, 도 4의 (g)에 도시된 바와 같이, 마스크층(11)이 제거된다. 그 다음, 도 4의 (h)에 도시된 바와 같이, 커패시터부(14) 및 제 1의 층간 절연막(6)을 덮도록 제 2의 층간 절연막(15)이 형성되고; 그 다음, 도 4의 (i)에 도시된 바와 같이, 상기 제 2의 층간 절연막(15) 내에, 상부 전극층(10)에 상부 배선(나중에 형성됨)을 접속하기 위한 개구(16)가 형성된다.
마지막으로, 이 개구(16)를 메우고 또한 도 4의 (i)의 단계에서 얻어진 재료의 전면을 덮도록 금속막이 형성되고; 상기 금속막은 소망 형상으로 패턴화되어 상부 배선(17)을 형성하고; 질화실리콘막(silicon nitride film) 등의 제 3의 층간절연막(18)을 형성하여, 도 3의 단면도에 도시하는 바와 같은 반도체 메모리 장치가 형성된다.
도 4의 단계에서, 커패시터부(14) 위에 마스크층을 갖는 커패시터부(14)를 형성하기 위해 에칭을 수행할 때에, 에칭 잔재(etching residue)가 커패시터부(14)의 측벽에 부착되어, 소자 특성을 악화시킨다고 하는 문제가 있다. 에칭 잔재를 제거하기 위해서, 세정 조작이 실시되어 왔었다. 예컨대, 특개평10-12836호 공보에는, 세정액(cleaning solution)으로서, 염산(hydrochloric acid), 질산(nitric acid), 불화수소산(hydrofluoric acid) 및 이들의 혼합액과 80℃ 이상의 물 또는 유기 용제를 사용하여, 상기 에칭 잔재를 제거하는 방법이 개시되어 있다.
한편, 반도체 메모리 장치의 제조에 있어서, 예컨대, 상기한 바와 같이 다른 소자부 형성의 보호 마스크(11)로서 산화실리콘막을 형성할 때, 또한 커패시터부(14)를 덮도록 제 2의 층간 절연막(15)을 형성할 때에, 커패시터부(14)의 상부 백금 박막(10)에서 발생하는 백금 원자 또는 백금 입자(13)가 보호 마스크(11) 또는 제 2의 층간 절연막(15) 상에 침착하고; 상부 전극과 접촉하는 콘택트홀이 형성될 때, 상부 백금 박막으로부터 튀어 나간 백금 원자 또는 백금 입자, 또한, 염소 가스(드라이 에칭 가스)와의 반응 생성물인 염화백금, 및 그 산화물이 제 2의 층간 절연막(15) 상에 부착되고; 또한, 실리콘 기판(1) 이면에도 부착된다. 특히, 백금 원자는 실리콘 기판 내에서 열확산하기 쉽기 때문에, 이면에 부착된 백금 원자가 트랜지스터 소자의 형성 영역까지 이동하면, 소자 특성에 지극히 중대한 영향을 미치게 된다. 또한, 상기 언급된 보호 마스크 또는 제 2의 층간 절연막 형성에 사용되는 장치를 사용함으로써 다른 반도체 장치용 실리콘 기판에 절연막을 형성할 때에, 장치 내에 잔류하고 있었던 백금 원자 또는 백금 입자가 절연막 상에 또는 실리콘 기판 이면에 부착되면, 유사한 문제를 야기한다. 이와 같은 백금 오염은, 1×1010atoms/㎠정도 잔류하고 있더라도 제조된 반도체 장치의 수명이나 전기적 특성에 악영향을 미친다는 것이 공지되어 있다.
이들의 오염물은 (1) 기판, 기판 상에 형성되어 있는 실리콘 산화막 등의 절연막의 표면, 및 기판 이면에 흡착 또는 결합하고 있는 금속 이온, 및 (2) 상기의 표면에 부착되어 있는 금속 입자를 포함한다.
그래서, 이들의 백금족 금속에 의한 오염을 제거할 필요가 있다. 그러나, 종래, 이러한 오염물을 제거하기 위한 효과적인 방법은 거의 개발되어 있지 않다.
또한, 실질적인 반도체 장치 제조에 있어서, 제거되는 대상물의 종류에 따라, 다른 공정과 세정조(cleaning tank)를 공통으로 사용하는 경우도 있다. 이러한 경우, 백금족 금속에 의해 오염된 기판의 세정을 위해 사용된 하나의 세정조가 다른 기판의 세정을 위해 사용되면, 2차 오염이 발생할 수도 있다. 따라서, 미리 이들의 백금족 금속에 의한 오염을 제거하여 놓아야 한다. 하나의 오염된 기판과 다른 기판이 하나의 공통된 장치를 사용하는 것은 상기 언급된 세정 공정 외에도 산화막 형성 공정과 같은 여러 공정에서 일어날 수 있다.
종래의 금속 제거용 용액으로서는, 염산과 과산화수소(hydrogen peroxide)와 물의 혼합액(HCl-H2O2-H2O: HPM); 황산(sulfuric acid)과 과산화수소의혼합액(H2S04-H202: SPM); 질산과 염산의 혼합액(왕수); 암모니아수(ammonia water)와 과산화수소와 물의 혼합액(NH4OH-H2O2-H2O: APM) 등이 알려지어 있다. 그렇지만, 이들 종래 공지의 금속 제거 용액은 일반적인 중금속 용도이고, 이온화 경향이 지극히 작은 백금이나 이리듐 등의 오염을 충분히 제거할 수가 없고, 오염 레벨을 1×1010atoms/㎠ 미만까지 감소하는 것은 어렵다. 또한, 가령 일단 기판 표면에서 제거할 수 있었다고 해도, 제거된 오염물이 세정액 내에 부유하고 있기 때문에, 기판을 세정조로부터 끌어올릴 때에 이들 오염물이 재부착되어, 결국은 제거가 곤란하게 된다.
또한, 실리콘 웨이퍼의 세정용으로서 염산, 불화수소산 및 과산화수소수의 혼합액을 사용하여 실리콘 웨이퍼 표면에서 금속을 제거하거나 또는 실리콘 웨이퍼의 자연 산화막에서 오염물을 제거하는 기술에 관해서는, 예컨대, 특개평3-228327호 공보, 특개평8-31781호 공보 등에 개시되어 있다. 그렇지만, 이들 기술은 실리콘 웨이퍼 상에 존재하는 오염물을 제거하기 위한 것이고, 여러 장치 구성 요소가 형성되기 전에 적용된다. 특개평3-228327호 공보에는 HF:HCl:H2O2:H2를 1:10:20:10O의 비율로 혼합하여 상온에서 실시하는 예가 개시되어 있고; 특개평8-31781호 공보에는 1:1 비율의 17%HCl과 25%HF를 물로 10O배 희석하고, 이것에 H2O2를 첨가하여 사용하고 있는 예가 나타나 있지만, 어느 쪽도 보통의 금속 오염 제거에는 효과가 있지만, 실리콘계 절연막에 대한 Pt나 Ir 등의 백금족 금속 오염에 관해서 조금도시사하는 바가 없다.
또한, 특개평7-45580호 공보에는, 우선, 실리콘 웨이퍼 상에 존재하는 자연 산화막을 묽은 불화수소산으로 제거한 후, 불화수소산, 염산, 과산화수소 및 물의 혼합액으로 웨이퍼를 처리하고, 다시 염산, 과산화수소, 및 물의 혼합액으로 세정하는 일련의 세정 공정에 의해, 웨이퍼 표면에 부착되어 있는 구리 등의 금속 오염물을 제거하는 방법이 개시되어 있다.
그렇지만, 백금이나 이리듐 등의 백금족 금속은 불화수소산에 대하여 안정하기 때문에, 최초에 불화수소산 처리를 시행하면, 산화막 표면 등에 부착되어 있는 오염물은 산화막의 에칭과 동시에 처리 용액 속으로 분리되어 전달되지만, 부유 성분으로서 용액 내에 존재하고 있기 때문에, 기판을 용액으로부터 꺼낼 때 기판 표면에 재부착되어, 충분한 제거 효과를 얻을 수가 없다.
또한, (1) 반도체 기판의 표면에 잔존하는 유기물 및 무기물을 제거하기 위한 강산 및 산화제와, (2) 반도체 기판의 표면을 극미량만 에칭함에 의해 반도체 기판의 표면에 잔존하는 잔재물(residue) 및 입자를 제거하기 위한, 불소를 생성하는 플루오로황산 또는 2플루오르화슬푸릴(sulfuryl difluoride)로 이루어진 불소 함유 화합물, 및 (3) 물을 포함하는 세정액을 사용하여 반도체 기판의 표면을 세정하는 방법이 일본 특개평6-333898호에 개시되어 있다. 폴리실리콘막을 드라이 에칭한 후에 부착되는 잔재물을 제거하는 예가 상기 문헌의 실시예에 나타나 있지만, 백금족 금속 제거에 관해서는 아무런 언급이 되어 있지 않다.
일본 특허원 평10-263482호에서, 본 발명자는 반도체 기판 상에 형성된 절연막의 백금족 금속에 의한 오염을 제거하기 위해서, 금속 제거용 화학 용액에 미량의 불화수소산을 첨가한 세정액을 사용하여 백금족 금속을 제거하는 방법에 관해서 제안하고 있다. 상기 방법에 의하면, 세정 시스템 내에 형성된 차아염소산(hypochlorous acid) 이온이나 황산 이온이 백금족 금속을 이온화하고 용해 가능하도록 하여, 백금족 금속의 재부착을 방지하는 것으로, 백금족 금속에 의한 오염을 1×1010atoms/㎠ 미만으로 감소시킬 수 있다.
그렇지만, 오염물의 충분한 제거를 달성하기 위해서는, 상당한 강산성 조건을 필요로 하기 때문에, 제조하는 반도체 장치 구성에 따라서는 역으로 악영향을 줄 수도 있다. 또한, 차아염소산 이온이나 황산 이온에 의한 이온화만으로는, 산화막 상의 오염은 제거한다 하더라도, 제거된 오염물의 재부착을 충분히 방지할 수는 없다.
따라서, 본 발명의 목적은 기판상에 형성된 실리콘 산화막 등의 실리콘계 절연막(silicon-based insulating film) 및 실리콘 기판 이면에 대한 Pt나 Ir 등의 백금족 금속에 의한 오염물을 확실하게 제거하며, 또한, 제거된 오염물의 재부착을 방지할 수 있는 세정액 및 상기 세정액을 사용하는 세정 방법을 제공하는 것이다.
본 발명자는 상기 목적을 달성하기 위하여 예의 검토한 결과, 반도체 기판상에 형성된 절연막 및 기판 이면의 백금족 금속에 의한 오염을 제거하기 위해서, 금속 제거용 화학 용액에 미량의 불화수소산과 킬레이트제(chelating agent)를 첨가한 세정액을 사용하는 것으로, 백금족 금속에 의한 오염물을 확실하게 제거하며, 또한, 제거된 오염물이 킬레이트제와 반응하여 재부착하지 않는 것을 발견하여, 본 발명을 완성하게 되었다.
즉 본 발명은 실리콘 기판을 베이스로 백금족 금속 전극과 강유전체막을 포함하는 커패시터부를 갖는 반도체 장치의 제조 방법으로서, 백금족 금속에 접하여 형성되는 실리콘계 절연막 및 실리콘 기판 이면의 백금족 금속에 의한 오염을 세정액으로서 금속 제거용 용액에 미량의 불화수소산 및 킬레이트제를 첨가한 세정액을 사용하는 세정 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
도 1은 본 발명 및 종래 기술의 세정액을 사용했을 때의 잔존하는 Pt 오염량을 도시하는 그래프.
도 2의 (a) 내지 (g)는 본 발명에 따른 반도체 장치의 제조 방법의 실시예를 도시하는 공정 단면도.
도 3은 본 발명 또는 종래 기술의 공정에 의해서 형성되는 백금족 금속 전극과 강유전체막을 포함하는 커패시터부와 MOS트랜지스터를 조합시켜, 전하 축적에 의해서 데이터 기억을 행하는 반도체 메모리 장치의 일 예를 도시하는 개략 단면도.
도 4의 (a) 내지 (i)는 종래의 반도체 장치 제조 방법의 일 예를 도시하는 공정 단면도.
♠도면의 주요 부분에 대한 부호의 설명 ♠
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 절연막 4 : 게이트 전극
5 : 확산층 6 : 제 1의 층간 절연막
7 : 세로배선 8 : 하부 백금 박막
9 : 강유전체막 10 : 상부 백금 박막
11 : 마스크층 14 : 커패시터부
15 : 제 2의 층간 절연막 16 : 개구
17 : 금속 배선 18 : 제 3의 층간 절연막
이하, 본 발명을 상세히 설명한다.
본 발명에 있어서 사용되는 금속 제거 용액이라 함은 염산, 황산 등의 무기산에 과산화수소를 첨가한 것을 들 수 있다. 무기산으로서는 염산이 바람직하다.
본 발명자의 검토에 의하면, 세정액으로서 세정 시스템 내에서 차아염소산을 생성하는 성분(예를 들면, 염산과 과산화수소의 조합)과, 미량, 바람직하게는 1% 이하의 불화수소산을 포함하는 세정액을 사용할 때, 백금족 금속의 제거 효율이 높은 것을 알아냈다. 차아염소산 수용액은 지극히 불안정하고, 보통은, 차아염소산염의 형태(예를 들면, 나트륨 또는 칼륨)로 시판되고 있다. 그러나, 차아염소산염(hypochlorite)은 반도체 소자에 악영향을 주는 양이온(예를 들면, 나트륨 이온 또는 칼륨 이온)을 포함하기 때문에 사용할 수 없다. 본 발명에서는 세정 시스템 내에서 차아염소산을 생성하는 성분을 조합하여 사용함으로써 불안정한 차아염소산의 사용을 가능하게 하고 있다.
염산은 과산화수소와 반응하여 차아염소산을 형성한다. 이 차아염소산의 작용에 의해 Pt나 Ir 등의 백금족 금속은 염화물(예를 들면, 염화백금 또는 염화이리듐)을 거치던가, 또는 직접 테트라클로로백금산 이온(H[PtCl4]-) 또는 테트라클로로이리듐산 이온(H[IrCl4]-)으로 되어, 세정액 내에서 부유 성분으로서 남는 양이 적어진다. 더욱이 본 발명의 세정액은 킬레이트제를 더 포함하기 때문에, 세정액 내에 잔존하는 백금족 금속은 킬레이트제와 반응하여 킬레이트로 변환되고, 그 결과, 세정액 내에는 거의 부유 성분이 남아 있지 않게 되어, 재부착을 확실히 방지하는 것이 가능해진다.
이 때, 세정액에 동시에 첨가한 불화수소산의 작용에 의해 실리콘계 절연막이 에칭되어, 실리콘계 절연막상에 부착되어 있는 백금족 금속의 오염물은 쉽게 제거될 수 있다.
본 발명에서 사용하는 킬레이트제로서는 백금족 금속과 킬레이트를 형성하는 능력이 있는 것이면 어느 것이나 사용 가능하다. 하지만, 함께 사용되는 금속 제거용 화학 용액에 대하여 안정해야 하기 때문에, 2염기카르복실산(dibasic carboxylic acid)이 특히 바람직하다.
2염기카르복실산으로서는 수산(oxalic acid), 말론산(malonic acid), 호박산(succinic acid), 구연산(citric acid), 사과산(malic acid),푸마르산(fumaric acid), 시트라콘산(citraconic acid), 주석산(tartaric acid) 등의 지방족2염기카르복실산(aliphatic dibasic carboxylic acids); 및 프탈산(phthalic acid), 나프탈산(naphthal acid) 등의 방향족2염기카르복실산(aromatic dibasic carboxylic acids)을 들 수 있다. 또한, 이들 카르복실산 이외에, 피로멜리트산(pyromellitic acid) 등의 다염기성카르복실산(polybasic carboxylic acids)도 사용될 수 있다.
이들 킬레이트제의 첨가량은 100ppm 내지 1% 정도로서 충분한 효과가 얻어진다.
도 1은 본 발명 및 종래 기술에 의한 세정액을 사용하여 CVD법으로 200㎚정도의 막 두께로 형성한 실리콘 산화막 및 실리콘 기판 이면상에 부착된 Pt 오염의 제거를 실시했을 때의 Pt 오염량을 도시하는 그래프로서, 단위 면적당 부착된 Pt 원자수를 2 내지 4장의 웨이퍼에 관해서 계측한 결과를 나타낸다. 도 1에서 알 수 있는 바와 같이, 약 1×1011-12(atoms/㎠) 정도의 초기 Pt 오염 레벨을 갖는 기판을 종래의 HPM(HCl:H202:H20 = 1:1:5)나 SPM(H2S04:H202= 4:1)로 처리한 경우, 거의 제거 효과가 없음을 알 수 있다. 이에 대하여, 본 발명자에 의해 이전에 제안된 HPFM(HCl:H2O2:H2O = 3:1:5 + O.1wt.% HF), SPFM(H2SO4:H2O2= 4:1 + O.1wt.% HF)로 처리가 수행되는 경우, 오염 레벨은 1×1010(atoms/㎠) 미만으로 감소되고, 충분한 효과가 얻어진다. 더욱이, 킬레이트제가 HPFM 또는 SPFM에 첨가되는 경우, 오염 레벨은 검출 한계까지 Pt 오염이 제거될 수 있다. 또한, 세정액이 염산계(hydrochloric acid type)인 경우 약 65℃에서 처리가 수행되고, 세정액이 황산계(sulfuric acid type)인 경우 약 130℃에서 처리가 수행된다. 또한, Pt 오염량의 측정은 열왕수 회수액(hot aqua regia recovering solution)을 사용하는 웨이퍼 표면 처리 및 후속하는 ICP-MS 측정에 의해 수행되는데, 이 경우의 검출 한계는 10×109(atoms/㎠) 정도이다.
염산 농도는 1 내지 25%의 범위로 사용하는 것이 가능하지만, 본 발명에서는, 다른 소자부에의 악영향을 고려하여, 1 내지 10%의 범위로 사용하는 것이 바람직하다.
또한, 과산화수소의 양은 O.5 내지 5% 정도가 바람직하다. 염산 농도가 낮은 경우, 상대적으로 첨가하는 과산화수소의 양을 적게 하는 것이 바람직하다.
불화수소산의 양은 실리콘 산화막의 에칭 비율에 대해 적절히 최적이 되도록 선택하면 좋지만, 대강 1% 이하로 하는 것이 바람직하다. 또한, 실리콘 산화막 이외의, 예컨대 실리콘질화막 또는 실리콘산질화막 등의 실리콘계 절연막의 경우는, 상기의 양보다 많이 첨가하는 것도 가능하다. 에칭 비율로서 1 내지 5 ㎚/min의 범위 내가 되도록 불화수소산의 양을 규정하는 것이 바람직하다.
종래의 과산화수소 함유 세정액과 마찬가지로, 본 발명의 세정액도 그 수명은 그만치 길지 않다. 따라서, 세정 조작의 직전에 과산화수소를 혼합하여 사용하는 것이 바람직하다.
염산을 사용하는 경우, 세정할 때의 세정액의 온도는 실온(25℃)부터 세정액의 비점 미만의 온도, 바람직하게는 약 50 내지 70℃ 정도의 온도 범위에서 사용한다. 세정 시간은 염산 및 과산화수소의 양, 세정액의 사용 온도 등에 의해 적절히 변경할 수 있다. 그러나, 세정 시간이 너무 지나치게 길면, 불화수소산에 의한 산화막의 막 감소가 허용 한도를 넘는 경우가 있다. 또한, 세정 시간이 지나치게 짧으면 충분하게 효과가 얻어지지 않는다. 보통은, 1 내지 15분, 바람직하게는 5 내지 10 분 정도이다.
또한 본 발명에서는, 백금족 금속층의 형성에 앞서서, 실리콘 기판 이면에 얇은 산화막층을 형성함으로써 기판 이면의 오염물의 제거를 쉽게 할 수 있다. 백금족 금속에 의한 오염물은 실리콘 산화막보다 실리콘에 의해 더 쉽게 흡착되기 때문에, 기판 이면에 얇은 실리콘 산화막층을 형성하는 것은 유효하다. 이와 같은 얇은 산화막층은 열산화법이나, CVD 법 등 공지의 방법으로 형성될 수 있고, 그 막 두께로서는 10 내지 10O㎚ 정도 형성하면 좋다.
본 발명에 있어서의 세정 조작은 소자 전체를 세정액에 침지(dipping)함으로써 수행될 수 있고, 기판상에 소자부를 형성한 후에는, 기판 이면만을 세정액에 접촉시킴으로써 수행될 수 있다. 또한, 스프레이법(spraying method)이나 유수 세정법(cleaning method with running water)과 같은 기타 공지의 세정 방법이 수행될 수도 있다.
이하, 실시예를 참조하여 본 발명을 구체적으로 설명하지만, 본 발명이 이들 실시예에 한정되는 것이 아니다.
도 2의 (a) 내지 (g)는 백금족 금속 전극과 강유전체막을 포함하는 커패시터부와 MOS 트랜지스터를 조합시켜, 전하 축적에 의해서 데이터 기억을 수행하는 반도체 메모리 장치의 제조 공정 단면을 도시한다.
처음에, 공지의 방법을 써서, 도 2의 (a)와 같이 MOS형 트랜지스터를 실리콘 기판(1)상에 형성한다. 우선 LOCOS법 등의 공지의 방법에 의해 소자 분리영역으로서의 필드 산화막(2)을 형성하고, 계속해서 열산화에 의해 게이트 절연막(3)으로서 실리콘 산화막을 50 내지 10O㎚정도 형성한다. 뒤이어 인도핑 폴리실리콘과 WSi를 차례대로 성막한 후, 이들을 패턴화하여 게이트 전극(4)을 형성한다. 다음에, 이온 주입에 의해 불순물 확산층(5)을 형성하여 MOSFET를 완성한다.
다음에 도 2의 (b)에 도시하는 바와 같이, 제 1의 층간 절연막(6)으로서 BPSG를 CVD법에 의해 성막한 후, 에칭을 수행하여 콘택트홀을 형성하고, 홀 내에 Ti막과 텅스텐막을 차례대로 성막하여, 세로 배선(7)을 형성한다.
계속해서, 도 2의 (c)와 같이, 커패시터부의 하부전극층(8)이 되는 백금 박막을 형성한 후, PZT 등의 강유전체막(9), 커패시터부의 상부 전극층(10)이 되는 백금 또는 이리듐박막을 스퍼터법에 의해 차례대로 형성한다. 이 때, 웨이퍼 이면에 백금 오염물이 부착되지만, 웨이퍼 표면이 백금막을 구비하고 있기 때문에, 침지법에 의한 웨이퍼 세정은 할 수 없고, 기판 이면만이 세정된다.
다음에, 도 2의 (d)에 도시하는 바와 같이, 다른 소자부의 형성시에 상기 형성된 커패시터부를 보호하기 위해서, CVD법에 의해 실리콘 산화막으로 이루어지는 마스크층(11)을 형성한다. 이 때, 마스크층(11) 및 기판(1) 이면에는 백금에 의한오염물(13)이 부착되어 있다. 이 오염물(13)은 CVD에 의해 실리콘 산화막을 성막하는 중에 웨이퍼 상에 존재하는 백금 박막으로부터 백금 이온이 방출된 것이 부착되거나, 앞의 공정에서 이면 세정을 생략한 경우에 웨이퍼 이면에 부착되어 있었던 오염물의 비산(scattering)에 의해 부착되는 것으로 추정된다. 이와 같이, 백금 박막을 형성하거나, 백금 박막을 에칭하거나 하는 공정이 아닌데도 불구하고, 실리콘 산화막의 표면에 백금 오염물이 부착되고 있는 것을 발명자는 새롭게 찾아내었다. 이 공정에서 형성된 백금 오염물을 세정하지 않고 다음 공정의 처리를 하면, 오염물이 웨이퍼 내에 확산하거나, 다른 웨이퍼에 교차 오염되어 소자 특성에 악영향을 주게 된다.
그래서, 이와 같이 백금 오염된 기판을 본 발명의 세정액에 침지하여 세정 조작을 실시한다. 여기서 사용한 세정액의 조성 및 세정 조건은 아래와 같다.
<세정액 조성>
·염산 5%
·과산화수소 4%
·불화수소산 O.1%
·킬레이트제(옥살산) 10O0ppm
·물 나머지
<세정조건>
·세정액 온도 65℃
·침지 시간 10분
이와 같은 조건으로 세정 조작을 실시함으로써, 오염물을 확실하게 제거할 수가 있다.
다음에, 도시하지 않은 다른 소자부를 형성한 후, 마스크층(11)의 위에 포토레지스트 패턴을 형성하여, 이 레지스트 패턴을 마스크로서, 마스크층(11), 커패시터 상부 전극층(10), 강유전체막(9), 및 커패시터 하부 전극층(8)을 드라이 에칭하여, 소정의 커패시터부(14)를 형성한다(도 2의 (e)). 이 때, 에칭 잔재가 부착하는 경우가 있지만, 공지의 방법 또는 본 발명의 세정액을 사용하여 잔재의 제거를 실시할 수가 있다.
다음에, 도 2(f)에 도시하는 바와 같이, 커패시터부(14) 및 제 1의 층간 절연막(6)을 덮도록 제 2의 층간 절연막(15)을 형성하는데, 이 때에도 커패시터부의 백금족 금속층으로부터 금속 이온이 방출되어, 제 2의 층간 절연막 및 기판 이면에 오염물이 부착된다. 이들 오염물은 상기 언급된 것과 동일한 세정 조작을 실시함으로써 마찬가지로 제거될 수 있다.
계속해서, 도 2의 (g)에 도시된 바와 같이, 커패시터 상부 전극층(10)에 상부 배선(나중에 형성됨)을 접속하기 위한 개구(16)를 드라이 에칭으로 형성한다. 이 때, 약간이지만 노출된 상부 전극층(10)이 에칭됨으로써 오염이 발생하는 경우가 있다. 이 경우, 상부 전극이 노출되어 있기 때문에, 스프레이법, 유수 세정법 등에 의해 기판 이면만의 세정을 한다. 또는, 상부 전극을 부식하지 않는 세정액에 기판을 침지하여 에칭 잔재를 제거하는 공정이 수행될 수도 있다.
마지막으로, 이 개구(16)를 메워 전면에 금속막을 형성한 후, 소정 형상으로패턴화하여 상부 배선(17)을 형성하고, 질화실리콘 등의 제 3의 층간 절연막(18)을 형성하여, 도 3의 단면도에 도시하는 바와 같은 백금을 전극으로서 강유전체 커패시터를 갖는 반도체 메모리 장치가 형성된다. 상부 배선(17)을 형성한 후, 기판 이면의 세정을 하고, 제 3의 층간 절연막(18)을 형성한 후, 침지법에 의한 웨이퍼 세정을 한다.
이상 설명한 바와 같이, 본 발명에 의하면, 백금족 금속 오염이 확실히 제거될 수 있고, 더구나, 재부착되는 일이 없기 때문에, 다른 장치로의 2차 오염도 방지할 수 있다. 또한, 백금족 금속을 성막하거나, 에칭한 후, 기판 이면을 세정하여 백금족 금속 오염물을 제거하도록 했기 때문에, 다음 공정에서 실리콘 산화막 형성용의 CVD 장치 등 범용의 장치에 핸들러로 반입하더라도, 핸들러가 백금족 금속에 오염되는 일이 없게 된다. 그 결과, 다른 반도체 기판이 백금족 금속에 의해서 교차-오염(cross-contaminate)되는 일이 없게 된다.
더욱이, 백금족 금속이 노출한 상태로, 백금족 금속의 표면에 층간 절연막 등을 성막했을 때, 성막중에 비산한(vaporized) 백금족 금속 이온으로 층간 절연막 표면이 오염되지만, 세정액에 기판을 침지하여 기판의 표면과 이면을 세정함에 의해, 백금족 금속 오염물을 제거할 수가 있다.
또한, 세정액에 킬레이트제를 첨가함으로써, 염산 농도를 낮게 할 수가 있기 때문에, 세정에 의한 소자부에의 영향을 감소시킬 수 있고, 그 결과, 소자부에 대한 세정의 악영향을 감소시킬 수 있다.
이와 같이 오염물에 의한 백금족 금속 오염물을 제거함으로써, 반도체 기판내에 백금족 금속이 확산하여 트랜지스터 등의 소자 특성을 열화시키는 일이 없게 되어, 신뢰성이 높은 반도체 장치를 제조할 수가 있다.

Claims (12)

  1. 실리콘기판을 베이스로서 백금족 금속전극과 강유전체막과의 조합으로 이루어지는 용량부를 갖는 반도체장치의 제조방법에 있어서,
    백금족 금속전극과 해당 백금족 금속전극에 접하여 형성되는 실리콘계 절연막의 성막후의 기판을, 금속 제거용 용액에 미량의 불산 및 킬레이트제를 첨가한 세정액에 침적하여 세정하는 공정과,
    상기 백금족 금속전극의 일부를 노출시키는 공정과,
    해당 백금족 금속전극이 노출된 기판의 이면을 금속제거용 용액에 미량의 불산 및 킬레이트제를 첨가한 세정액으로 세정하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 금속 제거용 용액이 염산 및 과산화수소를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 5항에 있어서,
    상기 금속 제거용 용액 중의 염산 농도가 1 내지 10%의 범위인 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제 1항에 있어서,
    상기 금속 제거용 용액이 황산 및 과산화수소를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제 1항에 있어서,
    상기 세정액의 액온이 실온 내지 세정액의 비점 미만의 온도 범위인 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제 1항에 있어서,
    상기 킬레이트제가 2염기 카르복실산(dibasic carboxylic acid)인 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제 1항에 있어서,
    상기 백금족 금속전극의 형성 이전에, 실리콘 기판 이면에 얇은 산화막층을 형성해 두는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 삭제
  12. 제 1항 또는 제 10항에 있어서,
    상기 백금족 금속전극의 형성 후에, 실리콘계 절연막의 형성전에 기판 이면만을 상기 세정액으로 세정하는 공정을 갖는 것을 특징으로 하는 반도체 장치 제조방법.
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