JP3941433B2 - ビアホールのスミア除去方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ビアホールのスミア除去方法に係り、詳しくは多層基板の配線層間を接続するビアホールの銅メッキを行う前段階で実施されるビアホールのスミア除去に好適なスミア除去方法に関するものである。
【0002】
【従来の技術】
多層配線板の高密度化を図るため、ビルドアップ配線板が使用されている。ビルドアップ配線板では配線層間の接続にビアホールが使用されている。ビアホールが二つの層間を接続するためだけであれば、ビアホール内までメッキする必要はない。しかし、3層以上に亘って接続が必要な場合、ビアホール内を充填メッキしない構成では、図4(a)に示すように、ビアホール31をずらした状態で形成する必要がある。一方、ビアホール内を充填メッキした構成では、図4(b)に示すように、ビアホール31を重ねた状態で形成することができ、配線のレイアウトの自由度や実装密度を高くすることができる。
【0003】
また、現在ビアホールの径は100μm程度であるため、ビアホール内を充填メッキしない構成でも各層間の導通を図るのに支障はないが、ビアホールの径が小さくなると、ビアホール内を充填メッキしないと各層間の導通に支障を来す(抵抗が大きくなる)虞がある。
【0004】
ビアホールを形成する方法には、フォトレジストを使用してフォトエッチングにより下穴を形成する方法と、フォトレジスト以外の樹脂を絶縁層とし、レーザー照射により下穴を形成する方法とがある。
【0005】
下穴を形成した後、ビアホールのメッキが完成するまでには、スミア除去工程、触媒付与工程、化学銅メッキ工程、電解銅メッキ工程を経る。スミア除去工程は、図5(a)に示すように、基板(図示せず)上に形成された下層配線32を覆う絶縁層33に下穴34を形成した際に、下穴34の底に残る樹脂(スミア)35を除去する工程である。
【0006】
そして、従来、スミア除去工程は、膨潤処理、過マンガン酸エッチング処理、中和・還元処理、クリーナーコンディショナー処理及びソフトエッチ処理の5工程が順に行われている。
【0007】
【発明が解決しようとする課題】
ビアホール31の径が100μmの場合は、絶縁層33に下穴34を形成するのはフォトレジストを使用するフォトリソグラフ法で行われているが、ビアホール31の径が40μm程度より小さくなると、フォトリソグラフ法ではきれいな下穴34を形成するのが難しくなる。そのため、レーザー照射により下穴34が形成される。ところが、レーザー照射により下穴34を形成した場合に、フォトリソグラフ法で下穴34を形成した場合と同様の条件でスミア除去処理を行った場合、ビアホール31の充填メッキ後に行う、ビアホールの信頼性試験の一項目である熱衝撃試験を満足できないものが殆どであった。熱衝撃試験は、−55℃と125℃の液中に各3分間保持するサイクルを1000サイクル行った後の、抵抗変化率が±10%以内を合格とするものである。
【0008】
従来のスミア除去工程の最後の処理であるソフトエッチ(ソフトエッチング)に使用されるソフトエッチング液は、スミア除去の役割の他に、下穴の下部を塞いでいる下層配線32(銅箔)の表面を若干粗化する役割もある。そして、従来、ソフトエッチング液としては、硫酸水溶液(硫酸濃度:180g/l)や、硫酸及び過硫酸ナトリウム水溶液(硫酸濃度18g/l、過硫酸ナトリウム濃度150g/l)あるいは硫酸及び過酸化水素水溶液(硫酸濃度180g/l、過酸化水素濃度30g/l)が使用されていた。
【0009】
従来は下穴34がフォトリソグラフ法で形成されているため、スミアの量が少なく、前記のソフトエッチング液によりスミア除去と銅箔の粗化が比較的良好に行われた。しかし、レーザー照射により下穴34を形成した場合は、スミアの量が多くなる。そのため、従来と同じソフトエッチング液で同じ条件でソフトエッチを行った場合は、スミアの除去が不完全となり、結果としてビアホールの充填メッキが良好に行われない。また、ソフトエッチング液の溶解力を強くし過ぎると、図5(b)に示すように、下層配線32のエッチングが過剰となって銅箔と樹脂との間に隙間Δが生じる状態となる。このような状態でメッキを行うと、充填メッキが完了した後、熱衝撃試験において前記隙間に対応する部分にクラックが入り易くなる。
【0010】
本発明は、前記従来の問題に鑑みてなされたものであって、その目的は孔径が40μmと小さくなり、レーザー照射によりビアホールの下穴を形成した場合にも、スミア除去工程において、導体層部を過剰にエッチングすることなく、スミアを確実に除去することができるビアホールのスミア除去方法を提供することにある。
【0011】
【課題を解決するための手段】
前記の目的を達成するため、請求項1に記載の発明では、多層基板の絶縁層を挟んで配置される導体層間を接続するビアホールの内面に化学銅メッキを施した後、電解銅メッキによりビアホール内を充填メッキするビアホールの形成方法において、前記導体層に到る下穴を前記絶縁層に形成し、該下穴について前記化学銅メッキのための触媒付与工程に先だってスミア除去工程を行い、該スミア除去工程のソフトエッチング処理の際には、ソフトエッチング液として硫酸及び過酸化水素を含む水溶液を使用し、硫酸の濃度を9〜90g/lで、かつ過酸化水素の濃度の2.4倍以下とした。
【0012】
この発明のソフトエッチング液を使用することにより、ソフトエッチング液の組成を除いて、従来と同じ条件(例えば、処理温度及び処理時間)で、スミアの除去が良好に行われる。そして、充填メッキ層の信頼性を確保できる。
【0013】
請求項2に記載の発明では、請求項1に記載の発明において、前記硫酸の濃度が過酸化水素濃度より低い。この発明では、スミアの除去をより良好に行うことができる。
【0014】
請求項3に記載の発明では、請求項1又は請求項2に記載の発明において、前記硫酸の濃度が9〜18g/lで、過酸化水素の濃度が35〜39g/lである。この発明では、スミアの除去をさらに良好に行うことができる。
【0015】
【発明の実施の形態】
以下、本発明を直径40μmのビアホールの形成に具体化した一実施の形態を図1〜図3に従って説明する。
【0016】
多層基板の上下の導体層間を電気的に接続するため、充填メッキされたビアホールを形成するには、図1(a)に示すように、先ず下層の導体層11aの上に絶縁層12が形成された後、レーザー照射によりビアホール(下穴)13が形成される。
【0017】
次に下穴13の底部である導体層11a上に残ったスミア12aの除去を行うスミア除去工程が実施される。スミア除去工程は従来と同様に膨潤処理、過マンガン酸エッチング処理、中和・還元処理、クリーナーコンディショナー処理及びソフトエッチ処理の5工程が順に行われる。そして、ソフトエッチ処理で使用するソフトエッチング液(以下、ソフトエッチ液と称す)の組成が異なる他は従来の各処理条件と同じ条件で処理が行われる。
【0018】
ソフトエッチ液には硫酸及び過酸化水素を含む水溶液が使用される。水溶液中の硫酸の濃度は、過酸化水素の濃度の2.4倍以下である。硫酸の濃度は9〜90g/lで、かつ硫酸の濃度が過酸化水素濃度より低い組成が好ましい。さらに好ましくは、硫酸の濃度が9〜18g/lで、過酸化水素の濃度が35〜39g/lである。
【0019】
スミア除去工程終了後、ビアホール13の内面及び上層の導体層11bを形成すべき箇所への触媒付与処理と、化学銅メッキ処理とが行われて、図1(b)に示すように、薄い化学銅メッキ層14が形成される。次に電解銅メッキが行われ、図1(c)に示すように充填メッキ層15が形成される。
【0020】
電解銅メッキは2段階に分けて行われ、図2(a)に示すように、第1段階において低電流密度で所定時間行われ、次に第2段階のメッキが高電流密度で行われる。第1段階のメッキにより、化学銅メッキ層14の上に、所定の膜厚に緻密な電解銅メッキ層が形成される。そして、第2段階のメッキにより、ビアホール13の残りの部分が充填されるように電解銅メッキ層が形成されることにより、充填メッキ層15が形成される。
【0021】
電解銅メッキは、電流密度がメッキ浴の許容電流範囲において行われ、第1段階のメッキでは、電流密度が1.5A/dm2以下で行われ、膜厚1μm以上、好ましくは1.5〜2.0μmの銅を析出させた後、第2段階のメッキがそれより高い電流密度で行われる。第2段階のメッキの電流密度は電解銅メッキのメッキ浴の組成にもよるが、電解銅メッキの合計時間を30分程度で完了するには、3A/dm2程度が好ましい。
【0022】
電解銅メッキは、図2(b)に示すように、正のパルスと負のパルスとを交互に、かつ正のパルスの通電量が大きなパルスメッキで行われる。パルスメッキは、正のパルスの通電時間t1と、負のパルスの通電時間t2との比t1/t2が、例えば、20/1に設定される。一回の通電時間t1は、40〜50ms(ミリ秒)程度に設定される。パルスメッキは、正のパルスの電流値Fと負のパルスの電流値Rとの比F/Rが1/3程度に設定される。なお、図2(b)では通電時間t1及び通電時間t2の比t1/t2は前記の値と異なる状態で図示されている。
【0023】
(実施例)
以下、実施例及び比較例により本発明をさらに詳しく説明する。
図3に示すように、ビアホール13が多数形成された評価基板を形成し、スミア除去工程のソフトエッチ条件を変更してスミア除去を行った後、ビアホール13の充填メッキを行った。そして、得られた試料について表1に示す4項目、即ち高温放置試験、高温高湿放置試験、熱衝撃試験及びはんだ耐熱試験の信頼性評価を行った。
【0024】
実施例及び比較例において、スミア除去工程のソフトエッチ処理を除いた他の処理、触媒付与処理及び化学銅メッキ処理は、公知の処理条件でおこなった。また、電解銅メッキにおけるメッキ浴への添加剤として、アトテック社製のインパルスH(商品名)ブライトナー及びレベラーを使用した。それぞれの添加量は、メーカー推奨条件であるブライトナー:2.5ml/l、レベラー:8ml/lとした。そして、低電流密度(1A/dm2)で10分、高電流密度(3A/dm2)で20分パルスメッキを行った。
【0025】
【表1】
はんだ耐熱試験は、280〜290℃のはんだ浴中に所定時間(30秒)浸漬した後、冷却し、その後、抵抗値を測定した。
【0026】
4項目の評価試験のうち、高温放置試験、高温高湿放置試験は比較例でも合格したが、はんだ耐熱性試験及び熱衝撃試験は比較例では合格率が低かった。
実施例と比較例についてソフトエッチ条件と信頼性試験の結果及びソフトエッチ後のビアホール13の状態の顕微鏡による観察結果を表2に示す。
【0027】
【表2】
表2において、硫酸とあるのは濃硫酸(濃度98%)を意味し、過酸化水素水とあるのは工業用過酸化水素水(濃度33〜35%)を意味する。従って、硫酸5ml/lは硫酸9g/lに相当し、硫酸100ml/lは硫酸180g/lに相当する。また、過酸化水素水5ml/lは過酸化水素1.9g/lに相当し、過酸化水素水100ml/lは過酸化水素38g/lに相当する。
【0028】
表2から、実施例1〜実施例3のソフトエッチ液、即ち硫酸の濃度が過酸化水素の濃度の2.4倍以下の硫酸、過酸化水素水溶液を使用した場合に、銅箔(導体層11a)の過剰エッチングなしにスミアを良好に除去でき、充填メッキ層の信頼性も合格となることが確認された。また、硫酸の濃度が9〜90g/lで、かつ硫酸の濃度が過酸化水素の濃度より低い場合がより良好となり、硫酸の濃度が9〜18g/lで、過酸化水素の濃度が35〜39g/lの場合にさらに良好となることが確認された。
【0029】
一方、比較例のソフトエッチ液(従来のソフトエッチ液)を使用した場合は、いずれの場合も充填メッキ層の信頼性試験が不合格となった。また、ソフトエッチ処理でスミアが残ったり(比較例1,2)、スミアは除去できるが過剰エッチングにより絶縁層12(樹脂)の下方にまで導体層11a(銅箔)のエッチングが進行した(比較例3,4)。
【0030】
この実施の形態によれば次の効果が得られる。
(1) 電解銅メッキによりビアホール内を充填メッキするビアホールの形成方法において、スミア除去工程のソフトエッチ液として、硫酸及び過酸化水素を含む水溶液を使用し、硫酸の濃度を過酸化水素の濃度の2.4倍以下とした。従って、孔径が小さく(例えば40μm)、レーザー照射によりビアホールの下穴を形成した場合にも、スミア除去工程において、下層配線部(導体層11a)を過剰にエッチングすることなく、スミア12aを確実に除去することができる。
【0031】
(2) ソフトエッチ液の硫酸の濃度が9〜90g/lで、かつ硫酸の濃度が過酸化水素水濃度より低くなるように設定すると、スミア除去がより良好に行われる。
【0032】
(3) ソフトエッチ液の硫酸の濃度が9〜18g/lで、過酸化水素の濃度が35〜39g/lとすることにより、スミア除去がより良好に行われる。
(4) ソフトエッチ処理の温度や時間を従来と同じ条件で実施することができるため、ソフトエッチ液を代えるだけで従来と同様に簡単に実施できる。
【0033】
(5) 過酸化水素水として工業用過酸化水素水を使用するため、消毒用の過酸化水素水のように過酸化水素濃度の低いものを使用する場合に比較して、ソフトエッチ液の調製作業が簡単になる。
【0034】
(6) 電解銅メッキを行う際に、低電流密度の第1段階のメッキと高電流密度での第2段階のメッキに分けて行う。従って、化学銅メッキ層14の表面に電解銅メッキがデンドライト(樹枝状結晶)析出するのが抑制されて、緻密に均一に付着する。また、ビアホール内に信頼性に悪影響を与えるボイドが発生せずに、短時間で充填メッキを行うことができる。
【0035】
(7) 低電流密度の第1段階のメッキと高電流密度での第2段階のメッキの両方とも、正のパルスと負のパルスとを交互に、かつ正のパルスの通電量を大きく設定したパルスメッキでわれる。従って、信頼性の確保された充填メッキ層を短時間で形成できる。
【0036】
実施の形態は前記に限らず、例えば次のように構成してもよい。
〇 ソフトエッチ液を調製する際、98%の濃硫酸と30〜35%工業用過酸化水素水とを用いて調製する方法に限らず、濃度の低い硫酸や過酸化水素水を使用して所望の濃度となるように調製してもよい。
【0037】
〇 ソフトエッチ条件は室温(25℃)に限らず、それより高い温度で行ってもよい。温度によりソフトエッチの適性時間は変化する。
〇 ソフトエッチ液を、フォトリソグラフ法により下穴を形成する場合のスミア除去に使用してもよい。
【0038】
○ 電解銅メッキを2段階で行わずに、電流密度がメッキ浴の許容電流範囲における1.5A/dm2以下のパルスメッキを長時間行って、即ち1段階の電解銅メッキで充填メッキ層15を形成してもよい。
【0039】
○ 電流密度がメッキ浴の許容電流範囲における1.5A/dm2以下で行って、膜厚1μm以上を析出させる際の電解銅メッキをパルスメッキではなく、直流電力を流して行い、その後の高い電流密度での電解銅メッキをパルスメッキで行うようにしてもよい。
【0040】
○ ビアホール13の径は40μmに限らず、40μmより大きなものや、40μmより小さな20μm程度のものに適用してもよい。
前記実施の形態から把握できる技術的思想(発明)について以下に記載する。
【0041】
(1) 多層基板の絶縁層を挟んで配置される導体層間を接続するビアホールの内面に化学銅メッキを施した後、電解銅メッキによりビアホール内を充填メッキするビアホールの形成方法において、前記化学銅メッキのための触媒付与工程に先だって行われるスミア除去工程のソフトエッチング処理の際に、ソフトエッチング液として無機酸及び過酸化水素を含む水溶液を使用し、無機酸の濃度を過酸化水素の濃度の2.4倍以下としたビアホールのスミア除去方法。
【0042】
(2) 過酸化水素の濃度は35g/l以上である請求項1、請求項2及び(1)に記載のビアホールのスミア除去方法。
(3) 前記ソフトエッチング処理は室温で1〜3分行われる請求項1〜請求項3、(1)及び(2)のいずれかに記載のビアホールのスミア除去方法。
【0043】
(4) 過酸化水素水として工業用過酸化水素水を使用する請求項1〜請求項3、(1)〜(3)のいずれかに記載のビアホールのスミア除去方法。
【0044】
【発明の効果】
以上、詳述したように、請求項1〜請求項3に記載の発明によれば、孔径が40μmと小さくなり、レーザー照射によりビアホールの下穴を形成した場合にも、スミア除去工程において、導体層部を過剰にエッチングすることなく、スミアを確実に除去することができる。
【図面の簡単な説明】
【図1】 (a)〜(c)はビアホールの充填メッキ層を形成する手順を示す模式断面図。
【図2】 (a)はメッキの条件を示すタイムチャート、(b)はパルスメッキの条件を示す部分模式タイムチャート。
【図3】 信頼性評価基板の部分模式断面図。
【図4】 (a)はビアホールに充填メッキを行わない場合の部分模式断面図、(b)は充填メッキを行う場合の部分模式断面図。
【図5】 (a),(b)はスミア除去を行った際のビアホールの状態を示す模式断面図。
【符号の説明】
11a,11b…導体層、12a…スミア、13…ビアホール。
Claims (3)
- 多層基板の絶縁層を挟んで配置される導体層間を接続するビアホールの内面に化学銅メッキを施した後、電解銅メッキによりビアホール内を充填メッキするビアホールの形成方法において、
前記導体層に到る下穴を前記絶縁層に形成し、該下穴について前記化学銅メッキのための触媒付与工程に先だってスミア除去工程を行い、該スミア除去工程のソフトエッチング処理の際には、ソフトエッチング液として硫酸及び過酸化水素を含む水溶液を使用し、硫酸の濃度を9〜90g/lで、かつ過酸化水素の濃度の2.4倍以下としたビアホールのスミア除去方法。 - 前記硫酸の濃度が過酸化水素の濃度より低い請求項1に記載のビアホールのスミア除去方法。
- 前記硫酸の濃度が9〜18g/lで、過酸化水素の濃度が35〜39g/lである請求項1又は請求項2に記載のビアホールのスミア除去方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001240635A JP3941433B2 (ja) | 2001-08-08 | 2001-08-08 | ビアホールのスミア除去方法 |
TW091117660A TW595297B (en) | 2001-08-08 | 2002-08-06 | Method of removing smear from via holes |
DE10236201A DE10236201A1 (de) | 2001-08-08 | 2002-08-07 | Verfahren zur Schmutzentfernung aus Durchgangslöchern |
CN02131805A CN1404120A (zh) | 2001-08-08 | 2002-08-07 | 从通孔中除去污斑的方法 |
US10/213,619 US6766811B2 (en) | 2001-08-08 | 2002-08-07 | Method of removing smear from via holes |
KR10-2002-0046626A KR100484573B1 (ko) | 2001-08-08 | 2002-08-07 | 비어 홀의 스미어 제거 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001240635A JP3941433B2 (ja) | 2001-08-08 | 2001-08-08 | ビアホールのスミア除去方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003060330A JP2003060330A (ja) | 2003-02-28 |
JP3941433B2 true JP3941433B2 (ja) | 2007-07-04 |
Family
ID=19071214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001240635A Expired - Fee Related JP3941433B2 (ja) | 2001-08-08 | 2001-08-08 | ビアホールのスミア除去方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6766811B2 (ja) |
JP (1) | JP3941433B2 (ja) |
KR (1) | KR100484573B1 (ja) |
CN (1) | CN1404120A (ja) |
DE (1) | DE10236201A1 (ja) |
TW (1) | TW595297B (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100826067B1 (ko) * | 2003-09-09 | 2008-04-29 | 호야 가부시키가이샤 | 양면 배선 글래스 기판의 제조 방법 |
CN100466218C (zh) * | 2004-07-22 | 2009-03-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
DE102004045451B4 (de) | 2004-09-20 | 2007-05-03 | Atotech Deutschland Gmbh | Galvanisches Verfahren zum Füllen von Durchgangslöchern mit Metallen, insbesondere von Leiterplatten mit Kupfer |
KR100632552B1 (ko) * | 2004-12-30 | 2006-10-11 | 삼성전기주식회사 | 내부 비아홀의 필 도금 구조 및 그 제조 방법 |
US7834273B2 (en) | 2005-07-07 | 2010-11-16 | Ibiden Co., Ltd. | Multilayer printed wiring board |
US7759582B2 (en) | 2005-07-07 | 2010-07-20 | Ibiden Co., Ltd. | Multilayer printed wiring board |
CN1986892B (zh) * | 2005-12-22 | 2010-04-14 | 佛山市顺德区汉达精密电子科技有限公司 | 去除真空镀膜层的处理方法 |
JP5149805B2 (ja) * | 2006-11-06 | 2013-02-20 | アルプス電気株式会社 | 無電解銅めっき方法 |
KR100876758B1 (ko) * | 2006-12-26 | 2009-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
CN103444275A (zh) * | 2007-06-15 | 2013-12-11 | 美录德有限公司 | 印刷电路板制造用的镀铜填充方法以及使用该镀铜填充方法得到的印刷电路板 |
JP5097979B2 (ja) * | 2008-08-25 | 2012-12-12 | メック株式会社 | プリント配線板の製造方法 |
JP5303364B2 (ja) * | 2009-05-28 | 2013-10-02 | 日東電工株式会社 | 両面配線回路基板およびその製造方法 |
WO2017039624A1 (en) * | 2015-08-31 | 2017-03-09 | Robert Alan May | Method of forming a via opening |
CN108624884B (zh) * | 2017-03-17 | 2019-08-27 | 昆山市板明电子科技有限公司 | Pcb用除棕化层和盲孔悬铜的表面处理剂及表面处理方法 |
KR20230073594A (ko) | 2021-11-19 | 2023-05-26 | 한국생산기술연구원 | 미세홀 스미어 제거를 위한 건식 디스미어 공정 방법 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2694802B2 (ja) | 1993-12-28 | 1997-12-24 | 日本電気株式会社 | プリント配線板の製造方法 |
TW380166B (en) | 1995-08-23 | 2000-01-21 | Mec Co Ltd | Electroplating process for printing wiring board |
JP3481379B2 (ja) * | 1995-08-23 | 2003-12-22 | メック株式会社 | 電気めっき法 |
JPH09283923A (ja) | 1996-04-09 | 1997-10-31 | Matsushita Electric Works Ltd | 多層プリント配線板の製造方法 |
EP0999731B1 (en) | 1997-07-08 | 2011-01-05 | Ibiden Co., Ltd. | Printed wiring board comprising conductor circuits for solder pads |
US20020076935A1 (en) * | 1997-10-22 | 2002-06-20 | Karen Maex | Anisotropic etching of organic-containing insulating layers |
JP2000077851A (ja) | 1998-09-03 | 2000-03-14 | Ibiden Co Ltd | 多層プリント配線板の製造方法 |
TW407453B (en) | 1998-09-03 | 2000-10-01 | Ibiden Co Ltd | Multiple layer printed circuit board and method for manufacturing the same |
KR100855529B1 (ko) * | 1998-09-03 | 2008-09-01 | 이비덴 가부시키가이샤 | 다층프린트배선판 및 그 제조방법 |
JP3177973B2 (ja) * | 1999-01-28 | 2001-06-18 | 日本電気株式会社 | 半導体装置の製造方法 |
TW419786B (en) | 1999-02-01 | 2001-01-21 | Taiwan Semiconductor Mfg | Method of improving electrochemical deposition of copper in plug hole |
CN1196180C (zh) * | 1999-08-26 | 2005-04-06 | 部鲁尔科学公司 | 改进的用于双金属镶嵌方法中的填充物料 |
US6242344B1 (en) * | 2000-02-07 | 2001-06-05 | Institute Of Microelectronics | Tri-layer resist method for dual damascene process |
US6579810B2 (en) * | 2001-06-21 | 2003-06-17 | Macronix International Co. Ltd. | Method of removing a photoresist layer on a semiconductor wafer |
-
2001
- 2001-08-08 JP JP2001240635A patent/JP3941433B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-06 TW TW091117660A patent/TW595297B/zh not_active IP Right Cessation
- 2002-08-07 CN CN02131805A patent/CN1404120A/zh active Pending
- 2002-08-07 US US10/213,619 patent/US6766811B2/en not_active Expired - Fee Related
- 2002-08-07 DE DE10236201A patent/DE10236201A1/de not_active Ceased
- 2002-08-07 KR KR10-2002-0046626A patent/KR100484573B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6766811B2 (en) | 2004-07-27 |
JP2003060330A (ja) | 2003-02-28 |
TW595297B (en) | 2004-06-21 |
KR20030014626A (ko) | 2003-02-19 |
CN1404120A (zh) | 2003-03-19 |
DE10236201A1 (de) | 2003-03-13 |
KR100484573B1 (ko) | 2005-04-20 |
US20030036269A1 (en) | 2003-02-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041130 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
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