JP5224311B2 - 半導体電子デバイス - Google Patents
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Description
まず、本発明の実施の形態1にかかる半導体電子デバイスについて説明する。図1は、本実施の形態1にかかる半導体電子デバイスとしての電界効果トランジスタ100の構成を示す断面図である。この図に示すように、電界効果トランジスタ100は、Siからなる基板1上に、窒化物系化合物半導体を用いて形成されたバッファ層2,3および半導体動作層4が順次積層され、その上にTi/Alからなるソース電極8Sおよびドレイン電極8Dと、Pt/Auからなるゲート電極8Gとが形成されている。
つぎに、本発明の実施の形態2にかかる半導体電子デバイスについて説明する。図5は、本実施の形態2にかかる半導体電子デバイスとしての電界効果トランジスタ200の構成を示す断面図である。この図に示すように、電界効果トランジスタ200は、電界効果トランジスタ100の構成をもとに、バッファ層3に替えてバッファ層23を備える。その他の構成は電界効果トランジスタ100と同じであり、同一構成部分には同一符号を付して示している。
つぎに、本発明の実施の形態3にかかる半導体電子デバイスについて説明する。上述した実施の形態1および2では、本発明にかかる半導体電子デバイスとしての電界効果トランジスタ(FET:Field Effect Transistor)が高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)であるものとして説明したが、高電子移動度トランジスタに限定されず、MOS電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor FET)とすることもできる。
2,3,23 バッファ層
4 半導体動作層
5 電子走行層
5a 2次元電子ガス層
6 電子供給層
7 コンタクト層
8D ドレイン電極
8G ゲート電極
8S ソース電極
10,20 複合層
11,21 第1の層
12 第2の層
34 半導体動作層
35 p型半導体層
35a 反転層
36 n型半導体層
38D ドレイン電極
38G ゲート電極
38Ga 絶縁膜
38Gb 電極層
38S ソース電極
100,200,300 電界効果トランジスタ
Claims (2)
- Si基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、
前記バッファ層は、Al組成が0.2以下の窒化物系化合物半導体を用いて形成された第1の層上に、Al組成が0.8以上の窒化物系化合物半導体を用いて形成された第2の層が積層された複合層を有し、
前記第1の層は、Al x1 Ga 1-x1 N(0≦x1≦0.2)で示される窒化物系化合物半導体によって形成され、
前記第2の層は、Al x2 Ga 1-x2 N(0.8≦x2≦1)で示される窒化物系化合物半導体によって形成され、
前記第1の層の厚さは、300〜1000nmであり、
前記第2の層の厚さは、0.5〜200nmであり、
前記バッファ層は、前記複合層を5層以上含み、
前記第1の層のカーボン濃度は、1×10 17 〜1×10 20 cm -3 である
ことを特徴とする半導体電子デバイス。 - 前記第1の層および前記第2の層の成長温度は、各々700〜1300℃であることを特徴とする請求項1に記載の半導体電子デバイス。
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