WO2005024955A1 - 半導体装置 - Google Patents

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WO2005024955A1
WO2005024955A1 PCT/JP2004/012058 JP2004012058W WO2005024955A1 WO 2005024955 A1 WO2005024955 A1 WO 2005024955A1 JP 2004012058 W JP2004012058 W JP 2004012058W WO 2005024955 A1 WO2005024955 A1 WO 2005024955A1
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substrate
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buffer region
semiconductor device
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PCT/JP2004/012058
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Inventor
Koji Otsuka
Nobuo Kaneko
Original Assignee
Sanken Electric Co., Ltd.
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    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a nitride semiconductor device such as a MESFET or a HEMT having a small leakage current.
  • MESFETs Metal Semiconductor Filed Effect Transistors
  • HEMTs High Electron Mobility Transistors
  • Patent Document discloses using a substrate made of silicon or a silicon compound in order to solve the drawbacks of a sapphire substrate.
  • the buffer region in the device disclosed in the above patent document is, for example, AlGaN
  • the buffer region having the multilayer structure contributes to the improvement of the crystallinity and flatness of the nitride semiconductor epitaxially grown thereon.
  • the thickness of the gallium nitride-based compound semiconductor layer formed on the buffer region is equal to the thickness of the pair formed on the upper surface of the gallium nitride-based compound semiconductor layer. Smaller than the distance between the electrodes (the distance between the drain and source electrodes). For example, the thickness of the gallium nitride-based compound semiconductor layer formed on the buffer region is about 0.2-3.0 ⁇ , and the distance between the drain electrode and the source electrode is about 520 ⁇ .
  • AlGaN Due to the heterojunction between the 0 ⁇ x ⁇ l
  • GaN layer As the second layer, a two-dimensional electron gas, that is, two-dimensional electron gas (2DEG) is generated in the GaN layer, and the resistance of the GaN layer is reduced.
  • 2DEG two-dimensional electron gas
  • HEMT gallium nitride-based compound semiconductor device
  • the device when the device was turned off, that is, the channel formed on the upper surface of the electron transit layer was closed by the depletion layer spreading below the gate electrode.
  • a leakage current I indicated by a broken line in FIG. 1 flows between the drain electrode and the source electrode via the buffer region and the silicon substrate. Also, this leakage current
  • the potential of the silicon substrate increases, and the potential difference between the silicon substrate and the source electrode increases.
  • an electric field concentrates on the side surfaces of the substrate, the buffer region, and the semiconductor region, and the side surfaces become in a high electric field state.
  • the crystallinity of the side surfaces of the substrate, the buffer region, and the semiconductor region is not necessarily good because it is exposed to the outside and is affected by the cutout of the semiconductor element. Therefore, if the side surfaces of the buffer region and the semiconductor region are in a high electric field state, the HEMT may be broken. Further, in addition to the leakage current I flowing between the drain electrode and the source electrode through the inside of the substrate and the buffer region described above, the leakage current flowing through the side of the semiconductor device having a relatively low resistance (such as HEMT) can be obtained.
  • the withstand voltage between the drain electrode and the source electrode is determined by the magnitude of the current, the withstand voltage necessarily decreases as the leakage current increases.
  • the semiconductor element may be destroyed due to a large leakage current.
  • the above-mentioned problem is remarkable in a gallium nitride-based compound semiconductor device in which a silicon substrate which is a resistive substrate disclosed in the above-mentioned patent document is used and a buffer region having a multilayer structure is formed thereon. This may also occur in a gallium nitride-based compound semiconductor device in which a gallium nitride-based compound semiconductor layer is formed on a sapphire substrate via a low-temperature buffer layer. In addition, there is a possibility that such a phenomenon may occur in a gallium nitride-based compound semiconductor device using a substrate made of silicon carbide (SiC). In addition, the above-mentioned problems are not limited to HEMTs. This may also occur in another nitride semiconductor device on which at least the first and second electrodes are arranged.
  • Patent Document 1 JP 2003-59948 A
  • a problem to be solved by the present invention is that a nitride semiconductor device having a buffer region has a large leakage current. Accordingly, an object of the present invention is to provide a nitride semiconductor device having a small leakage current. Means for solving the problem
  • the present invention for solving the above-mentioned problems includes a substrate, a buffer region disposed on one main surface of the substrate, and at least one nitride-based compound disposed on the buffer region.
  • a nitride-based compound semiconductor device comprising: a semiconductor region including a semiconductor layer; and at least a first electrode and a second electrode disposed on a surface of the semiconductor region, wherein the semiconductor region and the buffer region An insulating film disposed on one or both sides of
  • a conductive film disposed on the insulating film
  • the side surface of the semiconductor region has a divergent slope from the surface of the semiconductor region toward the substrate, the insulating film is formed on the side surface of the semiconductor region, and the conductor film is formed on the side surface of the semiconductor region. It is preferable that they face each other with the insulating film interposed therebetween.
  • Both the semiconductor region and the buffer region have inclined side surfaces, and an insulating film is formed on both the side surfaces of the semiconductor region and the buffer region. It is desirable that both sides of the region and the buffer region are opposed to each other via an insulating film.
  • the substrate has a side surface that is continuously inclined to the side surface of the buffer region.
  • An insulating film is also formed on the side surface of the substrate, and the conductor film is formed of an insulating film on the side surface of the substrate. It is desirable that it also extends above.
  • the conductor film In order to set the conductor film to a predetermined potential or a fixed potential, the conductor film is It is desirable to be electrically connected to the buffer region, the semiconductor region, or the potential stabilizing means.
  • an electrode is provided on the substrate, the buffer region, or the semiconductor region, and the conductive film is connected to the electrode.
  • a force S can be applied to connect the conductor film to a source electrode, a drain electrode, or a gate electrode.
  • the substrate is preferably made of silicon, silicon nitride, or sapphire.
  • the substrate is made of silicon or silicon conjugate
  • M is at least one element selected from In (indium) and B (boron), X and y are 0 ⁇ 1,
  • M is at least one element selected from In (indium) and B (boron),
  • a and b are 0 ⁇ a ⁇ l
  • the second layer mainly composed of a material represented by
  • it is composed of a composite layer.
  • the buffer region is formed of a laminated body in which the first and second layers are repeatedly arranged a plurality of times.
  • the nitride semiconductor device further has a control electrode for controlling a current between the first electrode and the second electrode, and the semiconductor region is a semiconductor switch controlled by the control electrode. It is desirable that this is a region for forming a switching element.
  • the semiconductor region and the buffer region are covered with the insulating film, and the conductor film is further formed on the insulating film.
  • the flowing leakage current can be reduced. That is, the electric field concentration on the side surface of the semiconductor region and / or the buffer region is reduced by the combination of the conductor film and the insulating film, which can not only reduce the leakage current by protecting the side surface of the semiconductor region and / or the buffer region by the insulating film.
  • a depletion layer is formed to increase the resistance of the side surface of the semiconductor region and / or the buffer region, and the leakage current flowing therethrough decreases.
  • the leakage current force S decreases, the breakdown voltage and the breakdown resistance of the semiconductor device improve.
  • FIG. 1 is a central longitudinal sectional view schematically showing a HEMT according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of the HEMT of FIG.
  • FIG. 3 is an enlarged cross-sectional view showing a part of the substrate and the buffer region of FIG. 1.
  • FIG. 4 is a cross-sectional view showing a MESFET of Example 2 of the present invention.
  • FIG. 5 is a cross-sectional view showing a part of a substrate and a buffer region in a third embodiment of the present invention, similarly to FIG. 3.
  • FIG. 6 is a cross-sectional view similar to FIG. 3, showing a part of a substrate and a buffer region according to a fourth embodiment of the present invention.
  • FIG. 7 is a sectional view showing an HEMT according to a fifth embodiment of the present invention.
  • FIG. 8 is a cross-sectional view illustrating an HEMT according to a sixth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view illustrating an HEMT according to a seventh embodiment of the present invention.
  • the HEMT as the nitride semiconductor device according to the first embodiment of the present invention shown in FIG. 1 includes a substrate made of conductive silicon, ie, a substrate 1, a buffer region 2, and a nitride semiconductor region 3 for a HEMT element. And a source electrode 4 as a first electrode, a drain electrode 5 as a second electrode, a gate electrode 6 as a control electrode, an insulating film 7, a conductor film 8, a contact electrode 9, and a fixed metal layer 10. .
  • the substrate 1 has one main surface 11 and the other main surface 12, and also has an n-type silicon single crystal power containing a group V element such as P (lin) as a conductivity-type determining impurity.
  • the main surface 11 on the side where the buffer region 2 of the substrate 1 is disposed is a (111) just surface that is different from the plane orientation of the crystal indicated by the Miller index.
  • the substrate 1 has a relatively large thickness of about 350 ⁇ , and functions as a support for the semiconductor region 3 and the buffer region 2.
  • the buffer region 2 arranged so as to cover one main surface 11 of the substrate 1 is shown as one layer in FIG. 1, but actually, as shown in FIG. And a plurality of second layers 14.
  • the first layer 13 and the second layer 14 are alternately and repeatedly arranged plural times.
  • FIG. 3 for convenience of illustration, only a part of the buffer region 2 having a laminated structure or a multilayer structure is shown. In fact, the buffer region 2 has 20 first layers 13 and 20 second layers 13. Layer 1 And 4.
  • the first layer 13 of the buffer region 2 preferably has a material force represented by the following chemical formula.
  • M is at least one element selected from In (indium) and B (boron),
  • a preferable material of the first layer 13 according to the above chemical formula is, for example, A1N (aluminum nitride), AlGaN (gallium aluminum nitride), AlInGaN (gallium nitride aluminum), or AlBGaN (gallium nitride). Boron aluminum), Alln BGaN (gallium boron indium aluminum nitride), or ⁇ (indium aluminum nitride), or A1BN (boron aluminum nitride), or ⁇ (boron indium aluminum nitride).
  • the material of the first layer 13 in the case where the first layer 13 does not contain ⁇ (indium) and B (boron) is represented by the following chemical formula.
  • the first layer 13 is A1N (aluminum nitride) or AlGaN (gallium aluminum nitride).
  • A1N (anolymium nitride) corresponding to the material in which X is 1 in the above chemical formula is used for the first layer 13.
  • the lattice constant and coefficient of thermal expansion of the first layer 13 made of an extremely thin insulating film are closer to the silicon substrate 1 than to the second layer 14. If necessary, n-type or p-type conductivity determining impurities can be added to the first layer 13.
  • the second layer 14 of the buffer region 2 is desirably made of a material represented by the following chemical formula. Al M Ga N
  • M is at least one element selected from In (indium) and B (boron),
  • a and b are 0 ⁇ a ⁇ l
  • a preferable material of the second layer 14 according to the above chemical formula is, for example, GaN (gallium nitride) or AlGaN (gallium aluminum nitride), AlInGaN (gallium indium aluminum nitride), or AlBGaN (gallium boron aluminum nitride) or AlInBGaN (gallium boron indium aluminum nitride), or ⁇ (indium aluminum nitride), or A1BN (boron aluminum nitride), or ⁇ (boron indium aluminum nitride), or InGaN (gallium indium aluminum nitride), or BGaN ( Gallium boron nitride), or InBGaN (gallium boron indium nitride), or InN (indium nitride), or BN (boron nitride) or InBN (boron indium nitride).
  • the second layer 14 can include a p-type or n-type conductivity determining impurity.
  • AI aluminum
  • the value of a which indicates the proportion of aluminum in the above chemical formula, is set to a value greater than 0.8 to prevent cracks that may occur due to an increase in A1 (aluminum). The power to make it smaller.
  • the preferred thickness of the first layer 13 of the buffer region 2 is 0.5 nm 50 nm, that is, 5-500 ⁇ , at which a quantum mechanical tunnel effect can be obtained. If the thickness of the first layer 13 is less than 0.5 nm, the flatness of the semiconductor region 3 formed on the upper surface of the buffer region 2 cannot be maintained well. If the thickness of the first layer 13 exceeds 50 nm, the first layer 13 and the second Cracks are generated in the first layer 13 due to tensile strain generated in the first layer 13 due to a lattice mismatch between the layer 14 and a difference in thermal expansion coefficient between the first layer 13 and the substrate 1. There is a risk of doing so.
  • the preferred thickness of the second layer 14 is 0.5 nm-200 nm, or 5-2000 Angstroms.
  • the thickness of the second layer 14 is less than 0.5 nm, it becomes difficult to grow the first layer 13 and the semiconductor region 3 grown on the buffer region 2 flat.
  • the thickness of the second layer 14 exceeds 200 nm, the semiconductor region 3 is compressed by a compressive stress generated in the second layer 14 due to lattice mismatch between the second layer 14 and the first layer 13. Adversely affect the performance of the HEMT.
  • the thickness of the second layer 14 is preferably larger than the thickness of the first layer 13.
  • the first layer 13 is generated in the first layer 13 due to a difference in lattice constant between the first layer 13 and the second layer 14 and a difference in thermal expansion coefficient between the first layer 13 and the substrate 1.
  • the magnitude of the generated strain can be suppressed to such an extent that cracks do not occur in the first layer 13, and the deterioration of the characteristics of the HEMT can be suppressed favorably.
  • the semiconductor region 3 for forming the HEMT has an electron transit layer 15 made of, for example, undoped GaN and an electron supply layer 16 made of, for example, undoped AlGaN.
  • the electron transit layer 15 disposed on the buffer region 2 can be called a channel layer or a two-dimensional electron gas forming layer, and has a thickness of, for example, 500 nm.
  • the electron transit layer 15 is a conductive layer doped with conductive impurities.
  • the electron supply layer 16 arranged on the electron transit layer 15 supplies electrons to the electron transit layer 15. Since the electron supply layer 16 is formed of a nitride material different from that of the electron transit layer 15, a hetero junction occurs between the electron supply layer 16 and the electron transit layer 15.
  • the electron supply layer 16 is an n-like region which is a region in which a conductive impurity is not doped and has the same characteristics as a force n-type semiconductor.
  • the electron supply layer 16 can be doped with an n-type impurity (for example, silicon).
  • the first and second layers 13 and 14 of the buffer region 2, the electron transit layer 15 and the electron supply layer 16 of the semiconductor region 3 use a well-known MOCVD apparatus disclosed in Patent Document 1 described above. It is sequentially formed on the substrate 1 by the epitaxial growth method.
  • the buffer region 2 and the semiconductor region 3 are epitaxially grown at a temperature higher than 1000 ° C, for example, at 1120 ° C.
  • the source electrode 4 and the drain electrode 5 are in ohmic contact with the electron supply layer 16, and the gate electrode 6 is in Schottky contact with the electron supply layer 16. Note that a contact layer having a high n-type impurity concentration can be provided between the source electrode 4 and the drain electrode 5 and the electron supply layer 16.
  • a spacer layer made of undoped AlGaN or A1N may be provided between the electron transit layer 15 and the electron supply layer 16.
  • the distance between drain electrode 5 and gate electrode 6 is larger than the thickness of semiconductor region 3.
  • the side surface 17 of the portion composed of the buffer region 2, the semiconductor region 3, and a part of the substrate 1 is divergently inclined from the surface of the semiconductor region 3 toward the substrate 1.
  • This inclined side surface 17 is formed by etching.
  • the preferred angle of the inclined side surface 17 with respect to the surface of the semiconductor region 3 is 20 to 170 degrees, which is an obtuse angle.
  • the insulating film 7, that is, the dielectric film, covers the inclined side surface 17, and covers a part of the surface of the semiconductor region 3 and a part of the step 18 of the substrate 1. That is, a part of the side surface of the substrate 1, the side surfaces of the first and second layers 13 and 14 of the buffer region 2, the side surface of the electron transit layer 15 and the side surface of the electron supply layer 16 are inclined, and these are insulated. Covered with membrane 7.
  • the insulating film 7 is made of silicon oxide (SiO 2), silicon nitride (SiN, where X is a value between 0 and 1)
  • the thickness of the insulating film 7 is preferably set to 0.1-1 / im. The thickness of the insulating film 7 is adjusted in consideration of the dielectric constant.
  • the conductor film 8 is disposed on the insulating film 7 and is made of, for example, a metal such as nickel or a conductive material such as a thick film conductor.
  • the conductor film 8 faces the entire inclined side surface 17 via the insulating film 7 and extends on a step 18 parallel to the two main surfaces 11 and 12 of the substrate 1. It is connected to the contact electrode 9 on 18.
  • the contact electrode 9 is made of, for example, a metal laminate formed by sequentially laminating Ti (titanium) and Ni (nickel), and is in good ohmic contact with the exposed step 18 of the silicon substrate 1. Therefore, the conductor film 8 is connected to the silicon substrate 1 through the contact electrode 9 with low resistance, and It is fixed at almost the same potential. Since the potential of the silicon substrate 1 of this embodiment is substantially constant, the silicon substrate 1 functions as a potential applying means for applying a desired potential to the conductor film 8. Further, the contact electrode 9 functions as a connecting means for connecting the conductive film 8 to the silicon substrate 1 as the potential applying means.
  • the fixing metal layer 10 formed on the other main surface 12 of the substrate 1 is used when fixing a semiconductor element made of HEMT to a support plate (not shown).
  • the source electrode 4 When a control voltage capable of forming a channel is applied between the source electrode 4 and the gate electrode 6 and a predetermined drive voltage is applied between the drain electrode 5 and the source electrode 4, the source electrode 4 The electrons flow toward the drain electrode 5.
  • the electron supply layer 16 is an extremely thin film, it functions as an insulator in the horizontal direction and functions as a conductor in the vertical direction. Therefore, during the operation of the HEMT, electrons flow through the path of the source electrode 4, the electron supply layer 16, the electron transit layer 15, the electron supply layer 16, and the drain electrode 5. The flow of electrons, that is, the flow of current from the drain electrode 5 to the source electrode 4 is adjusted by the control voltage applied to the gate electrode 6.
  • the buffer region 2 includes a heterojunction between the first layer 13 made of, for example, A1N (aluminum nitride) and the second layer 14 made of, for example, GaN.
  • a two-dimensional electron gas, ie, 2DEG is generated in the layer 14, the resistance value of the second layer 14 decreases, and a lateral current flows through the second layer 14, and this lateral current becomes a leakage current.
  • the substrate 1 since the substrate 1 has conductivity, a leakage current flows through the substrate 1.
  • the current component flowing only inside the buffer region 2 and the substrate 1 is indicated by the leakage current I.
  • the leakage current I passing through this side surface is determined by the combination of the conductor film 8 and the insulating film 7.
  • the conductor film 8 faces the inclined side face 17 via the insulating film 7. As a result, the electric field in the vicinity of the inclined side surface 17 is reduced, and a depletion layer is formed along the inclined side surface 17, the resistance in the vicinity of the side surface 17 increases, and the leakage current I is suppressed.
  • HEMT HEMT
  • the breakdown voltage is determined by the level of the leakage current between the drain electrode 5 and the source electrode 4 when the semiconductor device is off. Therefore, if the leakage current is suppressed, the breakdown voltage is necessarily improved. In addition, destruction of the semiconductor element due to the leakage current is prevented.
  • the present embodiment has the following effect in addition to the effect of suppressing an increase in leakage current when the HEMT is off based on the above-described inclined side surface 17, insulating film 7, and conductor film 8.
  • the substrate 1 made of silicon which is low in cost and has good workability, material costs and production costs can be reduced. Therefore, the cost of the HEMT can be reduced.
  • the buffer region 2 formed on one main surface of the substrate 1 includes a first layer 13 made of A1N having a lattice constant between silicon and GaN and a second layer 14 made of GaN. Since the buffer region 2 is formed of the laminate, the buffer region 2 can favorably take over the crystal orientation of the substrate 1 made of silicon. As a result, the GaN-based semiconductor region 3 can be satisfactorily formed on one main surface of the buffer region 2 with the crystal orientation aligned. For this reason, the flatness of the semiconductor region 3 is improved, and the electrical characteristics of the HEMT are also improved.
  • a buffer layer is formed at a low temperature only on one main surface of the substrate 1 which also has a silicon force at a low temperature using only a GaN semiconductor, the difference in lattice constant between silicon and GaN is large. An excellent GaN-based semiconductor region cannot be formed.
  • a buffer composed of a laminate of the first layer 13 made of A1N and the second layer 14 made of GaN The crystal region 2 can be grown at a higher temperature than a conventional low-temperature buffer layer composed of a single layer of GaN or A1N. Therefore, ammonia serving as a nitrogen source can be satisfactorily decomposed, and the buffer region 2 does not become an amorphous layer. As a result, the density of crystal defects in the epitaxial growth layer formed on the buffer region 2, that is, the semiconductor region 3, can be sufficiently reduced.
  • the substrate 1 is formed of silicon having higher thermal conductivity than sapphire, heat generated during operation of the device can be radiated well through the substrate 1 and the breakdown voltage, gain, etc. of the device can be improved. Are obtained favorably.
  • the silicon substrate 1 has a smaller thermal expansion coefficient than the nitride-based compound semiconductor, tensile strain due to thermal irregularity is applied to the epitaxial layer. For this reason, the bow
  • the electron density of the electron transit layer 15, that is, the channel can be made higher than that of the HEMT using the sapphire substrate, and the sheet resistance of the electron transit layer 15, that is, the channel decreases, and the drain current increases. It becomes possible.
  • an n-type semiconductor region 3a made of a GaN compound semiconductor layer doped with Si as an n-type impurity is provided. It is formed identically to 1. That is, in the MESFET of FIG. 4, the silicon substrate 1, the buffer region 2, the source electrode 4, the drain electrode 5, the gate electrode 6, the insulating film 7, and the conductor film 8 are formed in the same manner as those shown in FIG. ing.
  • the n-type semiconductor region 3a can be called a channel layer or an active layer, and is arranged on the buffer region 2.
  • Source electrode 4 and gate electrode 5 are in ohmic contact with n-type semiconductor region 3a, and gate electrode 6 is in Schottky contact with n-type semiconductor region 3a.
  • the side surface of the n-type semiconductor region 3a in FIG. 4 is inclined similarly to the semiconductor region 3 in FIG. 1, and faces the conductor film 8 via the insulating film 7.
  • the conductor film 8 is extended instead of the contact electrode 9 in FIG. A long portion 9a is provided, which is in direct contact with the substrate 1. Therefore, in the second embodiment shown in FIG. 4, the substrate 1 functions as a predetermined potential applying means, and the extension portion 9a functions as a conductor connecting the conductive film 8 to the substrate 1.
  • an outer contour electrode similar to the contact electrode 9 in FIG. 1 is provided, and the conductor film 8 can be connected to the substrate 1 via this.
  • FIG. 5 shows a part of a buffer region 2a containing In (indium) according to the third embodiment which can be used for HEMTs and MESFETs.
  • the buffer region 2a in FIG. 5 is formed by alternately stacking a plurality of first layers 13a and a plurality of second layers 14a.
  • the material of the first layer 13a is desirably made of a material represented by the following chemical formula.
  • the first layer 13a is formed of a material selected from A1N (aluminum nitride), AlGaN (gallium aluminum nitride), ⁇ (indium aluminum nitride), and AlInGaN (gallium indium aluminum nitride).
  • a more preferable material of the first layer 13a in the embodiment of FIG. 5 is Al In Ga corresponding to a material in which the above equation is 0.5 and y is 0.01.
  • the first layer 13a is an extremely thin film having an insulating property.
  • the lattice constant and the thermal expansion coefficient of the first layer 13a containing aluminum have values between the lattice constant and the thermal expansion coefficient of the silicon substrate 1 and the lattice constant and the thermal expansion coefficient of the semiconductor region 3 or 3a.
  • the material of the second layer 14a is desirably made of a material represented by the following chemical formula.
  • the second layer 14a is formed of, for example, one selected from GaN, A1N, InN, InGaN, AlGaN, AlInN, and Alln GaN.
  • a more preferable material for the second layer 14a in the embodiment of FIG. 5 is Al In GaN corresponding to a material in which a in the above formula is 0.05 and b is 0.35.
  • the gap between the valence band and the conduction band of the second layer 14a, that is, the band gap is smaller than the band gap of the first layer 13a.
  • One or both of the level shift forces between the first layer 13a and the second layer 14a can be doped with a p-type impurity or an n-type impurity.
  • the buffer region 2a of the embodiment of FIG. 5 has the same effect as the embodiment of FIG. 1, and furthermore, since the buffer region 2a contains indium, the buffer region 2a does not contain indium. If the coefficient of thermal expansion of the buffer region 2a can be approximated to that of the silicon substrate 1, an effect is obtained.
  • FIG. 6 shows a part of the buffer area 2b containing B (boron) according to the fourth embodiment.
  • the deformed buffer region 2b can be used for a semiconductor device such as the HTEM in FIG. 1 and the MESFET in FIG. 4, and is composed of an alternate stack of first and second layers 13b and 14b.
  • the material of the first layer 13b is desirably made of a material represented by the following chemical formula.
  • the first layer 13b is formed of, for example, a material selected from A1N (aluminum nitride), AlGaN (gallium nitride aluminum), A1BN (boron aluminum nitride), and AlBGaN (gallium boron aluminum nitride).
  • a more preferable material for the first layer 13b in the embodiment of FIG. 6 is AlGaN, which corresponds to a material in which X is 0.5 and y is 0 in the above formula.
  • the lattice constant and the coefficient of thermal expansion of the first layer 13b made of an extremely thin film having an insulating property are closer to the silicon substrate 1 than to the second layer 14b.
  • the material of the second layer 14b is desirably made of a material represented by the following chemical formula.
  • the second layer 14b is a layer containing at least one element selected from Al, B, and Ga and N, and is, for example, selected from GaN, BN, A1N, BGaN, AlGaN, A1BN, and AlBGaN. Formed of things.
  • a more preferable material of the second layer 14b in the embodiment of FIG. 6 is BGaN, which corresponds to a material in which a in the above formula is 0 and b is 0.3.
  • the gap between the child band and the conductivity, that is, the band gap is smaller than the band gap of the first layer 13b.
  • One or both of the first layer 13b and the second layer 14b can be doped with a p-type impurity or an n-type impurity.
  • the buffer region 2b of FIG. 6 has the same effect as the buffer region 2 of FIG. 1, and furthermore, since the second layer 14b contains boron, the second layer 14b contains boron.
  • the second layer 14b can be formed relatively thicker by preventing the occurrence of cracks, as compared with the case where no second layer 14b is provided.
  • the HEMT of Example 5 shown in FIG. 7 is obtained by transforming the silicon substrate 1 of Example 1 of FIG. 1 into a sapphire substrate la, transforming the buffer region 2 into a low-temperature buffer region 2c, and transforming the drain electrode 5 into a semiconductor region.
  • the gate electrode 6 and the source electrode 4 are provided in an annular shape around the surface of the semiconductor region 3 so as to surround the drain electrode 5, and the conductor film 8 is connected to the source electrode 4.
  • the others are the same as those shown in FIG.
  • the low-temperature buffer region 2c is formed on the sapphire substrate la at a temperature of 500 to 600 ° C by stacking a plurality of stacked layers selected from GaN, A1N, AlGaN, or any one of these, or all of these stacked layers. It is a thing that has grown up in a pitch.
  • the side surfaces of the sapphire substrate la and the low-temperature buffer region 2c in FIG. 7 are inclined similarly to the silicon substrate 1 and the buffer region 2 in FIG. are doing.
  • the conductor film 8 facing the inclined side surface 17 of the buffer region 2c and the semiconductor region 3 via the insulating film 7 is connected to the source electrode 4 via the extension 9b.
  • the source electrode 4 provided near the periphery of the surface of the semiconductor region 3 has a function of applying a predetermined potential to the conductor film 8 in addition to the original source electrode function.
  • the extension 9b of the conductor film 8 functions as a conductor for connecting the conductor film 8 to the source electrode 4 as a predetermined potential applying means. Therefore, the potential of the conductor film 8 is fixed at the potential of the source electrode 4.
  • the source electrode 4, the drain electrode 5 and the gate electrode 6 are provided on the surface of the semiconductor region 3 in the same pattern as in FIG. Can be connected.
  • the silicon substrate 1 of FIG. 1 was replaced with a silicon carbide (SiC) substrate lb, the buffer region 2 was replaced with a low-temperature buffer region 2c similar to FIG. 9 is omitted, and the rest is formed in the same manner as in FIG.
  • the low-temperature buffer region 2c and the semiconductor region 3 in FIG. 8 are formed on the SiC substrate lb by epitaxy growth.
  • the conductive film 8 in FIG. 8 is electrically connected to the SiC substrate lb, the buffer region 2c, and the force facing the inclined side surface 17 of the semiconductor region 3 via the insulating film 7 to the SiC substrate lb and the semiconductor region 3. And is connected via a conductor 9c to a potential applying means 20 provided outside.
  • the potential applying means 20 is capable of applying a predetermined potential to the conductor film 8, and is an external electrode or an external conductor or an external semiconductor having a predetermined potential, or a voltage capable of applying a predetermined potential to the conductor film 8. It is an application circuit.
  • a metal support plate 21 indicated by a broken line in FIG. 8 can be used instead of the potential applying means 20.
  • the metal support plate 21 is electrically and mechanically coupled to the fixing metal layer 10 and has a predetermined potential such as a ground.
  • the conductive film 8 is supported by a metal supporting plate 9c via a conductor 9c such as a wire. Connect to plate 21.
  • the potential of the conductor film 8 is fixed by the function of the potential applying means 20 or the metal support plate 21. As long as the effect is obtained, the effect of alleviating the electric field on the inclined side surface 17 is obtained favorably, and the leakage current is suppressed.
  • the conductor film 8 is disposed on the insulating film 7 without being connected to the substrate 1 or lb, or the source electrode 4, or the potential applying means 20, or the metal support plate 2, etc.
  • the conductor film 8 contributes to the potential stabilization of the side surface 17 of the semiconductor region 3 and the buffer regions 2, 2a, 2b, 2c, and the leakage current is suppressed.
  • the conductor film 8 can be connected to the potential applying means 20 or the metal support plate 21 as in FIG.
  • the conductor film 8 in FIG. 7 is opposed only to the side surface of the semiconductor region 3 with the insulating film 7 interposed therebetween. . Even if formed in this way, the same effect as that of the embodiment of FIG. 7 can be obtained. To obtain a large effect of reducing the leakage current, the conductor film 8 is extended to the substrate la as in FIG.
  • the conductor film 8 can be opposed to only the semiconductor region 3 or 3a as in FIG. Further, in all of Examples 17 to 17, the conductor layer 8 and the insulating film 7 can be opposed only to the buffer region 2.
  • the semiconductor region 3 of the HEMT shown in FIGS. 1, 5 to 9 can be replaced with the semiconductor region 3a of the MESFET shown in FIG.
  • the present invention can be applied to an insulated gate field effect transistor other than the HEMT and the MESFET or a semiconductor element similar thereto. That is, the present invention can be applied to all semiconductor elements in which leakage current between the first and second electrodes on the surface of the semiconductor region 3 or 3a is problematic.
  • the side surface 17 desirably has an inclination of 2,070 degrees with respect to the surface of the semiconductor region 3 or 3a, but may have another angle.
  • Each of the layers of the semiconductor regions 3 and 3a is made of GaN (gallium nitride), AllnN (indium aluminum nitride), AlGaN (gallium aluminum nitride), InGaN (gallium indium nitride), and AlInGaN (gallium indium aluminum nitride). ) And the like.
  • an electron supply layer similar to the electron supply layer 16 can be provided between the electron transit layer 15 and the buffer region 2.
  • the source electrode 4 is disposed at the center of the surface of the semiconductor region 3, and the gate electrode 6 and the drain electrode 5 are sequentially disposed so as to surround the source electrode 4. 8 may be connected to the drain electrode 5. 7 and 9, a gate electrode 6 may be further formed in an annular shape outside the source electrode 4, and the conductor film 8 may be connected thereto.
  • the present invention can be applied to reduction of leakage current of semiconductor devices such as HEMTs and MESFETs.

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Description

半導体装置
窒化物半導体装置
技術分野
[0001] 本発明は、漏れ電流の小さい MESFETや HEMT等の窒化物半導体装置に関す る。
背景技術
[0002] 窒化ガリウム系化合物半導体を用いたメタル ·セルコンダクタ電界効果トランジスタ 即ち MESFET (Metal Semiconductor Filed Effect Transistor )や高電子移動度トラ ンジスタ即ち HEMT (High Electron Mobility Transistor )等の半導体デバイスは公 知である。
[0003] 従来の典型的な窒化ガリウム系化合物半導体を用いた半導体デバイスにおいては 、サファイア基板の上にバッファ領域を介して窒化ガリウム系化合物半導体が形成さ れている。しかし、サファイア基板は硬度が高いため、このタイシング等を生産性良く 行うことが困難であり、且つ高価である。サファイア基板の欠点を解決するためにシリ コン又はシリコン化合物から成る基板を使用することが特開 2003—59948号公報（ 以下、特許文献と言う。 )に開示されている。
[0004] 上記特許文献に開示されたデバイスにおけるバッファ領域は、例えば、 Al Ga N
(0<χ≤1)から成る第 1の層と例えば GaNから成る第 2の層との複合層が複数回繰 返して配置された構造を有する。この多層構造のバッファ領域は、この上にェピタキ シャル成長される窒化物半導体の結晶性や平坦性の向上に寄与する。
[0005] ところで、この種の窒化ガリウム系化合物半導体デバイスにおいて、バッファ領域の 上に形成される窒化ガリウム系化合物半導体層の厚みは、この窒化ガリウム系化合 物半導体層の上面に形成された対の電極間の距離（ドレイン電極とソース電極との 距離）に比較して小さい。例えばバッファ領域の上に形成される窒化ガリウム系化合 物半導体層の厚みは 0. 2— 3. 0 μ ΐη程度であり、ドレイン電極とソース電極との間隔 は 5 20 μ ΐη程度である。また、シリコン基板を使用した上述の窒化ガリウム系化合 物半導体デバイスにおいて、バッファ領域を構成する第 1の層としての Al Ga N ( 0<x≤l)層と第 2の層としての GaN層とのヘテロ接合によって GaN層に 2次元電子 ガス即ち 2DEG (Two Dimensional Electron Gas)が生成され、 GaN層の抵抗が低下 する。またバッファ領域を構成する第 1の層としての Al Ga N (0<χ≤1)層は厚
1
みが薄いために容易に量子力学的なトンネル効果を起こす。このため、窒化ガリウム 系化合物半導体デバイスとして例えば HEMTを構築した場合には、デバイスのオフ 時、即ちゲート電極の下側に広がる空乏層によって電子走行層の上面側に形成され たチャネルが閉じられた時に、ドレイン電極とソース電極との間にバッファ領域及びシ リコン基板を介して図 1で破線で示す漏れ電流 Iが流れる。また、この漏れ電流によ
A
つてシリコン基板の電位が上がり、シリコン基板とソース電極との間の電位差が大きく なる。シリコン基板とソース電極との間の電位差が大きくなると、基板、バッファ領域及 び半導体領域の側面に電界が集中し、側面が高電界状態になる。また、基板、バッ ファ領域及び半導体領域の側面の結晶性は外部に露出していること及び半導体素 子の切り出しの影響を受けていることによって必ずしも良くない。このため、バッファ領 域及び半導体領域の側面が高電界状態になると、 HEMTが破壊する虞がある。ま た、ドレイン電極とソース電極との間に上述の基板及びバッファ領域の内部を通って 流れる漏れ電流 Iの他に、比較的低抵抗な（HEMT等の）半導体素子の側面を通じ
A
て図 1で点線で示す漏れ電流 Iも流れる。この結果、ドレイン電極とソース電極との間
B
の漏れ電流全体の値、即ち Iと Iとの和の値が大きくなる。 HEMT等においては、漏
A B
れ電流の大きさによってドレイン電極とソース電極との間の耐圧が決定されるので、 漏れ電流が大きくなると必然的に耐圧が低下する。また、漏れ電流が大きいことによ つて半導体素子が破壊する虞れがある。
上述の問題は、上記特許文献に示されている抵抗性基板であるシリコン基板を使 用し、この上に上述した多層構造のバッファ領域を形成した窒化ガリウム系化合物半 導体デバイスにおいて顕著に生じるが、サファイア基板の上に低温バッファ層を介し て窒化ガリウム系化合物半導体層を形成して成る窒化ガリウム系化合物半導体デバ イスにおいても発生する虞れがある。また、シリコンカーバイド（SiC)から成る基板を 使用した窒化ガリウム系化合物半導体デバイス等においても発生する虞れがある。ま た、上述の問題は、 HEMTに限ることなぐ HEMTと同様に半導体領域の表面上に 少なくとも第 1及び第 2の電極が配置された別の窒化物半導体装置においても発生 する虞れがある。
特許文献 1 :特開 2003 - 59948号公報
発明の開示
発明が解決しょうとする課題
[0007] 従って、本発明が解決しょうとする課題は、バッファ領域を有する窒化物半導体装 置は漏れ電流が大きいことである。そこで、本発明の目的は、漏れ電流の小さい窒化 物半導体装置を提供することにある。 課題を解決するための手段
[0008] 上記課題を解決するための本発明は、基板と、該基板の一方の主面上に配置され たバッファ領域と、前記バッファ領域の上に配置された少なくとも 1つの窒化物系化 合物半導体層を含んでいる半導体領域と、前記半導体領域の表面上に配置された 少なくとも第 1及び第 2の電極とを備えた窒化物系化合物半導体装置であって、 前記半導体領域と前記バッファ領域とのいずれか一方又は両方の側面に配置され た絶縁膜と、
前記絶縁膜の上に配置された導体膜と
を有していることを特徴とする窒化物系化合物半導体装置に係わるものである。
[0009] 前記半導体領域の側面は前記半導体領域の表面から前記基板に向って末広がり 状の傾斜を有し、前記絶縁膜が前記半導体領域の側面に形成され、前記導体膜が 前記半導体領域の側面に前記絶縁膜を介して対向していることが望ましい。
[0010] 前記半導体領域と前記バッファ領域との両方が傾斜している側面を有し、前記半導 体領域と前記バッファ領域との両方の側面に絶縁膜が形成され、前記導体膜が前記 半導体領域と前記バッファ領域との両方の側面に絶縁膜を介して対向していることが 望ましい。
[0011] 前記基板は前記バッファ領域の側面に連続して傾斜してレ、る側面を有し、前記基板 の側面にも絶縁膜が形成され、前記導体膜が前記基板の側面の絶縁膜の上にも延 在していることが望ましい。
[0012] 前記導体膜を所定電位又は固定電位とするために、前記導体膜が前記基板又は 前記バッファ領域又は前記半導体領域又は電位安定化手段に電気的に接続されて レ、ることが望ましい。
[0013] 前記基板又は前記バッファ領域又は前記半導体領域に電極が設けられ、この電極 に前記導体膜が接続されてレ、ることが望ましレ、。 HEMT等の電界効果型トタンジスタ の場合には、前記導体膜をソース電極又はドレイン電極又はゲート電極に接続する こと力 Sできる。
[0014] 前記基板はシリコン又はシリコンィ匕合物又はサファイアから成ることが望ましい。
[0015] 前記基板はシリコン又はシリコンィ匕合物から成り、
前記バッファ領域は、
化学式 Al M Ga N
l
ここで、前記 Mは、 In (インジウム）と B (ボロン）とから選択された少なくとも 1種の元素 前記 X及び yは、 0< χ≤1、
0≤y< l、
x+y≤l
を満足する数値、
で示される材料を主成分とする第 1の層と、
化学式 Al M Ga N
a b 1-a-b
ここで、前記 Mは In (インジウム）と B (ボロン）とから選択された少なくとも 1種 の元素、
前記 a及び bは、 0≤a≤l、
0≤b< l、
a + b≤l
を満足させる数値、
で示される材料を主成分とする前記第 2の層と
の複合層から成ることが望ましレ、。
[0016] 前記バッファ領域は、前記第 1及び第 2の層が複数回繰り返して配置された積層体 力 成ることが望ましい。 [0017] 窒化物半導体装置は、更に、前記第 1の電極と前記第 2の電極との間の電流を制御 する制御電極を有し、前記半導体領域は、前記制御電極で制御される半導体スイツ チ素子を形成するための領域であることが望ましい。
発明の効果
[0018] 本発明においては、半導体領域とバッファ領域とのいずれか一方又は両方の側面 が絶縁膜によって被覆され、更にこの上に導体膜が形成されているので、半導体領 域の側面に沿って流れる漏れ電流を低減することができる。即ち、絶縁膜による半導 体領域及び/又はバッファ領域の側面の保護による漏れ電流の低減のみでなぐ導 体膜と絶縁膜との組み合せによって半導体領域及び/又はバッファ領域の側面の 電界集中が緩和されると共に、空乏層が形成されて半導体領域及び/又はバッファ 領域の側面の高抵抗化が達成され、ここを流れる漏れ電流が小さくなる。漏れ電流 力 S小さくなると、半導体装置の耐圧及び耐破壊性が向上する。
図面の簡単な説明
[0019] [図 1]図 1は本発明の実施例 1に従うの HEMTを概略的に示す中央縦断図面である [図 2]図 2は図 1の HEMTの平面図である。
[図 3]図 3は図 1の基板とバッファ領域との一部を拡大して示す断面図である。
[図 4]図 4は本発明の実施例 2の MESFETを示す断面図である。
[図 5]図 5は本発明の実施例 3の基板とバッファ領域との一部を図 3と同様に示す断 面図である
[図 6]図 6は本発明の実施例 4の基板とバッファ領域との一部を示す図 3と同様に示 す断面図である
[図 7]図 7は本発明の実施例 5の HEMTを示す断面図である
[図 8]図 8は本発明の実施例 6の HEMTを示す断面図である
[図 9]図 9は本発明の実施例 7の HEMTを示す断面図である
符号の説明
[0020] 1、 la, lb 基板
2、 la, 2b, 2c バッファ領域 3、 3a 半導体領域
4 ソース電極（第 1の電極）
5 ドレイン電極（第 2の電極）
6 ゲート電極
7 絶縁膜
8 導体膜
9 コンタクト電極
17 傾斜側面
発明を実施するための最良の形態
[0021] 次に、図 1一図 9を参照して本発明に従う実施形態を説明する。
実施例 1
[0022] 図 1に示す本発明の実施例 1に係わる窒化物半導体装置としての HEMTは、導電 性を有するシリコンから成るサブストレート即ち基板 1とバッファ領域 2と HEMT素子 用の窒化物半導体領域 3と第 1の電極としてのソース電極 4と第 2の電極としてのドレ イン電極 5と制御電極としてのゲート電極 6と絶縁膜 7と導体膜 8とコンタクト電極 9と固 着用金属層 10とから成る。
[0023] 基板 1は、一方の主面 11と他方の主面 12とを有し、導電型決定不純物として P (リ ン)等の 5族元素を含む n型シリコン単結晶力も成る。この基板 1のバッファ領域 2が配 置されてレ、る側の主面 11は、ミラー指数で示す結晶の面方位にぉレ、て（111)ジャス ト面である。この基板 1の不純物濃度は、例えば 1 X 1013cm— 3— 1 X 1016cm— 3であり、 この基板 1の抵抗率は比較的高い値、例えば 1. Ο Ω - cm-lk Q ' cm程度である。基 板 1は、比較的厚い約 350 μ ΐηの厚みを有し、半導体領域 3及びバッファ領域 2の支 持体として機能する。
[0024] 基板 1の一方の主面 11を被覆するように配置されたバッファ領域 2は図 1では 1つ の層で示されているが、実際には図 3に示すように複数の第 1の層 13と複数の第 2の 層 14とから成る。第 1の層 13と第 2の層 14とは交互に複数回繰返して配置されてレヽ る。図 3では、図示の都合上、積層構造即ち多層構造のバッファ領域 2の一部のみが 示されている力 実際には、バッファ領域 2は 20個の第 1の層 13と 20個の第 2の層 1 4とを有する。
[0025] バッファ領域 2の第 1の層 13は、次の化学式で示される材料力 成ることが望ましい Al M Ga N
y Ι -y
ここで、前記 Mは、 In (インジウム）と B (ボロン）とから選択された少なくとも 1種 の元素、
前記 X及び yは、 0< χ≤1、
0≤y< l、
x + y≤l
を満足する数値である。
[0026] 即ち、上記化学式に従う第 1の層 13の好ましい材料は、例えば A1N (窒化アルミニゥ ム)、又は AlGaN (窒化ガリウム アルミニウム）、又は AlInGaN (窒化ガリウム インジ ゥム アルミニウム）、又は AlBGaN (窒化ガリウム ボロン アルミニウム）、又は Alln BGaN (窒化ガリウム ボロン インジウム アルミニウム）、又は ΑΠηΝ (窒化 インジゥ ム アルミニウム）、又は A1BN (窒化ボロン アルミニウム）、又は ΑΙΙηΒΝ (窒化ボロン インジウム アルミニウム）である。
[0027] 第 1の層 13力 ¾ (インジウム）及び B (ボロン）含まなレ、場合の第 1の層 13の材料は、 次の化学式で示される。
Al Ga N
1
ここで、 Xは 0< χ≤1を満足する任意の数値である。この化学式に従う 第 1の層 13は、 A1N (窒化アルミニウム）又は AlGaN (窒化ガリウム アルミニウム）で ある。図 1の実施例 1では、前記化学式の Xが 1とされた材料に相当する A1N (窒化ァ ノレミニゥム）が第 1の層 13に使用されている。
[0028] 極く薄い絶縁性を有する膜から成る第 1の層 13の格子定数及び熱膨張係数は第 2 の層 14よりもシリコン基板 1に近レ、。この第 1の層 13に必要に応じて n型又は p型の導 電型決定不純物を添加することができる。
[0029] バッファ領域 2の第 2の層 14は、次の化学式で示される材料力、ら成ることが望ましい Al M Ga N
a b 1-a-b
ここで、前記 Mは In (インジウム）と B (ボロン）とから選択された少なくとも 1種 の元素、
前記 a及び bは、 0≤a≤l
0≤b< l
a + b≤l
を満足させる数値である。
[0030] 即ち、上記化学式に従う第 2の層 14の好ましい材料は、例えば GaN (窒化ガリウム） 又は AlGaN (窒化ガリウム アルミニウム）、又は AlInGaN (窒化ガリウム インジウム アルミニウム）、又は AlBGaN (窒化ガリウム ボロン アルミニウム）又は AlInBGaN (窒化ガリウム ボロン インジウム アルミニウム）、又は ΑΠηΝ (窒化 インジウム ァ ルミ二ゥム）、又は A1BN (窒化ボロン アルミニウム）、又は ΑΙΙηΒΝ (窒化ボロン イン ジゥム アルミニウム）、又は InGaN (窒化ガリウム インジウム）、又は BGaN (窒化ガ リウム ボロン）、又は InBGaN (窒化ガリウム ボロン インジウム）、又は InN (窒化 インジウム）、又は BN (窒化ボロン）又は InBN (窒化ボロン インジウム）ある。
[0031] 第 2の層 14が In及び Bを含まない場合の第 2の層 14の材料は、次の化学式で示さ れる。
Al Ga N
a
この化学式において、 a = 0の場合の第 2の層 14は GaNである。第 2の層 14に p型又 は n型の導電型決定不純物を含めることができる。第 2の層 14に AI (アルミニウム）を 含める場合には、 A1 (アルミニウム）の増大により発生する恐れのあるクラックを防ぐた めに上の化学式におけるアルミニウムの割合を示す aを 0. 8よりも小さくすること力 S望 ましレ、。なお、この実施例 1の第 2の層 14は、上記 2つの化学式における a = 0 b = 0 に相当する GaNから成る。
[0032] バッファ領域 2の第 1の層 13の好ましい厚みは、量子力学的トンネル効果を得ること ができる 0. 5nm 50nm即ち 5— 500オングストロームである。第 1の層 13の厚みが 0. 5nm未満の場合にはバッファ領域 2の上面に形成される半導体領域 3の平坦性 が良好に保てなくなる。第 1の層 13の厚みが 50nmを超えると、第 1の層 13と第 2の 層 14との格子不整差、及び第 1の層 13と基板 1との熱膨張係数差に起因して第 1の 層 13内に発生する引っ張り歪みにより、第 1の層 13内にクラックが発生する虞れがあ る。
[0033] 第 2の層 14の好ましい厚みは、 0. 5nm— 200nm即ち 5— 2000オングストローム である。第 2の層 14の厚みが 0. 5nm未満の場合には、第 1の層 13、及びバッファ領 域 2上に成長される半導体領域 3を平坦に成長させることが困難になる。また、第 2の 層 14の厚みが 200nmを超えると、第 2の層 14と第 1の層 13との格子不整に起因し て第 2の層 14内に発生する圧縮応力により、半導体領域 3に悪影響を及ぼし、 HEM Tの特性が劣化する。
更に好ましくは、第 2の層 14の厚みを第 1の層 13の厚みより大きくするのがよい。こ のようにすれば、第 1の層 13と第 2の層 14との格子定数の差及び第 1の層 13と基板 1との熱膨張係数差に起因して第 1の層 13に発生する歪みの大きさを第 1の層 13に クラックが発生しない程度に抑えること及び HEMTの特性の劣化を良好に抑えること ができる。
[0034] HEMTを構成するための半導体領域 3は、例えば非ドープ GaNから成る電子走行 層 15と例えば非ドープ Al Ga Nから成る電子供給層 16とを有している。バッファ 領域 2の上に配置された電子走行層 15はチャネル層又は 2次元電子ガス形成層とも 呼ぶことができるものであり、例えば、 500nmの厚みを有する。電子走行層 15は導 電型不純物がドープされてレヽなレ、領域である。
[0035] 電子走行層 15の上に配置された電子供給層 16は、電子走行層 15に電子を供給 する。この電子供給層 16は電子走行層 15と異なる窒化物材料で形成されてレ、るの で、電子走行層 15との間にへテロ接合が生じる。この電子供給層 16は導電型不純 物がドープされていない領域である力 n型半導体と同様な特性を示す nライク領域 である。なお電子供給層 16に n型不純物（例えばシリコン）をドープすることができる。
[0036] バッファ領域 2の第 1及び第 2の層 13、 14、半導体領域 3の電子走行層 15及び電 子供給層 16は前記特許文献 1に開示されている周知の MOCVD装置を使用したェ ピタキシャル成長法によって基板 1の上に順次に形成される。バッファ領域 2及び半 導体領域 3は、 1000°Cよりも高い例えば 1120°Cの温度でェピタキシャル成長させる [0037] ソース電極 4及びドレイン電極 5は電子供給層 16にォーミック接触し、ゲート電極 6 は電子供給層 16にショットキー接触している。なお、ソース電極 4及びドレイン電極 5 と電子供給層 16との間に n型不純物濃度の高いコンタクト層を設けることができる。ま た、電子供給層 16に n型不純物を導入する時には、電子走行層 15と電子供給層 16 との間に非ドープの AlGaN又は A1Nから成るスぺーサ層を設けることができる。ドレ イン電極 5とゲート電極 6との間隔は、半導体領域 3の厚みよりも大きい。
[0038] バッファ領域 2と半導体領域 3と基板 1の一部とからなる部分の側面 17は半導体領 域 3の表面から基板 1に向って末広り状に傾斜している。この傾斜側面 17はエツチン グによって形成されている。傾斜側面 17の半導体領域 3の表面に対する好ましい角 度は 20度一 70度であり、鈍角である。
[0039] 絶縁膜 7即ち誘電体膜は傾斜側面 17を覆レ、且つ半導体領域 3の表面の一部及び 基板 1の段部 18の一部を覆っている。即ち、基板 1の側面の一部、ノくッファ領域 2の 第 1及び第 2の層 13、 14の側面、電子走行層 15の側面及び電子供給層 16の側面 が傾斜し、これ等が絶縁膜 7で覆われている。
[0040] 絶縁膜 7は、酸化シリコン（SiO )、窒化シリコン（SiN ここで Xは 0— 1の間の数値）
2
、酸化アルミニウム (Al O )等で形成される。絶縁膜 7を厚くしすぎると、後述する導
2 3
体膜 8による電界緩和効果が良好に得られなくなる。一方、絶縁膜 7を薄くしすぎると 、絶縁膜 7の絶縁破壊や電流リークが発生することがある。このため、絶縁膜 7の厚み は、 0. 1一 1 /i mに設定するのが良い。絶縁膜 7の厚みはこの誘電率を考慮して調 整される。
[0041] 導体膜 8は絶縁膜 7の上に配置され、例えばニッケル等の金属又は厚膜導体のよう な導電性材料で形成される。この導体膜 8は絶縁膜 7を介して傾斜側面 17の全部に 対向していると共に、基板 1の両主面 11、 12に対して平行な段部 18の上にも延在し 、段部 18上のコンタクト電極 9に接続されている。
[0042] コンタクト電極 9は、例えば Ti (チタン）と Ni (ニッケル）を順次積層した金属積層体 力、ら成り、シリコン基板 1の露出した段部 18に良好にォーミックコンタクトしている。従 つて、導体膜 8は、コンタクト電極 9を介してシリコン基板 1と低抵抗接続され、基板 1と ほぼ同一の電位に固定される。この実施例のシリコン基板 1の電位は実質的に一定 であるので、シリコン基板 1が導体膜 8に所望の電位を付与する電位付与手段として 機能している。また、コンタクト電極 9が電位付与手段としてのシリコン基板 1に導体膜 8を接続するための接続手段として機能してレ、る。
[0043] 基板 1の他方の主面 12に形成された固着用金属層 10は、 HEMTから成る半導体 素子を図示が省略されている支持板に固着する時に使用される。
[0044] ソース電極 4とゲート電極 6との間にチャネル形成可能な制御電圧が印加され、ドレ イン電極 5とソース電極 4との間に所定の駆動電圧が印加されると、ソース電極 4から ドレイン電極 5に向って電子が流れる。この時、電子供給層 16は極く薄い膜であるの で、横方向には絶縁物として機能し、縦方向には導電体として機能する。従って、 H EMTの動作時には、ソース電極 4、電子供給層 16、電子走行層 15、電子供給層 16 、ドレイン電極 5の経路で電子が流れる。この電子の流れ即ちドレイン電極 5からソー ス電極 4への電流の流れはゲート電極 6に印加される制御電圧で調整される。
[0045] 電子走行層 15のチャネルをオフにする電圧がゲート電極 6に印加されると、電子走 行層 15の横方向電流即ち基板 1に平行な電流は零又はほぼ零になる。しかし、この 時、ドレイン電極 5とソース電極 4との間にバッファ領域 2及び基板 1を通って図 1で鎖 線で示す漏れ電流 Iが流れる。この漏れ電流 Iはバッファ領域 2及び基板 1の内部を
A A
流れる。既に説明したように、バッファ領域 2は例えば A1N (窒化アルミニウム）から成 る第 1の層 13と例えば GaNから成る第 2の層 14とのへトロ接合を含むので、例えば G aNから成る第 2の層 14に 2次元電子ガス即ち 2DEGが生成され、第 2の層 14の抵抗 値が低下し、第 2の層 14を通る横方向電流が流れ、この横方向電流が漏れ電流とな る。また、基板 1は導電性を有するので、この基板 1を通る漏れ電流が流れる。図 1で は、バッファ領域 2及び基板 1の内部のみを流れる電流成分が漏れ電流 Iで示され
A
ている。図 1の HEMTでは内部のみを流れる漏れ電流 Iの他に、図 1で点線で示す
A
ように基板 1、バッファ領域 2及び半導体領域 3の側面を通る漏れ電流 Iも存在する。
B
本発明では、この側面を通る漏れ電流 Iが導体膜 8と絶縁膜 7との組み合せによって
B
低減されている。即ち、 HEMTのオフ時において、バッファ領域 2と基板 1とのいずれ か一方又は両方に横方向電流が流れている時には、バッファ領域 2と基板 1とのいず れか一方又は両方をほぼ導体とみなすことができる。従って、ドレイン電極 5とソース 電極 4との間に印加されている電圧の大部分がドレイン電極 5と基板 1との間の縦方 向部分及びソース電極 4と基板 1との間の縦方向部分に印加される。このため、傾斜 側面 17の下端と上端との間の電圧も上記縦方向部分と同様に高くなる。しかし、側 面 17が傾斜し、この下端から上端までの沿面距離が垂直側面の場合よりも長くなつ ている。この結果、側面 17における単位長さ当りの電圧即ち電界の強さが小さくなり 、傾斜側面 17の漏れ電流 Iは垂直側面の場合の漏れ電流よりも小さくなる。また、傾
B
斜側面 17に絶縁膜 7を介して導体膜 8が対向している。これにより、傾斜側面 17近傍 における電界が緩和されると共に、傾斜側面 17に沿って空乏層が形成され、側面 1 7近傍の抵抗が高くなり、漏れ電流 Iが抑制される。既に説明したように HEMT等の
B
半導体素子ではオフ時のドレイン電極 5とソース電極 4との間の漏れ電流のレベルで 耐圧が決定されるので、漏れ電流が抑制されると、耐圧が必然的に向上する。また、 漏れ電流に起因する半導体素子の破壊が防止される。
本実施例は、上述した傾斜側面 17、絶縁膜 7及び導体膜 8に基づく HEMTのオフ 時の漏れ電流の増大の抑制効果を有する他に、次の効果も有する。
(1)低コストであり且つ加工性も良いシリコン力 成る基板 1を使用するので、材料コ スト及び生産コストの削減が可能である。このため、 HEMTのコスト低減が可能であ る。
(2)基板 1の一方の主面に形成されたバッファ領域 2は、格子定数がシリコンと GaN との間の値を有する A1Nから成る第 1の層 13と GaNから成る第 2の層 14の積層体で 構成されているので、バッファ領域 2は、シリコン力 成る基板 1の結晶方位を良好に 引き継ぐことができる。この結果、バッファ領域 2の一方の主面に、 GaN系半導体領 域 3を結晶方位を揃えて良好に形成することができる。このため、半導体領域 3の平 坦性が良くなり、 HEMTの電気的特性も良くなる。もし、シリコン力も成る基板 1の一 方の主面に、 GaN半導体のみによって低温でバッファ層を形成した場合、シリコンと GaNとは格子定数の差が大きいため、このバッファ層の上面に平坦性に優れた GaN 系半導体領域を形成することはできない。
(3) A1Nから成る第 1の層 13と GaNから成る第 2の層 14との積層体から成るバッフ ァ領域 2は、従来の GaNや A1Nの単一層から構成される低温バッファ層に比較して 高温で結晶成長させることができる。このため、窒素源となるアンモニアを良好に分 解させることができ、バッファ領域 2はアモルファス層とならない。この結果、バッファ 領域 2の上に形成されるェピタキシャル成長層即ち半導体領域 3の結晶欠陥の密度 を十分に低くすることができる。
(4)基板 1がサファイアに比較して熱伝導性に優れるシリコンから形成されるので、 デバイスの動作中に発生する熱を基板 1を通じて良好に放熱させることができ、デバ イスの耐圧、利得等の諸特性が良好に得られる。
(5)シリコン基板 1は窒化物系化合物半導体に比べて熱膨張係数が小さいため、 熱不整に起因した引っ張り歪みがェピタキシャル層に加わる。このため、 GaNから成 る電子走行層 15と AIGaNから成る電子供給層 16との間の界面の弓 |つ張り応力を更 に強めることができ、結果的にピエゾ電界効果を高めることができる。この結果、電子 走行層 15即ちチャネルの電子密度をサファイア基板を使用した HEMTに比較して 高濃度にすることができ、電子走行層 15即ちチャネルのシート抵抗を減少してドレイ ン電流を増大させることが可能となる。
実施例 2
[0047] 次に、図 4を参照して実施例 2の MESFETを説明する。但し、図 4において、図 1と 実施的に同一の部分には同一の符号を付してその説明を省略する。
[0048] 図 4の MESFETは、図 1の HEMTの半導体領域 3の代わりに、 n型不純物として Si カ^ープされた GaN化合物半導体層から成る n型半導体領域 3aを設け、この他は図 1と同一に形成したものである。即ち、図 4の MESFETにおいて、シリコン基板 1、バ ッファ領域 2、ソース電極 4、ドレイン電極 5、ゲート電極 6、絶縁膜 7及び導体膜 8は図 1で同一符号で示すものと同様に形成されている。 n型半導体領域 3aはチャネル層 又は活性層とも呼ぶことができるものであり、バッファ領域 2の上に配置されている。ソ ース電極 4及びゲート電極 5は n型半導体領域 3aにォーミック接触し、ゲート電極 6は n型半導体領域 3aにショットキー接触している。
[0049] 図 4の n型半導体領域 3aの側面は図 1の半導体領域 3と同様に傾斜し、絶縁膜 7を 介して導体膜 8に対向している。図 4では図 1のコンタクト電極 9の代りに導体膜 8の延 長部分 9aが設けられ、この延長部分 9aが基板 1に直接に接触している。従って、図 4 の実施例 2では、基板 1が所定電位付与手段として機能し、延長部分 9aが導体膜 8 を基板 1に接続する導体として機能している。勿論、図 4においても図 1のコンタクト電 極 9と同様なコンタ外電極を設け、これを介して導体膜 8を基板 1に接続することがで きる。
[0050] 図 4の実施例 2によっても図 1の実施例 1と同様な効果を得ることができる。
実施例 3
[0051] 実施例 1及び 2のバッファ領域 2の構成を変えることができる。図 5は、 HEMT及び MESFET等に使用可能な実施例 3に従う In (インジウム）を含むバッファ領域 2aの 一部を示す。この図 5のバッファ領域 2aは、複数の第 1の層 13aと複数の第 2の層 14 aとを交互に積層したものから成る。
[0052] 第 1の層 13aの材料は次の化学式で示されるものから成ることが望ましい。
Al In Ga N
ここで、 x、 yiま、 0<χ≤1、
0≤y< l、
x + y≤l
を満足する任意の数値である。
即ち、第 1の層 13aは、 A1N (窒化アルミニウム）、 AlGaN (窒化ガリウム アルミニウム )、 ΑΠηΝ (窒化インジウム アルミニウム）、及び AlInGaN (窒化ガリウム インジウム アルミニウム）から選択されたもので形成される。図 5の実施例の第 1の層 13aのより 好ましい材料は、前記式の が 0. 5、 yが 0. 01とされた材料に相当する Al In Ga
Nである。第 1の層 13aは、絶縁性を有する極く薄い膜である。アルミニウムを含む 第 1の層 13aの格子定数及び熱膨張係数はシリコン基板 1の格子定数及び熱膨張 係数と半導体領域 3又は 3aの格子定数及び熱膨張係数との間の値を有する。
[0053] 第 2の層 14aの材料は次の化学式で示されるものから成ることが望ましレ、。
Al In Ga N
ここで、 a、 bは、 0≤a< l、
0≤b< l、 a + b≤l
を満足する任意の数値である。
即ち、第 2の層 14aは例えば GaN、 A1N、 InN、 InGaN、 AlGaN、 AlInN及び Alln GaNから選択されたもので形成される。図 5の実施例の第 2の層 14aのより好ましい 材料は、前記式の aが 0. 05、 bが 0. 35とされた材料に相当する Al In Ga Nで
0.05 0.35 0.6 ある。 第 2の層 14aの価電子帯と伝導帯との間のギャップ即ちバンドギャップが第 1 の層 13aのバンドギャップよりも小さレヽ。第 1の層 13aと第 2の層 14aとのレヽずれ力一 方又は両方に p型不純物又は n型不純物をドープすることができる。
[0054] 図 5の実施例のバッファ領域 2aは図 1の実施例と同一の効果を有し、更に、バッフ ァ領域 2aにインジウムが含まれているので、バッファ領域 2aにインジウムを含めない 場合よりもバッファ領域 2aの熱膨張係数をシリコン基板 1に近似させることができると レ、う効果を有する。
実施例 4
[0055] 図 6は実施例 4に従う B (ボロン）を含むバッファ領域 2bの一部を示す。この変形さ れたバッファ領域 2bは図 1の HTEM及び図 4の MESFET等の半導体装置に使用 可能なものであって、第 1及び第 2の層 13b、 14bの交互積層体から成る。
[0056] 第 1の層 13bの材料は次の化学式で示されるものから成ることが望ましい。
Al B Ga N
l
ここで、 x、 yfま、 0< χ≤1、
0≤y< l、
x + y≤l
を満足する任意の数値である。
即ち、第 1の層 13bは、例えば A1N (窒化アルミニウム）、 AlGaN (窒化ガリウム アル ミニゥム）、 A1BN (窒化ボロン アルミニウム）、及び AlBGaN (窒化ガリウム ボロン アルミニウム）から選択されたもので形成される。図 6の実施例の第 1の層 13bのより 好ましい材料は、前記式の Xが 0. 5、 yが 0とされた材料に相当する Al Ga Nであ
0.5 0.5 る。絶縁性を有する極く薄い膜力 成る第 1の層 13bの格子定数及び熱膨張係数は 第 2の層 14bよりもシリコン基板 1に近い。 [0057] 第 2の層 14bの材料は次の化学式で示されるものから成ることが望ましレ、。
Al B Ga N
a b 1 - a - b
ここで、 a、 bは、 0≤a< l、
0≤b< l、
a + b≤l
を満足する任意の数値である。
即ち、第 2の層 14bは Al、 B及び Gaから選択された少なくとも 1つの元素と Nとを含 む層であり、例えば GaN、 BN、 A1N、 BGaN、 AlGaN、 A1BN及び AlBGaNから選 択されたもので形成される。図 6の実施例の第 2の層 14bのより好ましい材料は、前記 式の aが 0、 bが 0. 3とされた材料に相当する B Ga Nである。第 2の層 14bの価電
0.3 0.7
子帯と伝導率との間のギャップ即ちバンドギャップが第 1の層 13bのバンドギャップよ りも小さい。
第 1の層 13bと第 2の層 14bとのいずれか一方又は両方に p型不純物又は n型不純 物をドープすることができる。
[0058] 図 6のバッファ領域 2bは図 1のバッファ領域 2と同様な効果を有し、更に、第 2の層 1 4bにボロンが含まれているので、第 2の層 14bがボロンを含まない場合に比べて堅牢 になり、クラックの発生を防いで第 2の層 14bを比較的厚く形成することができるという 効果を有する。
実施例 5
[0059] 図 7に示す実施例 5の HEMTは、図 1の実施例 1のシリコン基板 1をサファイア基板 laに変形し、バッファ領域 2を低温バッファ領域 2cに変形し、ドレイン電極 5を半導体 領域 3の表面の中央側に配置し、このドレイン電極 5を包囲するようにゲート電極 6と ソース電極 4を半導体領域 3の表面の周囲側に環状に設け、ソース電極 4に導体膜 8 を接続し、この他は図 1と同一に形成したものである。
[0060] 低温バッファ領域 2cは、サファイア基板 laの上に 500— 600°Cの温度で GaN又は A1N又は AlGaN又はこれらのいずれ力から選択された複数の積層体又はこれらの 全部の積層体をェピタキシャル成長させたものである。図 7のサファイア基板 la及び 低温バッファ領域 2cの側面は図 1のシリコン基板 1及びバッファ領域 2と同様に傾斜 している。
バッファ領域 2c及び半導体領域 3の傾斜側面 17に絶縁膜 7を介して対向している導 体膜 8はこの延長部分 9bを介してソース電極 4に接続されている。半導体領域 3の表 面の周縁近傍に設けられたソース電極 4は本来のソース電極機能の他に導体膜 8に 所定電位を付与するための機能を有する。導体膜 8の延長部分 9bは所定電位付与 手段としてのソース電極 4に導体膜 8を接続する導体として機能している。従って、導 体膜 8の電位はソース電極 4の電位に固定されている。
[0061] 図 1、図 4乃至図 6の実施例においても半導体領域 3の表面に図 7と同様なパターン にソース電極 4、ドレイン電極 5及びゲート電極 6を設け、ソース電極 4に導体膜 8を接 続すること力 Sできる。
[0062] 図 7の実施例にぉレ、ても、図 1の実施例 1と同様に傾斜側面 17と導体膜 8とによる効 果を得ること力 Sできる。
実施例 6
[0063] 図 8に示す実施例 6の HEMTは図 1のシリコン基板 1をシリコンカーバイド（SiC)基 板 lbに置き換え、バッファ領域 2を図 7と同様な低温バッファ領域 2cに置き換え、コン タクト電極 9を省略し、この他は図 1と同様に形成したものである
[0064] 図 8の低温バッファ領域 2c及び半導体領域 3は SiC基板 lbの上にェピタキシャル成 長させることによって形成されている。図 8の導体膜 8は SiC基板 lb、バッファ領域 2c 及び半導体領域 3の傾斜側面 17に絶縁膜 7を介して対向している力 SiC基板 lb及 び半導体領域 3に対して電気的に接続されておらず、外部に設けられた電位付与手 段手段 20に導体 9cを介して接続されている。電位付与手段 20は所定の電位を導体 膜 8に与えることができるものであって、所定電位を有する外部電極又は外部導体又 は外部半導体、又は所定電位を導体膜 8に印加することができる電圧印加回路であ る。
[0065] 図 8において破線で示されている金属製支持板 21を電位付与手段 20の代りとして 使用することができる。金属製支持板 21は固着用金属層 10に電気的及び機械的に 結合され、例えばグランド等の所定電位を有している。この金属製支持板 21を電位 付与手段として使用する時には、導体膜 8をワイヤ等の導体 9cを介して金属製支持 板 21に接続する。
[0066] 図 8のように導体膜 8が半導体領域 3又は基板 1又は基板 lbに接続されない場合で あっても、電位付与手段 20又は金属製支持板 21の機能で導体膜 8の電位が固定さ れている限り傾斜側面 17における電界緩和効果が良好に得られ、漏れ電流が抑制 される。
また、導体膜 8が基板 1又は lb、又はソース電極 4、又は電位付与手段 20、又は金 属製支持板 2等に接続されずに絶縁膜 7上に配置されている場合であっても、導体 膜 8が半導体領域 3及びバッファ領域 2、 2a, 2b、 2cの側面 17の電位安定化に寄与 し、漏れ電流が抑制される。
[0067] 図 1、図 4、図 5、図 6及び図 7の実施例においても導体膜 8を図 8と同様に電位付与 手段 20又は金属製支持板 21に接続することができる。
実施例 7
[0068] 図 9の実施例 7の HEMTは、図 7の導体膜 8を絶縁膜 7を介して半導体領域 3の側 面にのみ対向させ、この他は図 7と同一に形成したものである。この様に形成しても 図 7の実施例と同様な効果が得られる。なお、漏れ電流の大きな低減効果を得る時 には、図 7と同様に導体膜 8を基板 laまで延存させる。
[0069] 図 1及び図 4乃至図 8の実施例においても、図 9と同様に導体膜 8を半導体領域 3又 は 3aのみに対向させることができる。また、実施例 1一 7の全てにおいて、導体層 8及 び絶縁膜 7をバッファ領域 2のみに対向させることができる。
[0070] 本発明は上述の実施例及び変形例に限定されるものではなぐ例えば更に次の変 形が可能のものでである。
(1) 図 1、図 5乃至図 9の HEMTの半導体領域 3を図 4の MESFETの半導体領域 3aに置き換えることができる。
(2) シリコン基板 1を使用する場合において、半導体領域 3又は 3aのバッファ領域 2 又は 2a又は 2bに隣接する部分力 型半導体又は nライク半導体の場合に、バッファ 領域 2又は 2a又は 2bの複数の第 2の層 14の一部又は全部、又は第 1及び第 2の層 13, 14のいずれか一方又は両方に p型不純物を導入することができる。これにより、 半導体領域 3又は 3aとバッファ領域 2又は 2a又は 2bとの間に pn接合が形成されて バッファ領域 2を通る漏れ電流が抑制される。また、バッファ領域 2又は 2a又は 2bの 中に pn接合を形成し、ノくッファ領域 2を通る漏れ電流を抑制することができる。
(3) バッファ領域 2又は 2a又は 2bに漏れ電流を抑制するための第 3の層を付加す ること力 Sできる。多層構造のバッファ領域 2又は 2a又は 2bの中に漏れ電流抑制対策 を施す場合であっても、傾斜側面 17及び導体膜 8を設けると、漏れ電流の低減効果 が更に大きくなる。
(4) HEMT及び MESFET以外の絶縁ゲート型電界効果トランジスタ又はこれに類 似の半導体素子に本発明を適用することができる。即ち半導体領域 3又は 3aの表面 上の第 1及び第 2の電極間の漏れ電流が問題になる全ての半導体素子に本発明を 適用できる。
(5) 側面 17は半導体領域 3又は 3aの表面に対して 20 70度の傾斜を有している ことが望ましいが、これ以外の角度でもよい。
(6) 半導体領域 3、 3aの各層を、 GaN (窒化ガリウム）、 AllnN (窒化インジウム ァ ルミ二ゥム）、 AlGaN (窒化ガリウム アルミニウム）、 InGaN (窒化ガリウム インジウム )、及び AlInGaN (窒化ガリウム インジウム アルミニウム）等から選択された窒化物 半導体とすることができる。
(7) 図 1の HEMTにおいて、電子走行層 15とバッファ領域 2との間に電子供給層 1 6と同様な電子供給層を設けることができる。
(8) 図 7及び図 9において、ソース電極 4を半導体領域 3の表面の中央に配置し、ソ ース電極 4を囲むようにゲート電極 6とドレイン電極 5とを順次に配置し、導体膜 8をド レイン電極 5に接続してもよレ、。また、図 7及び図 9において、ソース電極 4の外側に 更にゲート電極 6を環状に形成し、これに導体膜 8を接続してもよい。
産業上の利用可能性
本発明は、 HEMT, MESFET等の半導体装置の漏れ電流の低減に適用できる。

Claims

請求の範囲
[1] 基板と、該基板の一方の主面上に配置されたバッファ領域と、前記バッファ領域の 上に配置された少なくとも 1つの窒化物半導体層を含んでいる半導体領域と、前記 半導体領域の表面上に配置された少なくとも第 1及び第 2の電極とを備えた窒化物 半導体装置であって、
前記半導体領域と前記バッファ領域とのいずれか一方又は両方の側面に配置され た絶縁膜と、
前記絶縁膜の上に配置された導体膜と
を有してレ、ることを特徴とする窒化物半導体装置。
[2] 前記半導体領域の側面は前記半導体領域の表面から前記基板に向って末広がり 状の傾斜を有し、前記絶縁膜が前記半導体領域の側面に形成され、前記導体膜が 前記半導体領域の側面に前記絶縁膜を介して対向していることを特徴とする請求項
1記載の窒化物半導体装置。
[3] 前記バッファ領域は前記半導体領域の側面に連続して傾斜してレ、る側面を有し、前 記バッファ領域の側面にも絶縁膜が形成され、前記導体膜が前記バッファ領域の側 面の絶縁膜の上にも延在していることを特徴とする請求項 2記載の窒化物半導体装 置。
[4] 前記基板は前記バッファ領域の側面に連続して傾斜している側面を有し、前記基板 の側面にも絶縁膜が形成され、前記導体膜が前記基板の側面の絶縁膜の上にも延 在していることを特徴とする請求項 3記載の窒化物半導体装置。
[5] 前記基板は導電性を有する基板であり、前記導体膜は前記導電性を有する基板に 電気的に接続されていることを特徴とする請求項 4記載の窒化物半導体装置。
[6] 前記導体膜は前記半導体領域に形成された電極に電気的に接続されていることを 特徴とする請求項 1又は 2又は 3又は 4記載の窒化物半導体装置。
[7] 前記基板はシリコン又はシリコンィ匕合物又はサファイアから成ることを特徴とする請 求項 1記載の窒化物半導体装置。
[8] 前記基板はシリコン又はシリコンィ匕合物から成り、
前記バッファ領域は、 化学式 Al M Ga N
x y Ι -y
ここで、前記 Mは、 In (インジウム）と B (ボロン）とから選択された少なくとも 1種の元素 、 前記 X及び yは、 0< χ≤1、
0≤y< l、
x + y≤l
を満足する数値、
で示される材料を主成分とする第 1の層と、
化学式 Al M Ga N
a b 1-a-b
ここで、前記 Mは In (インジウム）と B (ボロン）とから選択された少なくとも 1種 の元素、 前記 a及び bは、 0≤a≤l、
0≤b< l、
a + b≤l
を満足させる数値、
で示される材料を主成分とする前記第 2の層と
の複合層から成ることを特徴とする請求項 1乃至 6のいずれかに記載の窒化物半導 体装置。
[9] 前記バッファ領域は、前記第 1及び第 2の層が複数回繰り返して配置された積層体 から成ることを特徴とする請求項 8記載の窒化物半導体装置。
[10] 更に、前記第 1の電極と前記第 2の電極との間の電流を制御する制御電極を有し、 前記半導体領域は、前記制御電極で制御される半導体スィッチ素子を形成するた めの領域であることを特徴とする請求項 1乃至 9のいずれかに記載の窒化物半導体 装置。
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