JP6734241B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1実施形態に係る半導体装置を例示する模式的断面図である。
図1に示すように、第1実施形態に係る半導体装置110は、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。
例えば、第6部分領域p6の厚さ(第3方向D3に沿う長さ)は、第4部分領域p4の厚さ(第2方向D2に沿った長さ)よりも薄く、第5部分領域p5の厚さ(第2方向D2に沿った長さ)よりも薄い。
図2に示すように、基板60s(例えばシリコン基板)の上に、第1膜10fを形成する。第1膜10fは、Alx1Ga1−x1N(0<x1<1)、及び、p形のAlz1Ga1−z1N(0≦z1<1)のいずれかを含む。
このようにして、半導体装置110が形成される。
図6に示すように、第1実施形態に係る別の半導体装置111おいては、第2厚さt2は、第1厚さt1よりも厚い。半導体装置111におけるこれ以外の構成は、半導体装置110の構成と同じである。半導体装置111においても、高いしきい値が得られる。
図7に示すように、基板60sの上に設けられた第1膜10fの上に、低Al濃度部分膜20Pを形成する。第1膜10fは、Alx1Ga1−x1N(0<x1<1)、及び、p形のAlz1Ga1−z1N(0≦z1<1)のいずれかを含む。低Al濃度部分膜20P、例えば、AlαGa1−αN(0<α<1、α<x1)を含む。例えば、第1膜10fはAlGaN膜であり、低Al濃度部分膜20PはGaN膜である。
図11は、第2実施形態に係る半導体装置を例示する模式的断面図である。
図11に示すように、第2実施形態に係る半導体装置112も、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。半導体装置112においては、第1層10は、第1半導体領域11、第2半導体領域12及び第3半導体領域13を含む。半導体装置112におけるこれ以外の構成は、半導体装置110と同様である。
図12に示すように、基板60s(例えばシリコン基板)の上に、積層膜15を形成する。積層膜15は、第1半導体膜15a、第2半導体膜15b、第3半導体膜15c及び第4半導体膜15dを含む。
図16は、第3実施形態に係る半導体装置を例示する模式的断面図である。
図16に示すように、第3実施形態に係る半導体装置113も、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。半導体装置113においては、第1層10は、第1半導体領域11及び第2半導体領域12を含む。半導体装置113におけるこれ以外の構成は、半導体装置110と同様である。
図17に示すように、基板60s(例えばシリコン基板)の上に、積層膜16を形成する。積層膜16は、第1半導体膜16aと、第1低Al濃度膜16Lと、を含む。基板60sの上に、第1半導体膜16aを形成し、その上に、第1低Al濃度膜16Lを形成する。第1低Al濃度膜16Lの一部の上に、ハードマスク61を形成し、その上に、マスク層62(例えばレジストマスク)を形成する。マスク層62を用いて、ハードマスク61を加工し、さらに、第1低Al濃度膜16Lの一部を除去する。これにより、積層膜16が形成される。
図21〜図24に示すように、半導体装置110a〜113aにおいては、第1電極51と第3電極53との間の第1方向D1に沿った第1距離d1は、第2電極52と第3電極53との間の第1方向D1に沿った第2距離d2よりも長い。半導体装置110a〜113aにおけるこれ以外の構成は、半導体装置110〜113と同様である。半導体装置110a〜113aにおいても、高いしきい値を得ることができる。
図25は、第4実施形態に係る半導体装置を例示する模式的断面図である。
図25に示すように、第4実施形態に係る半導体装置120も、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。半導体装置120においては、第1層10は、第1面10a、第2面10b及び第3面10cに加えて、第4面10dを含む。半導体装置120におけるこれ以外の構成は、半導体装置110と同様である。
図26に示すように、基板60s(例えばシリコン基板)の上に、第1層10となる第1膜10fを形成し、その上に、マスク層62を形成する。マスク層62の開口部において、第1膜10fを除去して凹部10Dを形成する。凹部10Dは、傾斜面を有する。これにより、第1層10が得られる。
図30に示すように、第4実施形態に係る別の半導体装置121も、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。半導体装置121においては、第1層10は、第1面10a、第2面10b、第3面10c及び第4面10dを含む。半導体装置121においては、第2層20は、第1低Al濃度膜16L及び第2低Al濃度膜16Mを含む。半導体装置121におけるこれ以外の構成は、半導体装置120と同様である。
図31に示すように、基板60s(例えばシリコン基板)の上に、第1層10となる第1膜10fを形成し、その上に第1低Al濃度膜16Lとなる膜16Lfを形成し、その上に、マスク層62を形成する。マスク層62の開口部において、膜16Lfの一部及び第1膜10fを除去して凹部10Dを形成する。凹部10Dは、傾斜面を有する。これにより、第1層10及び第1低Al濃度膜16Lが得られる。
図35は、第5実施形態に係る半導体装置を例示する模式的断面図である。
図35に示すように、第5実施形態に係る半導体装置130も、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。半導体装置130においても、第1層10は、第1面10a、第2面10b、第3面10c及び第4面10dを含む。半導体装置130において、第3面10c及び第4面10dは、第1層10における凸面である。半導体装置130におけるこれ以外の構成は、半導体装置130と同様である。
図36に示すように、基板60s(例えばシリコン基板)の上に、第1層10の一部となる第1膜10fを形成し、その上に、マスク層62を形成する。マスク層62の開口部において、第1層10の一部となる凸部膜10Pfを成長させる。凸部膜10Pfは、傾斜面を有する。第1膜10f及び凸部膜10Pfが、第1層10となる。
図40に示すように、第4実施形態に係る別の半導体装置131も、第1電極51、第2電極52、第3電極53、第1層10、第2層20、第3層30及び絶縁層40を含む。半導体装置131においては、第1層10は、第1面10a、第2面10b、第3面10c及び第4面10dを含む。半導体装置131においては、第2層20は、第1低Al濃度膜16L及び第2低Al濃度膜16Mを含む。半導体装置131におけるこれ以外の構成は、半導体装置130と同様である。
Claims (17)
- 第1電極と、
第2電極と、
第3電極であって、第1方向における前記第3電極の位置は、前記第1方向における前記第1電極の位置と、前記第1方向における前記第2電極の位置と、の間にある、前記第3電極と、
第1層であって、
Aly1Ga1−y1N(0<y1<1)及びp形のAlz1Ga1−z1N(0≦z1<1)のいずれかを含む第1半導体領域と、
Aly2Ga1−y2N(0<y2<1)及びp形のAlz2Ga1−z2N(0≦z2<1)のいずれかを含む第2半導体領域と、
Aly3Ga1−y3N(0≦y3<1、y3<y1、y3<y2)を含む第3半導体領域と、
を含み、
前記第2半導体領域の少なくとも一部は、前記第1方向と交差する第2方向において、前記第2電極と、前記第1半導体領域の一部と、の間に位置し、
前記第3半導体領域の一部は、前記第2方向において前記第1半導体領域の前記一部と、前記第2半導体領域の前記少なくとも一部と、の間に位置し、
前記第3半導体領域の別の一部は、前記第2方向において前記第3電極と前記第1半導体領域の別の一部との間に位置し、
前記第1半導体領域は、前記第2方向において前記第1電極から離れた第1面を含み、
前記第2半導体領域は、前記第2方向において前記第2電極から離れ前記第1面が含まれる第1平面に沿う第2面と、前記第2方向において前記第3電極から離れ前記第1平面に対して傾斜した第3面と、を含む、前記第1層と、
前記第2方向において前記第1電極と前記第1面との間に設けられた第1部分領域、前記第2方向において前記第2電極と前記第2面との間に設けられた第2部分領域、及び、前記第2方向において前記第3電極と前記第3面との間に設けられた第3部分領域を含み、Alx2Ga1−x2N(0≦x2<1、x2<y1、x2<y2)を含む第2層と、
前記第2方向において前記第1電極と前記第1部分領域との間に設けられた第4部分領域、前記第2方向において前記第2電極と前記第2部分領域との間に設けられた第5部分領域、及び、前記第2方向において前記第3電極と前記第3部分領域との間に設けられた第6部分領域を含み、Alx3Ga1−x3N(0<x3<1、x2<x3、y3<x3)を含む第3層であって、前記第4部分領域は、前記第1電極と電気的に接続され、前記第5部分領域は、前記第2電極と電気的に接続された前記第3層と、
前記第2方向において前記第3電極と前記第6部分領域との間に設けられた絶縁層と、
を備えた半導体装置。 - 前記第1面と、前記第1層のc面と、の間の角度の絶対値は、前記第3面と前記c面との間の角度の絶対値よりも小さい、請求項1記載の半導体装置。
- 前記第1面及び第2面は、前記第1層のc面に沿い、
前記第3面は、前記c面に対して傾斜した、請求項1記載の半導体装置。 - 前記第1面と、前記第1層のc面と、の間の角度の絶対値は、5度以下であり、
前記第3面と、前記第1層のc面と、の間の角度の絶対値は、10度以上80度以下である、請求項1記載の半導体装置。 - 前記第3電極は、前記絶縁層に対向する第3電極面を含み、
前記第3電極面は、前記第3面を含む第3平面に沿った、請求項1〜4のいずれか1つに記載の半導体装置。 - 前記絶縁層は、前記第3面に対向する第1絶縁層面を含み、
前記第1絶縁層面は、前記第3面を含む第3平面に沿った、請求項1〜4のいずれか1つに記載の半導体装置。 - 前記絶縁層は、前記第3電極に対向する第2絶縁層面を含み、
前記第2絶縁層面は、前記第3平面に沿った、請求項6記載の半導体装置。 - 記第3層は、前記第3面に対向する第3層面を含み、
前記第3層面は、前記第3面を含む第3平面に沿った、請求項1〜4のいずれか1つに記載の半導体装置。 - 記第2層は、前記第3面に対向する第2層面を含み、
前記第2層面は、前記第3面を含む第3平面に沿った、請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第3面に対して垂直な第3方向に沿う前記第3部分領域の第3厚さは、前記第2方向に沿う前記第2部分領域の第2厚さよりも薄い、請求項1〜9のいずれか1つに記載の半導体装置。
- 前記第3厚さは、前記第2方向に沿う前記第1部分領域の第1厚さよりも薄い、請求項10記載の半導体装置。
- 前記第2方向における前記第3面の位置は、前記第2方向における前記第1面の位置と、前記第2方向における前記第2面の位置と、の間にある、請求項1〜11のいずれか1つに記載の半導体装置。
- 前記第1電極は、前記第1方向において前記第3層の少なくとも一部と重なる、請求項1〜12のいずれか1つに記載の半導体装置。
- 前記第2電極は、前記第1方向において前記第3層の少なくとも一部と重なる、請求項1〜13のいずれか1つに記載の半導体装置。
- 前記第3部分領域は、前記第1方向において、前記第1層に含まれる2つの部分の間にある、請求項1〜14のいずれか1つに記載の半導体装置。
- 積層膜を形成し、前記積層膜は、
Aly1Ga1−y1N(0<y1<1)及びp形のAlz1Ga1−z1N(0≦z1<1)のいずれかを含む第1半導体膜と、
Aly2Ga1−y2N(0<y2<1)及びp形のAlz2Ga1−z2N(0≦z2<1)のいずれかを含む第2半導体膜と、
Aly3Ga1−y3N(0≦y3<1、y3<y1、y3<y2)を含む第3半導体膜と、
Aly4Ga1−y4N(0≦y4<1、y4<y1、y4<y2)を含む第4半導体膜と、
を含み、
前記第1半導体膜の上に前記第3半導体膜があり、前記第3半導体膜の上に前記第2半導体膜があり、前記第2半導体膜の上に前記第4半導体膜があり、
前記第4半導体膜の一部及び前記第2半導体膜の一部を除去して前記第3半導体膜の一部を露出させ、前記第1半導体膜は、第1面を含み、前記第2半導体膜の残った部分は、第2面及び第3面を含み、前記第1面に沿う第1方向における前記第3面の位置は、前記第1方向における前記第1面の位置と、前記第1方向における前記第2面の位置と、の間にあり、前記第1方向と交差する第2方向において、前記第1面は、前記第3半導体膜の前記一部と重なり、前記第2面は、前記第1面が含まれる第1平面に沿い、前記第3面は、前記第1平面に対して傾斜し、
前記第1面、前記第3面、及び、前記第4半導体膜の残った部分の上に、Alx2Ga1−x2N(0≦x2<1、x2<y1、x2<y2)を含む第2部分層を形成し、
前記第2部分層の上に、Alx3Ga1−x3N(0<x3<1、x2<x3)を含む第3層を形成し、
前記第3層の一部の上に絶縁層を形成し、前記第3層の前記一部は、前記第2方向において前記第3面と重なり、
前記第2方向において前記第1面と重なり前記第3層の別の一部と電気的に接続された第1電極と、前記第2方向において前記第2面と重なり前記第3層のさらに別の一部と電気的に接続された第2電極と、前記絶縁層の上に位置する第3電極と、を形成する、半導体装置の製造方法。 - Aly1Ga1−y1N(0<y1<1)及びp形のAlz1Ga1−z1N(0≦z1<1)のいずれかを含み第1部分及び第2部分を含み、前記第1部分から前記第2部分に向かう方向は第1方向に沿う、第1半導体膜と、前記第1部分の第1面の上に設けられたAly5Ga1−y5N(0≦y5<1、y5<y1)を含む第1低Al濃度膜と、を含む積層膜の前記第2部分の上に、Aly2Ga1−y2N(0<y2<1、y5<y2)及びp形のAlz2Ga1−z2N(0≦z2<1)のいずれかを含む第2半導体膜を形成し、前記第2半導体膜は、前記第1面が含まれる第1平面に沿う第2面と、前記第1平面に対して傾斜した第3面と、を含み、前記第1面に沿う第1方向における前記第3面の位置は、前記第1方向における前記第1面の位置と、前記第1方向における前記第2面の位置と、の間にあり、
前記第2面の上に、Aly3Ga1−y3N(0≦y3<1、y3<y1、y3<y2)を含む第2低Al濃度膜を形成し、
前記第1低Al濃度膜、前記第3面、及び、前記第2低Al濃度膜の上に、Alx2Ga1−x2N(0≦x2<1、x2<y1、x2<y2)を含む第2部分層を形成し、
前記第2部分層の上に、Alx3Ga1−x3N(0<x3<1、x2<x3)を含む第3層を形成し、
前記第3層の一部の上に絶縁層を形成し、前記第3層の前記一部は、前記第1面と交差する第2方向において前記第3面と重なり、
前記第2方向において前記第1面と重なり前記第3層の別の一部と電気的に接続された第1電極と、前記第2方向において前記第2面と重なり前記第3層のさらに別の一部と電気的に接続された第2電極と、前記絶縁層の上に位置する第3電極と、を形成する、半導体装置の製造方法。
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