JP5036225B2

JP5036225B2 - ヘテロ接合電界効果型トランジスタ

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Publication number: JP5036225B2
Application number: JP2006163466A
Authority: JP
Inventors: 信明寺口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-06-13
Filing date: 2006-06-13
Publication date: 2012-09-26
Anticipated expiration: 2026-06-13
Also published as: JP2007335506A

Description

本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体を利用した電界効果型トランジスタ（ＦＥＴ）に関し、特に、ノーマリオフタイプＦＥＴの特性の改善に関するものである。

従来において、窒化物系ＩＩＩ−Ｖ族化合物半導体を利用したＡｌＧａＮ／ＧａＮへテロ接合電界効果型トランジスタ（ＨＦＥＴ）では、ウルツ鉱型結晶構造を有するＡｌＧａＮ層とＧａＮ層のＣ面（（０００１）面）が基板表面と並行になるように形成されている。したがって、ＡｌＧａＮ層とＧａＮ層のピエゾ効果や自発分極によって電子が誘起され、ＡｌＧａＮ／ＧａＮ界面に２次元電子ガス（２ＤＥＧ）が形成される。

図４の模式的な断面図は、そのような２ＤＥＧが形成される様子を視覚的に図解している。図４（Ａ）に示されているように、ＧａＮ層１１に比べてＡｌＧａＮ層１２は小さな結晶格子定数を有している。したがって、ＧａＮ層１１上にＡｌＧａＮ層１２を結晶成長させた場合、図４（Ａ）中の矢印で示されているように、ＧａＮ層１１はＡｌＧａＮ層１２から圧縮応力を受け、逆にＡｌＧａＮ層１２はＧａＮ層１１から引張応力を受けることになる。そして、これらの応力が、ピエゾ効果を生じる原因となり得る。

また、図４（Ｂ）中の矢印で示されているように、ＡｌＧａＮ／ＧａＮ界面はｃ軸（［０００１］方向軸）に対して垂直な関係にある。ＧａＮ層１１のｃ軸方向においては、Ｎ原子面とＧａ原子面とが交互に積層されている。そして、Ｇａ原子面とＮ原子面との電気陰性度の相違に起因して、ＧａＮ層１１内においてｃ軸方向に自発分極が生じ得る。

以上のようなピエゾ効果や自発分極で生じた電子は、ＡｌＧａＮに比べてＧａＮが小さなエネルギバンドギャップを有するので、ＡｌＧａＮ／ＧａＮ界面においてＧａＮ層１１側に蓄積されて２ＤＥＧを形成する。

図４（Ｂ）のＡｌＧａＮ層１２上に一対のソース・ドレイン電極およびそれらの間のゲート電極を形成してＨＦＥＴを作製した場合、ＡｌＧａＮ／ＧａＮ界面に２ＤＥＧが存在するので、ソース・ドレイン電極間に電圧を印加すれば、ゲート電圧がゼロの場合でもドレイン電流が流れる。したがって、このようなＨＦＥＴは、ノーマリオンタイプのＨＦＥＴと呼ばれている。

ところで、一般的な回路へＨＦＥＴを応用する場合、ゲート電圧がゼロの時にドレイン電流が流れることのないノーマリオフタイプのＨＦＥＴが望ましい。したがって、ウルツ鉱型結晶構造においてピエゾ効果や自発分極によって深さ方向に分極電界を生じない無極性面を利用してＨＦＥＴを作製する方法が、非特許文献１の信学技報、ＥＤ２００５−２０５、ｐｐ．３５−３９に開示されている。そのような無極性面としては、例えばＡ面（（１１−２０）面）やＭ面（（１０−１０）面）を利用することができる。
信学技報、ＥＤ２００５−２０５、ｐｐ．３５−３９

非特許文献１におけるようにウルツ鉱型結晶構造の無極性面をＨＦＥＴに利用する場合、Ｃ面に平行なＡｌＧａＮ／ＧａＮ界面を利用する場合と同様にソース・ドレイン電極下にキャリアを生じさせるためには、ＡｌＧａＮ層にドーピングを行なう必要がある。その際に、ソース・ドレイン電極のコンタクト抵抗を低減させるためには、ＡｌＧａＮ層のドーピング濃度を増やさなければならない。しかし、ドーピング濃度を増やし過ぎれば、ゲートリーク電流が増大してしまう。

したがって、ウルツ鉱型結晶構造の無極性面をＨＦＥＴに利用する場合、ゲートリーク電流を増大させることなく、ソース・ドレイン電極のコンタクト抵抗を低減させることが望まれる。

そこで、本発明は、コンタクト抵抗が小さくかつゲートリーク電流の少ないノーマリオフタイプのヘテロ構造電界効果型トランジスタを提供することを目的とする。

本発明の一つの態様によれば、分極性を有する六方晶の化合物半導体を用いて作製されたヘテロ接合電界効果型トランジスタにおいて、その化合物半導体のＡ面上またはＭ面上にゲート電極が形成されており、Ａ面上またはＭ面上に形成された一対の凹部内に現れた化合物半導体のＣ面上に一対のソース・ドレイン電極が形成されていることを特徴としている。

なお、分極性を有する化合物半導体は、窒化物系III−Ｖ族化合物半導体であることが好ましい。

本発明の他の態様によれば、ヘテロ接合電界効果型トランジスタの製造方法において、第一の化合物半導体層を基板上に形成し、この第一化合物半導体層上の任意の一対の位置に任意形状の凹部を形成し、その後に第一化合物半導体層上に第二の化合物半導体層を形成し、これら第一と第二の化合物半導体層は分極性を有する六方晶であってＡ面またはＭ面の上面を有しており、この第二化合物半導体層上であって上記一対の凹部上の領域に現れたＣ面上に一対のソース・ドレイン電極を形成し、これら一対のソース・ドレイン電極の間でＡ面上またはＭ面上にゲート電極を形成する工程を含むことを特徴としている。

本発明のさらに他の態様によれば、ヘテロ接合電界効果型トランジスタの製造方法において、基板上の任意の一対の位置に任意形状の凹部を形成し、分極性を有する第一の化合物半導体層をその基板上に形成し、その第一の化合物半導体層上に第二の化合物半導体層を積層し、これら第一と第二の化合物半導体層は分極性を有する六方晶であってＡ面またはＭ面の上面を有しており、この第二化合物半導体層上であって上記一対の凹部上の領域に現れたＣ面上に一対のソース・ドレイン電極を形成し、これら一対のソース・ドレイン電極の間でＡ面上またはＭ面上にゲート電極を形成する工程を含むことを特徴としている。

なお、その化合物半導体層は、ウルツ鉱型結晶構造を有する窒化物系III−Ｖ族化合物半導体であることが好ましい。また、その化合物半導体層のＣ面が基板の表面に対して垂直の関係にあることが好ましい。さらに、上記凹部の底面形状が、矩形であることが好ましい。その凹部における対向する一対の側面は、ｃ軸方向に対して直交していることが好ましい。

以上のような本発明によって、コンタクト抵抗が小さくかつゲートリーク電流の少ないノーマリオフタイプのヘテロ構造電界効果型トランジスタを作製することが可能となる。

本発明者が鋭意検討を重ねた結果として、窒化物系III−Ｖ族化合物半導体の無極性面を利用したＨＦＥＴにおいて、ゲートリーク電流が少なくかつソース・ドレイン電極のコンタクト抵抗が小さいノーマリオフタイプのトランジスタを実現し得る方法が見出された。

すなわち、本発明では、分極性を有する化合物半導体を用いて作製されたヘテロ接合電界効果型トランジスタにおいて、その化合物半導体の無極性面上にゲート電極が形成されており、その化合物半導体の極性面上にソース・ドレイン電極が形成されていることを特徴としている。

より具体的には、分極性を有する化合物半導体において、極性面に平行にヘテロ接合を作製した場合、ピエゾ効果および自発分極によってそのヘテロ界面に１０¹³ｃｍ^-2程度のシートキャリア密度を有する２ＤＥＧが形成され、この２ＤＥＧに近接してソース・ドレイン電極を形成することによって、接触抵抗の小さいオーミックのソース・ドレイン電極を実現することができる。他方、無極性面に平行にヘテロ接合を作製した場合、そのヘテロ接合に直交する方向においてピエゾ分極や自発分極が生じないので、そのヘテロ接合に沿って２ＤＥＧ（キャリア）が存在しない。その結果、優れた特性を有するショットキー電極からなるゲート電極を形成することが可能となる。

図５の模式的な断面図は、窒化物系ＩＩＩ−Ｖ族化合物半導体における極性面と無極性面との関係の一例を示している。前述のように、窒化物系ＩＩＩ−Ｖ族化合物半導体の特徴は、極性面（Ｃ面）の深さ方向に発生するピエゾ分極と自発分極である。そこで、図５に示されているように、例えばＧａＮ層２１の主面がそのｃ軸に対して平行になるように設定される。そのようにｃ軸に対して平行になる主面として、例えばＡ面（（１１−２０）面）またはＭ面（（１０−１０）面）などを利用することができる。そして、ＧａＮ層２１の主面に凹部２２がエッチングによって形成される。このとき、凹部２２の対向する側面２１ａと２１ｂがそれぞれＣ面（（０００１）面）と−Ｃ面（（０００−１）面）になるように形成される。そして、そのＧａＮ層２１の上面全体を凹部２２の領域も含めてＡｌＧａＮ層で覆い、これによってヘテロ接合構造を形成する。

図６の模式的な断面図は、こうしてＧａＮ層２１上にＡｌＧａＮ層２３を形成して得られたヘテロ接合構造を図解している。この場合、凹部２２の側面２１ａ（（０００１）面）に沿って２ＤＥＧが形成され、そのシートキャリア濃度は１０¹³ｃｍ^-2程度になる。したがって、凹部２２の側面２１ａ上に形成されるソース・ドレイン電極は、ＡｌＧａＮ層２３のドーピング濃度が低くても２ＤＥＧの効果によって、従来の極性面を利用したＨＦＥＴにおけるソース・ドレイン電極と同程度に低いコンタクト抵抗を得ることが可能となる。

なお、図６に示されているように、凹部２２において２ＤＥＧが形成される側面２１ａに対向する側面２１ｂには２次元ホールガス（２ＤＨＧ）が形成される。しかし、オーミック金属電極が高温におけるアニールによってリークの大きいショットキー接合となるので、その２ＤＨＧはトランジスタ特性に影響を及ぼさない。

図２の模式的な斜視図は、図６に示されているような凹部２２を利用して作製され得るＨＦＥＴの一例を示している。すなわち、図６に示されているような凹部２２の一対が図２に示されているように配置され、各凹部２２において２ＤＥＧが形成される側面上にソース・ドレイン電極Ｓ、Ｄが形成される。そして、それらのソース・ドレイン電極Ｓ、Ｄの間にゲート電極Ｇを形成することによって、図２に示されているようなＨＦＥＴが作製され得る。このようなＨＦＥＴにおいては、ＡｌＧａＮ層のドーピング濃度を抑えることができるので、ゲートリーク電流も抑えることが可能となる。

なお、凹部２２の側面において２ＤＥＧをより効果的に得るためには、Ｃ面に対して平行となる平面を側面として利用することが最も効果的である。より具体的には、凹部の底面形状が矩形の場合に、２ＤＥＧが生じる側面の平面部が大きくなるので好ましい。例えば、凹部２２の底面が円形の場合では、Ｃ面と平行になる側面部分が小さくなるので、２ＤＥＧを効果的に利用することができない。

（実施形態１）
図１は、本発明の実施形態１によるＨＦＥＴの一部を模式的な断面図で示している。このＨＦＥＴの作製においては、まずＭＯＣＶＤ（有機金属化学気相堆積）法またはＭＢＥ（分子線エピタキシ）法によってサファイア基板１のＡ面上にＧａＮからなる低温バッファ層２とＧａＮチャネル層３を順次に成長させる。ＧａＮチャネル層３の厚さは１μｍ以上であって、数μ程度であることが好ましい。また、そのＧａＮチャネル層３における不純物によるキャリア濃度は、可能な限り小さいことが好ましい（１０¹⁵ｃｍ^-3以下が好ましい）。

ＧａＮチャネル層３上においては、Ｃｌ₂やＳｉＣｌ₄などの塩素系のガスまたはＣＦ₄やＳＦ₆などのフッ素系のガスを用いたプラズマエッチング（ＲＩＥ（反応性イオンエッチング）またはＩＣＰ（誘導結合プラズマ））によって、一対の矩形の凹部２２が形成される。このとき、矩形の凹部２２の一辺が［０００１］方向に対して垂直になるようにエッチングされる。

次に、ＭＯＣＶＤ法またはＭＢＥ法によって、ＧａＮチャネル層３上にＡｌ_0.3Ｇａ_0.7Ｎバリア層４（ノンドープＡｌ_0.3Ｇａ_0.7Ｎ（膜厚５ｎｍ）／ＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ（膜厚２０ｎｍ）／ノンドープＡｌ_0.3Ｇａ_0.7Ｎ（膜厚５ｎｍ））を成長させる。

その後、図２に示されているように配置された一対の凹部２２において、オーミックのソース・ドレイン電極Ｓ、Ｄが形成されて熱処理される。ソース・ドレイン電極用のオーミック金属膜としては、Ｔｉ／ＡｌやＨｆ／Ａｌ／Ｈｆ／Ａｕなどの積層膜が好ましく用いられ得る。そして、ソース・ドレイン電極Ｓ、Ｄの間に、ゲート電極Ｇが形成される。このようなゲート電極用の金属膜としては、ＷＮなどの膜が好ましく用いられ得る。

こうして、図２に示すような形態でソース・ドレイン電極Ｓ、Ｄとゲート電極Ｇが形成されて、最終的に本実施形態１によるＨＦＥＴが完成する。このようにして作製された本実施形態１によるＨＦＥＴにおいては、そのソース・ドレイン抵抗が、従来の基板面に平行な極性面を利用して作製されたＨＦＥＴにおいて得られる値と同程度になり得る。

他方、本実施形態１のＨＦＥＴにおいては、従来のＨＦＥＴに比べてゲートリーク電流を１／１０００程度まで低減させることが可能となり、優れた特性のノーマリオフＨＦＥＴの実現が可能となる。

（実施形態２）
図３は、本発明の実施形態２によるＨＦＥＴの一部を模式的な断面図で示している。このＨＦＥＴの作製においては、まずＳｉＣ基板１ａのＡ面上において、Ｃｌ₂やＳｉＣｌ₄などの塩素系のガスまたはＣＦ₄やＳＦ₆などのフッ素系のガスを用いたプラズマエッチング（ＲＩＥまたはＩＣＰ）によって、一対の矩形の凹部２２が形成される。このとき、矩形の凹部２２の一辺が［０００１］方向に対して垂直になるようにエッチングされる。

次に、ＭＯＣＶＤ法またはＭＢＥ法によってＳｉＣ基板１ａ上に高温ＡｌＮバッファ層２ａとＧａＮチャネル層３ａを順次に成長させる。ＧａＮチャネル層３ａの厚さは１μｍ以上であって、数μ程度であることが好ましい。また、そのＧａＮチャネル層３における不純物によるキャリア濃度は、可能な限り小さいことが好ましい（１０¹⁵ｃｍ^-3以下が好ましい）。

引き続いて、ＭＯＣＶＤ法またはＭＢＥ法によって、ＧａＮチャネル層３上にＡｌ_0.3Ｇａ_0.7Ｎバリア層４（ノンドープＡｌ_0.3Ｇａ_0.7Ｎ（膜厚５ｎｍ）／ＳｉドープＡｌ_0.3Ｇａ_0.7Ｎ（膜厚２０ｎｍ）／ノンドープＡｌ_0.3Ｇａ_0.7Ｎ（膜厚５ｎｍ））を成長させる。

その後、実施形態１の場合と同様に、図２に示されているように配置された一対の凹部２２において、オーミックのソース・ドレイン電極Ｓ、Ｄが形成されて熱処理される。ソース・ドレイン電極用のオーミック金属膜としては、Ｔｉ／ＡｌやＨｆ／Ａｌ／Ｈｆ／Ａｕなどの積層膜が好ましく用いられ得る。そして、ソース・ドレイン電極Ｓ、Ｄの間に、ゲート電極Ｇが形成される。このようなゲート電極用の金属膜としては、ＷＮなどの膜が好ましく用いられ得る。

こうして、図２に示すような形態でソース・ドレイン電極Ｓ、Ｄとゲート電極Ｇが形成されて、最終的に本実施形態２によるＨＦＥＴが完成する。このようにして作製された本実施形態２によるＨＦＥＴにおいても、そのソース・ドレイン抵抗が、従来の基板面に平行な極性面を利用して作製されたＨＦＥＴにおいて得られる値と同程度になり得る。

他方、本実施形態２のＨＦＥＴにおいても、従来のＨＦＥＴに比べてゲートリーク電流を１／１０００程度まで低減させることが可能となり、優れた特性のノーマリオフＨＦＥＴの実現が可能となる。

また、本実施形態２においては、予めエッチングによって基板１ａに凹部２２を形成しているので、実施形態１における場合のように半導体層に対してエッチングを施す必要がない。すなわち、本実施形態２では、半導体層がエッチングダメージを受けることがない。したがって、本実施形態２は、半導体層中の２ＤＥＧの移動度が高くて、ドレイン電流がより大きくなり得ることにおいて好ましい。

以上のように、本発明によって、コンタクト抵抗が小さくかつゲートリーク電流の少ないノーマリオフタイプのヘテロ構造電界効果型トランジスタを提供することが可能となる。

本発明の実施形態１によるＨＦＥＴの一部を図解する模式的断面図である。本発明によるＨＦＥＴにおける電極配置の一例を示す模式的斜視図である。本発明の実施形態２によるＨＦＥＴの一部を図解する模式的断面図である。ＡｌＧａＮ／ＧａＮ界面においてピエゾ効果と自発分極によって２ＤＥＧが形成される様子を説明するための模式的断面図である。ウルツ鉱型結晶構造を有する化合物半導体における極性面と無極性面との関係の一例を示す模式的断面図である。ＡｌＧａＮ／ＧａＮ積層の凹部の側面に形成される２ＤＥＧと２ＤＨＧを表す模式的断面図である。

符号の説明

１サファイア基板、１ａＳｉＣ基板、２低温成長ＧａＮバッファ層、２ａ高温ＡｌＮバッファ層、３、３ａＧａＮチャネル層、４ＡｌＧａＮバリア層、１１ＧａＮ層、１２ＡｌＧａＮ層、２１ＧａＮ層、２１ａ、２１ｂ凹部の側面、２２凹部、２３ＡｌＧａＮ層、Ｓ、Ｄソース・ドレイン電極、Ｇゲート電極。

Claims

分極性を有する六方晶の化合物半導体を用いて作製されたヘテロ接合電界効果型トランジスタであって、前記化合物半導体のＡ面上またはＭ面上にゲート電極が形成されており、前記Ａ面上または前記Ｍ面上に形成された一対の凹部内に現れた前記化合物半導体のＣ面上に一対のソース・ドレイン電極が形成されていることを特徴とするトランジスタ。
前記分極性を有する化合物半導体が、窒化物系ＩＩＩ−Ｖ族化合物半導体であることを特徴とする請求項１に記載のトランジスタ。
第一の化合物半導体層を基板上に形成し、
前記第一化合物半導体層上の任意の一対の位置に任意形状の凹部を形成し、
その後に前記第一化合物半導体層上に第二の化合物半導体層を形成し、前記第一と第二の化合物半導体層は分極性を有する六方晶であってＡ面またはＭ面の上面を有しており、
前記第二化合物半導体層上であって前記一対の前記凹部上の領域に現れたＣ面上に一対のソース・ドレイン電極を形成し、
前記一対のソース・ドレイン電極の間で前記Ａ面上または前記Ｍ面上にゲート電極を形成する工程を含むことを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
基板上の任意の一対の位置に任意形状の凹部を形成し、
第一の化合物半導体層を前記基板上に形成し、
前記第一の化合物半導体層上に第二の化合物半導体層を積層し、前記第一と第二の化合物半導体層は分極性を有する六方晶であってＡ面またはＭ面の上面を有しており、
前記第二化合物半導体層上であって前記一対の前記凹部上の領域に現れたＣ面上に一対のソース・ドレイン電極を形成し、
前記一対のソース・ドレイン電極の間で前記Ａ面上または前記Ｍ面上にゲート電極を形成する工程を含むことを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
前記化合物半導体層が、ウルツ鉱型結晶構造を有する窒化物系ＩＩＩ‐Ｖ族化合物半導体であることを特徴とする請求項３または４に記載のトランジスタの製造方法。
前記化合物半導体層のＣ面が前記基板の表面に対して垂直の関係にあることを特徴とする請求項５に記載のトランジスタの製造方法。
前記凹部の底面形状が、矩形であることを特徴とする請求項３から６のいずれかに記載のトランジスタの製造方法。
前記凹部における対向する一対の側面が、ｃ軸方向に対して直交していることを特徴とする請求項７に記載のトランジスタ製造方法。