KR101772290B1 - 질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물 - Google Patents

질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물 Download PDF

Info

Publication number
KR101772290B1
KR101772290B1 KR1020150165754A KR20150165754A KR101772290B1 KR 101772290 B1 KR101772290 B1 KR 101772290B1 KR 1020150165754 A KR1020150165754 A KR 1020150165754A KR 20150165754 A KR20150165754 A KR 20150165754A KR 101772290 B1 KR101772290 B1 KR 101772290B1
Authority
KR
South Korea
Prior art keywords
layer
sls
buffer
gan
active layer
Prior art date
Application number
KR1020150165754A
Other languages
English (en)
Other versions
KR20160099460A (ko
Inventor
치밍 첸
충이 유
포춘 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160099460A publication Critical patent/KR20160099460A/ko
Application granted granted Critical
Publication of KR101772290B1 publication Critical patent/KR101772290B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/154—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation comprising at least one long range structurally disordered material, e.g. one-dimensional vertical amorphous superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/158—Structures without potential periodicity in a direction perpendicular to a major surface of the substrate, i.e. vertical direction, e.g. lateral superlattices, lateral surface superlattices [LSS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices

Abstract

다중-변형층 초격자(SLS: strained layer superlattice) 구조물을 갖는 트랜지스터가 제공된다. 제1 변형층 초격자(SLS)층은 기판 위에 배치된다. 제1 버퍼층은 제1 SLS층 위에 배치되고 제1 버퍼층의 저항을 증가시키도록 구성되는 도펀트(dopant)를 포함한다. 제2 SLS층은 제1 버퍼층 위에 배치된다. 제2 버퍼층은 제2 SLS층 위에 배치되고 제2 버퍼층의 저항을 증가시키도록 구성되는 도펀트를 포함한다. 채널층은 제2 버퍼층 위에 배치된다. 활성층은 채널층 위에 직접 접하여 배치된다. 채널층 및 활성층은 함께 이종접합을 형성한다. 트랜지스터를 제조하는 방법도 또한 제공된다.

Description

질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물{SUPERLATTICE BUFFER STRUCTURE FOR GALLIUM NITRIDE TRANSISTORS}
본 개시는 질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물에 관한 것이다.
트랜지스터 및 포토다이오드와 같은 실리콘 기반 반도체 디바이스는 과거 30년 동안 표준이었다. 그러나, 대체 물질 기반 반도체 디바이스가, 실리콘 기반 반도체 디바이스 대비 이점(advantage)으로 인해 관심이 증가하고 있다. 질화갈륨(GaN) 기반 반도체 디바이스는 이러한 반도체 디바이스 중의 하나의 예시이다.
GaN 기반 반도체 디바이스는 GaN의 넓은 밴드갭으로 인해 광전자 애플리케이션(예컨대, 발광 다이오드)에서 널리 사용됨을 알 수 있다. GaN 기반 반도체 디바이스는 또한 태양 전지(예컨대, GaN 반도체 디바이스가 넓은 범위의 광자 에너지를 커버) 및 하이 파워 애플리케이션(예컨대, 고전자 이동성과 GaN의 저온 계수에 의해 대전류를 수반하고 고전압을 지원하는 것을 허용)에서 사용상 잠재적 이점을 제공한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님에 유의한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 다중-변형층 초격자(SLS: strained layer superlattice) 구조물을 갖는 반도체 구조물의 일부 실시예에 따른 횡단면도이다.
도 2는 다중-SLS 구조물을 갖는 반도체 구조물의 다른 실시예에 따른 횡단면도이다.
도 3은 다중-SLS 구조물을 갖는 반도체 구조물의 또 다른 실시예에 따른 횡단면도이다.
도 4는 다중-SLS 구조물을 갖는 반도체 구조물을 제조하는 방법의 일부 실시예에 따른 흐름도이다.
도 5 내지 15, 16a 내지 16d, 17a 내지 17e, 및 18a 내지 18f는 다중-SLS 구조물을 갖는 반도체 구조물 제조의 다양한 단계에서의 반도체 구조물의 일부 실시예에 따른 연속적인 횡단면도이다.
본 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예시들을 제공한다. 본 개시를 단순화하기 위하여 컴포넌트 및 구성의 구체적 예를 아래에 기재한다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것은 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성되는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징부의, 또 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 방위에 더하여, 사용시 또는 동작시 디바이스의 상이한 방위를 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 또는 그 외의 방위로 회전), 여기에서 사용되는 공간적으로 상대적인 기술은 마찬가지로 그에 따라 해석될 수 있다.
일부 질화갈륨(GaN) 트랜지스터는 실리콘 기판 위에 있는 에피택셜 스택을 포함한다. 에피택셜 스택은 알루미늄 질화물(AlN) 시드층, 고저항률 GaN 버퍼층, GaN 채널층, 및 AlxGa1 - xN 활성층의 순서로 적층된 층을 포함한다. GaN 채널층 및 AlxGa1-xN 활성층은 이차원 전자 가스(2-DEG)가 GaN 채널층에서 형성하는 것과 유사한 이종접합을 형성한다. 고저항률 GaN 버퍼층은 소프트 항복 전압을 증가시키기 위해 채널층에 대하여 "배면 장벽(back barrier)"으로서의 역할을 수행하고, 고저항률을 달성하기 위한 카본 또는 아이언 도펀트(dopant)를 포함한다. 예를 들어, GaN 채널층을 약 1e17 cm-3보다 작은 카본 농도로 유지하는 상태로, 고저항률 GaN 버퍼는 약 1e19 cm-3보다 큰 카본 농도를 갖도록 도핑될 수 있다.
앞서 말한 반도체 구조물에 있어서의 도전은 고저항률 GaN 버퍼층이 보통의(normal) GaN 버퍼층보다 낮은 압력과 온도에서 성장되는 것이다. 낮은 압력과 온도는 좋지 않은 결정 품질로 이어진다. 게다가, 앞서 말한 반도체 구조물에 있어서의 다른 도전은 고저항률 GaN 버퍼층의 고저항률을 달성하기 위해 사용되는 카본 또는 아이언 도펀트가 인장 응력을 유발하는 것이다. 인장 응력은 고저항률 GaN 버퍼층과 GaN 채널층 사이의 계면에 근접한 전위(dislocation)들과 같은, 결정 결함으로 이어진다. 전체적으로, 불량한 결정 품질과 결정 결함들은 웨이퍼 크랙들을 일으키고 에피택셜 스택의 총 두께를 약 4 마이크로미터보다 작게 제한한다. 예를 들어, GaN 채널층은 약 0.2 내지 0.5 마이크로미터 사이의 두께로 제한될 수 있고, 고저항률 GaN 버퍼층은 약 0.5 내지 2 마이크로미터 사이의 두께로 제한될 수 있다. 에피택셜 스택의 제한된 두께는, 결국, 소프트 항복 전압을 제한한다. 게다가, 불량한 결정 품질과 결정 결함들은 2-DEG 및 디바이스 신뢰성과 성능에 영향을 끼치는 전자 트랩(trap)을 일으킨다.
앞서 말한 반도체 구조물에 있어서의 또 다른 도전은, 실리콘 기판으로부터의 실리콘이 고저항률 GaN 버퍼층으로 확산하는 것이다. 확산된 실리콘은 고저항률 GaN 버퍼층의 저항률을 감소시키고, 이는 소프트 항복 전압을 감소시킨다. 집합적으로, 확산된 실리콘과 제한된 III-V족 두께는 약 550 볼트로 소프트 항복 전압을 제한한다. 게다가, 확산된 실리콘은 좋지 않은 결정 품질과 결정 결함들에 의해 형성된 전자 트랩에 전자들을 제공한다. 공동으로, 확산된 실리콘과 전자 트랩은 2-DEG에 부정적으로 영향을 미치고, 이에 따라 디바이스 신뢰성과 성능에 영향을 끼친다. 다이나믹 온 저항(Ron)과 전류 붕괴는 부정적으로 영향을 끼친다. 게다가, 고온 리버스 바이어스(HTRB: high temperature reverse bias)를 테스트하는 도중, 선형 영역 드레인 전류는 적어도 약 20 퍼센트가 증가된다.
앞서 말한 관점에서, 본 출원은 다중-변형층 초격자(SLS) 구조물을 갖는 향상된 GaN 트랜지스터에 대한 것이고, GaN 트랜지스터를 제조하는 향상된 방법에 대한 것이다. 향상된 GaN 트랜지스터는 실리콘 기판과 GaN 채널층 사이에 적층된 다중(즉, 적어도 두 개의) SLS층을 갖는 에피택셜 스택을 포함한다. SLS층은 예를 들어, AlN/GaN 쌍을 포함할 수 있다. SLS층은 해당 고저항률 GaN 버퍼층과 쌍을 이루고, 해당 고저항률 GaN 버퍼층에 의해 발생된 인장 응력을 감소시킨다. 감소된 인장 응력은 디바이스 성능과 신뢰성을 증가시키고, 전자 트랩을 감소시키며, III-V족 두께의 증가를 허용하고, 소프트 항복 전압의 증가를 허용한다.
도 1을 참조하면, 다중-SLS 구조물을 갖는 D-MISFET(depletion mode metal-insulation-semiconductor field-effect transistor)의 일부 실시예에 따른 횡단면도(100)가 제공된다. D-MISFET은 기판(102) 및 기판(102) 위에 있는 에피택셜 스택(104)을 포함한다. 기판(102)은 일반적으로 (111)의 결정 방위를 갖지만, 다른 방위도 가능하다. 게다가, 기판(102)은, 예를 들어, 실리콘 탄화물 기판, 실리콘 기판, 또는 사파이어 기판일 수 있고, 및/또는, 예를 들어, 약 800 내지 2000 나노미터 사이의 두께를 가질 수 있다.
에피택셜 스택(104)의 시드층(106)이 기판(102) 위에 있다. 시드층(106)은 에피택셜 스택(104)의 그레이드된(graded) 버퍼층(108)의 성장에 사용된다. 시드층(106)은 그레이드된 버퍼층(108)의 "시드"로 되는 결정 격자 구조물을 제공한다. 게다가, 일부 실시예에서, 시드층(106)은 D-MISFET의 위에 있는 활성 영역으로부터 기판(102)을 격리시키기 위해 사용된다. 시드층(106)은 일반적으로, 예를 들어, 알루미늄 질화물 등의 III-V족 물질이다.
일부 실시예에서, 시드층(106)은 제1 시드층(110)과, 제1 시드층(110) 위에 있는 제2 시드층(112)을 포함한다. 제1 및 제2 시드층(110, 112)은 일반적으로 동일한 물질이지만, 상이한 온도에서 형성된다. 게다가, 제2 시드층(112)은 일반적으로 제1 시드층(110)보다 더 두껍다. 예를 들어, 제1 시드층(110)은 약 20 내지 100 나노미터의 두께를 가질 수 있고, 제2 시드층(112)은 약 50 내지 200 나노미터의 두께를 가질 수 있다.
그레이드된 버퍼층(108)은 시드층(106) 위에 있다. 그레이드된 버퍼층(108)은 일반적으로 약 1e17 cm-3보다 큰 카본 또는 아이언 농도를 갖고, 일반적으로 약 0.2 내지 1.5 마이크로미터의 두께를 갖는다. 그레이드된 버퍼층(108)은 층(114, 116, 118, 120)에 공통된 엘리먼트의 양을 증가 또는 감소시킨 복수의 층(114, 116, 118, 120)을 포함한다. 상대량은 일반적으로 기판(102)으로부터 이격되도록 층(114, 116, 118, 120)의 격자 상수를 감소시키기 위해 변화한다. 이에, "그레이드된"이라는 것은, 격자 상수 및/또는 도핑 농도가 그레이드된 버퍼층(108)의 두께에 따라 변화하는 것을 의미한다. 층은, 예를 들어, III-V족 물질일 수 있다.
일부 실시예에서, 그레이드된 버퍼층(108)은 알루미늄 및 갈륨의 양을 증가 또는 감소시켜 적층한 3개 또는 4개의 AlxGa1 - xN층(114, 116, 118, 120)을 포함하고, x는 알루미늄과 갈륨의 총량에 대한 알루미늄의 양에 대응한다. 예를 들어, 그레이드된 버퍼층(108)은 시드층(106) 위에 차례로 적층된 Al0 . 75Ga0 . 25N층(114), Al0.5Ga0.5N층(116), 및 Al0 . 25Ga0 . 25N층(118)을 포함할 수 있다. 다른 예로, 그레이드된 버퍼층(108)은 시드층(106) 위에 차례로 적층된 Al0 . 75Ga0 . 25N층(114), Al0 . 5Ga0 . 5N층(116), Al0.25Ga0.25N층(118), 및 Al0 . 1Ga0 . 9N층(120)을 포함할 수 있다.
에피택셜 스택(104)의 1개 이상의 제1 SLS/고저항률 쌍(122)은 그레이드된 버퍼층(108) 위에 적층된다. 일부 실시예에서, 1개 이상의 제1 SLS/고저항률 쌍(122)은 약 1개 내지 약 20개의 사이의 제1 쌍을 포함할 수 있다. 제1 SLS/고저항률 쌍(122) 각각은 일반적으로 제1 SLS층(124) 및 제1 SLS층(124) 위에 있는 제1 고저항률 버퍼층(126)을 포함한다.
제1 SLS층(124)은 일반적으로 약 5e19 cm-3보다 큰 카본 또는 아이언 농도를 갖고, 일반적으로 약 10 내지 30 나노미터의 두께를 갖는다. 제1 SLS층(124)은, 복수 쌍, 일반적으로 약 20 내지 100 쌍의 격자 부정합층을 포함한다. 한 쌍의 격자 부정합층은 함께 압축력을 생성하는 상이한 격자 상수를 갖는 한 쌍의 층, 일반적으로 III-V족 층을 포함한다. 일부 실시예에서, 한 쌍의 격자 부정합층은 GaN층 및 GaN층 위에 있는 AlN층을 포함한다. GaN층은 약 3.189의 격자 상수를 갖고, AlN층은 약 3.11의 격자 상수를 갖는다. GaN층은 AlN층에 의해 생성된 인장력을 초과하는 압축력을 생성하고, 이로써, 쌍에 의해 생성된 집합적 힘은 압축력이다. 다른 실시예에서, 한 쌍의 격자 부정합층은 AlxGa1 - xN층 및 AlyGa1 - yN층을 포함하고, x는 약 0.6 내지 1.0이고 y는 약 0.0 내지 0.4이다.
제1 고저항률 버퍼층(126)은 일반적으로 도핑된 GaN층이지만, 다른 도핑된 III-V족 층도 가능하다. 일부 실시예에서, 도펀트는 카본 또는 아이언이고, 및/또는 약 1e19cm-3을 초과하는 농도를 갖는다. 도펀트는 고저항률을 생성하고, 압축력을 유도한다. 일반적으로, 제1 고저항률 버퍼층(126)은 압축력이 제1 SLS층(124)에 의해 생성된 인장력과 비견되도록 도핑되고, 이에 의해 힘은 거의 서로 상쇄된다. 제1 고저항률 버퍼층(126)은 예를 들어, 약 0.1 내지 1.5 마이크로미터의 두께를 가질 수 있다.
에피택셜 스택(104)의 제2 SLS/고저항률 쌍(128)은 1개 이상의 제1 SLS/고저항률 쌍(122) 위에 있다. 제2 SLS/고저항률 쌍(128)은 제2 SLS층(130) 및 제2 SLS층(130) 위에 있는 제2 고저항률 버퍼층(132)을 포함한다. 다른 실시예에서, 추가의 제2 SLS/고저항률 쌍은 1개 이상의 제1 SLS/고저항률 쌍(122) 위에 있다.
제2 SLS층(130)은 일반적으로 약 5e19 cm-3보다 큰 카본 또는 아이언 농도를 갖고, 일반적으로 약 10 내지 30 나노미터의 두께를 갖는다. 제2 SLS층(130)은, 복수 쌍, 일반적으로 약 20 내지 100 쌍의 격자 부정합층을 포함한다. 한 쌍의 격자 부정합층은 함께 압축력을 생성하는 상이한 격자 상수를 갖는 한 쌍의 층을 포함한다. 예를 들어, 한 쌍의 격자 부정합층은 GaN층 및 AlN층을 포함할 수 있다. 다른 예로, 한 쌍의 격자 부정합층은 AlxGa1 - xN층 및 AlyGa1 - yN층을 포함할 수 있고, x는 약 0.6 내지 1.0이고, y는 약 0.0 내지 0.4이다.
제2 고저항률 버퍼층(132)은 일반적으로 도핑된 GaN층이지만, 다른 도핑된 III-V족 층도 가능하다. 일부 실시예에서, 도펀트는 카본 또는 아이언이고, 및/또는 약 1e19 cm-3을 초과하는 농도를 갖는다. 도펀트는 고저항률을 생성하고, 압축력을 유도한다. 일반적으로, 제2 고저항률 버퍼층(132)은 압축력이 제2 SLS층(130)에 의해 생성된 인장력과 비견되도록 도핑되고, 이에 의해 힘은 거의 서로 상쇄된다. 제2 고저항률 버퍼층(132)은 일반적으로 제1 고저항률 버퍼층(126)보다 두꺼운 두께, 예를 들어, 약 0.5 내지 2.0 마이크로미터의 두께를 가질 수 있다.
에피택셜 스택(104)의 채널층(134)은 제2 고저항률 버퍼층(132) 위에 있다. 채널층(134)은 선택적으로 형성된 전도성 채널 안에, 2-DEG(136)(점선에 의해 경계가 표시된)를 포함한다. 2-DEG(136)는, 어떤 원자들과도 결합되지 않고 2-DEG(136) 안에서 움직임이 자유로운 고이동도 전자를 갖는다. 채널층(134)은 일반적으로 비도핑 GaN이지만, 다른 III-V족 물질도 가능하다. 예를 들어, 채널층(134)은 예를 들어, 질화인듐갈륨(InGaN: indium gallium nitride)일 수 있다. 채널층(134)은 예를 들어, 약 0.2 내지 1.0 마이크로미터의 두께를 가질 수 있다.
에피택셜 스택(104)의 활성층(138)은 채널층(134)의 바로 위에 배치되어, 채널층(134)의 상면과 활성층(138)의 바닥면이 서로 직접 접한다. 활성층(138)은 채널층(134)의 밴드갭과 동일하지 않는 밴드갭을 갖는 물질, 일반적으로 III-V족 물질을 포함한다. 예를 들어, 채널층(134)이 GaN이면, 활성층(138)은 AlGaN일 수 있다. AlGaN은 약 4 전자 볼트(eV)의 밴드갭을 갖지만, GaN은 약 3.4 eV의 밴드갭을 갖는다. 동일하지 않은 밴드갭에 의해, 활성층(138)과 채널층(134)은 함께 2-DEG(136)에 가까운 이종접합을 형성한다. 이종접합은 활성층(138)이 선택적으로 2-DEG(136)에 전자들을 제공하거나 2-DEG(136)로부터 전자들을 제거하는 것을 허용한다. 활성층(138)으로부터 고농도 전자에 의해, 2-DEG(136)는 전도된다.
일부 실시예에서, 활성층(138)은 일반적으로 약 10 내지 30 나노미터의 두께를 갖는 AlGaN의 단일층으로 제한된다. 다른 실시예에서, 활성층(138)은 3개의 층을 포함한다. 예를 들어, 3개의 층은 1) 예를 들어, 약 0.2 내지 1.5 나노미터 두께를 갖는 AlN층; 2) 예를 들어, 약 10 내지 30 나노미터 두께를 갖는 AlGaN층; 및 3) 예를 들어, 약 2 내지 20 나노미터 두께를 갖는 비도핑 GaN층을 포함할 수 있다.
유전체층(140)은 활성층(138) 위에 배치되고, 게이트 전극(142)과 소스/드레인 전극(144, 146)은 유전체층(140) 위에 배치된다. 유전체층(140)은 예를 들어, 실리콘 이산화물과 같은 산화물, 또는 실리콘 질화물과 같은 질화물일 수 있다. 소스/드레인 전극(144, 146)은 게이트 전극(142)의 반대면에 배치되어 있다. 게다가, 소스/드레인 전극(144, 146)은 유전체층(140)을 통해 활성층(138)까지 연장된다. 게이트 전극(142)과 소스/드레인 전극(144, 146)은 메탈 또는 도핑 폴리실리콘과 같은 도전성 물질일 수 있다.
유리하게는, 고저항률 버퍼층(126, 132) 밑에 있는 SLS층(124, 130)은 고저항률 버퍼층(126, 132)에 의해 생성된 인장 응력을 상쇄시킨다. 감소된 응력은 벌크 제조 동안에 형성한 크랙의 사이즈가 감소하는 상태로, 에피택셜 스택(104)의 두께가 증가되는 것을 허용한다. 예를 들어, 에피택셜 스택(104)을 이용하여, 5.5 밀리미터의 크랙 사이즈에 의해 4.87 마이크로미터의 에피택셜 두께를 갖게 된다. 이에 반해, 종래의 에피택셜 스택을 이용하여, 10 밀리미터보다 큰 크랙 사이즈에 의해 3.7 마이크로미터의 에피택셜 두께를 갖는다. 게다가, 감소된 인장 응력은 전자 트랩을 감소시키고, 디바이스 성능과 신뢰성을 향상시키며, 소프트 항복 전압이 증가되는 것을 허용한다. 테스트 도중, SLS층(124, 130)을 이용하여 약 650 볼트의 소프트 항복 전압을 달성할 수 있고, 이와 대조적으로 SLS층(124, 130) 없이는 약 550 볼트가 달성된다.
응력 감소에 더하여, SLS층(124, 130)은 기판(102)으로부터 채널층(134)을 향해 확산하는 전자들을 트래핑(trapping)하는 것에 의해 디바이스 신뢰성과 성능을 또한 향상시킬 수 있다. 예를 들어, 전자들을 트래핑하는 것에 의해, SLS층(124, 130)은 Ron과 전류 붕괴를 향상시키고, HTRB 테스트 도중, 선형 영역 드레인 전류를 감소시킨다. 일부 실시예에서, SLS층(124, 130)은 채널층(134)을 향해 움직이는 전자들을 트랩하도록 구성되는 양자점(quantum dot)(예를 들어, GaN 양자점, Si 양자점 등)을 포함할 수 있다. 예를 들어, 기판(102)이 실리콘이면, SLS층(124, 130) 안에 있는 양자점들은 기판(102)으로부터 채널층(134)을 향해 확산하는 전자들을 트랩할 수 있다.
도 2를 참조하면, 다중-SLS 구조물을 갖는 개선된 MISFET(E-MISFET: enhancement mode metal-insulation-semiconductor field-effect transistor)의 일부 실시예에 따른 횡단면도(200)가 제공된다. E-MISFET은 상이한 활성층 구조물과 상이한 게이트 구조물을 포함하는 것을 제외하고는, 도 1에 따른 D-MISFET과 유사한 구조물을 포함한다. 활성층(202)은 채널층(134) 위에 배치된다. 활성층(202)은 1개 이상의 III-V족 물질을 포함할 수 있고, 일반적으로 AlGaN의 단층 또는 AlN과 AlGaN의 다층 스택이다. 유전체층(204)은 활성층(202) 위에 있고 게이트 영역 위의 활성층(138)까지 연장된다. 유전체층(204)은, 예를 들어, 실리콘 이산화물 등의 산화물, 또는 실리콘 질화물 등의 질화물일 수 있다. 게이트 전극(206)은 유전체층(204) 위에 배치되고 활성층(202)의 상면과 거의 평행하게 유전체층(204)까지 연장된다. 게이트 전극(206)은, 예를 들어, 메탈 또는 도핑 폴리실리콘 등의 도전성 물질일 수 있다.
도 3을 참조하면, 다중-SLS 구조물을 갖는 개선된 HEMT(E-HEMT: enhancement mode high-electron-mobility transistor)의 일부 실시예에 따른 횡단면도(300)가 제공된다. E-HEMT는 상이한 활성층 구조물과 상이한 게이트 및 소스/드레인 구조물을 포함하는 것을 제외하고는, 도 1에 따른 D-MISFET과 유사한 구조물을 포함한다. 활성층(302)은 채널층(134) 위에 배치되는 바닥 활성층(304) 및 바닥 활성층(304)의 게이트 영역 위에 배치되는 상단 활성층(306)을 포함한다.
바닥 활성층(304)은, 예를 들어, AlGaN층과 같은, 단일 III-V족 층을 포함할 수 있다. AlGaN층은, 예를 들어, 약 0.2 내지 1.5 나노미터 두께일 수 있다. 대안으로, 바닥 활성층(304)은 III-V족 층의 다층 스택일 수 있다. 예를 들어, 바닥 활성층(304)은 AlN층 및 위에 있는 AlGaN층을 포함할 수 있다. AlN층은, 예를 들어, 약 0.2 내지 1.5 나노미터의 두께를 가질 수 있고, 및/또는 AlGaN층은, 예를 들어, 약 10 내지 30 나노미터의 두께를 가질 수 있다.
상단 활성층(306)은, 예를 들어, p-타입 또는 n-타입 GaN층과 같은, 단일 p-타입 또는 n-타입 III-V족 층을 포함할 수 있다. p-타입 또는 n-타입 GaN층은, 예를 들어, 약 10 내지 200 나노미터의 두께를 가질 수 있다. 대안으로, 상단 활성층(306)은 도핑된 III-V족 층의 다층 스택일 수 있다. 예를 들어, 상단 활성층(306)은 p-타입 GaN층 및 p-타입 GaN층 위에 있는 n-타입 GaN층을 포함할 수 있다. p-타입 GaN층은, 예를 들어, 약 10 내지 200 나노미터의 두께를 가질 수 있고, 및/또는, 예를 들어, 약 8e18 cm-3 내지 약 3e19 cm-3의 농도를 갖는 마그네슘 도펀트를 포함할 수 있다. n-타입 GaN층은, 예를 들어, 약 10 내지 200 나노미터의 두께를 가질 수 있고, 및/또는, 예를 들어, 약 5e15 cm-3 내지 약 1e17 cm-3의 농도를 갖는 실리콘 도펀트를 포함할 수 있다.
소스/드레인 전극(308, 310)은 바닥 활성층(304) 위에 배치되고 바닥 활성층(304)까지 또는 채널층(134)까지 연장된다. 게다가, 게이트 전극(312)은 상단 활성층(306) 위에 있고 상단 활성층(306)에 의해 바닥 활성층(304)으로부터 이격된다. 소스/드레인 및 게이트 전극(308, 310, 312)은, 예를 들어, 메탈 또는 도핑 폴리실리콘과 같은 도전성 물질일 수 있다.
도 4를 참조하면, 다중-SLS 구조물을 갖는 GaN 트랜지스터를 제조하는 방법의 일부 실시예에 따른 흐름도(400)가 제공된다. GaN 트랜지스터는, 예를 들어, E-MISFET, D-MISFET, 또는 E-HEMT일 수 있다.
단계 402에서, 시드층을 기판 위에 형성한다.
단계 404에서, 그레이드된 버퍼층을 시드층 위에 형성한다.
단계 406에서, 1개 이상의 제1 SLS/고저항률 쌍을 그레이드된 버퍼층 위에 적층하여 형성한다. 1개 이상의 제1 SLS/고저항률 쌍 각각은 제1 SLS층 및 제1 SLS층 위에 있는 제1 고저항률 버퍼층을 포함한다.
단계 408에서, 제2 SLS/고저항률 쌍을 1개 이상의 제1 SLS/고저항률 쌍 위에 형성한다. 제2 SLS/고저항률 쌍은 제2 SLS층 및 제2 SLS층 위에 있는 제2 고저항률 버퍼층을 포함한다.
단계 410에서, 채널층을 제2 고저항률 버퍼층 위에 형성한다.
단계 412에서, 활성층을 액티브 및 채널층 사이의 계면에서 이종접합을 형성하기 위해 채널층 위에 형성한다.
단계 414에서, 게이트 전극 및 소스/드레인 전극을 활성층 위에 형성한다.
유리하게는, 다중-SLS 구조물은 인장 응력을 감소시킨다. 감소된 인장 응력은 디바이스 성능과 신뢰성을 향상시키고, 전자 트랩을 감소시키며, 증가된 에피택셜 두께를 허용하고, 증가된 소프트 항복 전압을 허용한다.
흐름도(400)로 기재한 방법은 일련의 단계들 또는 이벤트들로서 여기에 도시되고 설명되어 있지만, 그런 단계들 또는 이벤트들의 도시된 순서는 제한된 의미로 해석되어서는 안 된다. 예를 들어, 일부 단계들은 상이한 순서 및/또는 여기에 도시된 및/또는 기재된 것을 제외하고 다른 단계들 또는 이벤트들과 동시에 수행될 수 있다. 게다가, 1개 이상의 양태들 또는 여기에 설명된 실시예을 구현하는데 모든 도시된 단계들이 필요하지 않을 수도 있고, 여기에 도시된 1개 이상의 단계들은 1개 이상의 별개의 단계들 및/또는 시기들로 수행될 수 있다.
도 5 내지 15, 16a 내지 16d, 17a 내지 17e, 및 18a 내지 18e를 참조하면, 다양한 제조 단계들에서 다중-SLS 구조물을 갖는 GaN 트랜지스터의 일부 실시예에 따른 횡단면도가 도 4에 따른 방법을 설명하기 위해 제공된다. 방법을 도 5 내지 15, 16a 내지 16d, 17a 내지 17e, 및 18a 내지 18f과 관련하여 설명하고 있기는 하지만, 도 5 내지 15, 16a 내지 16d, 17a 내지 17e, 및 18a 내지 18f에 개시된 구조물이 방법으로 제한되는 것은 아니고, 그 대신에 방법과 독립적인 구조물일 수도 있다는 것을 이해할 것이다. 마찬가지로, 방법을 도 5 내지 15, 16a 내지 16d, 17a 내지 17e 및 18a 내지 18f과 관련하여 설명하고 있지만, 방법은 도 5 내지 15, 16a 내지 16d, 17a 내지 17e, 및 18a 내지 18f에 개시된 구조물로 제한되지 않고, 그 대신에 도 5 내지 15, 16a 내지 16d, 17a 내지 17e, 및 18a 내지 18f에 개시된 구조물과는 독립적인 것일 수 있다.
도 5는 단계 402에 상응하는 일부 실시예의 횡단면도(500)이다.
도 5에 도시된 바와 같이, 기판(102)이 제공된다. 기판(102)은 일반적으로 (111)의 결정 방위를 갖지만, 다른 방위도 가능하다. 게다가, 기판(102)은, 예를 들어, 실리콘 탄화물 기판, 실리콘 기판, 또는 사파이어 기판일 수 있고, 및/또는, 예를 들어, 약 800 내지 2000 나노미터 사이의 두께를 가질 수 있다. 또한 도시된 바와 같이, 시드층(106)은 기판(102) 위에 형성된다. 시드층(106)은, 이후 논의하는 후속 형성층 및 알루미늄 질화물 등의 III-V족 물질의 성장에 사용된다. 시드층(106)은 유기 금속 화학 기상 증착(MOCVD : metal-organic chemical vapor deposition) 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있다.
일부 실시예에서, 시드층(106)을 형성하는 공정은, 기판(102) 위에 제1 시드층(110)을 형성하는 단계, 및 제1 시드층(110) 위에 제2 시드층(112)을 형성하는 단계를 포함한다. 제1 및 제2 시드층(110, 112)은 일반적으로 알루미늄 질화물 등의 동일 물질로, 그러나 상이한 온도에서 형성된다. 예를 들어, 제1 시드층(110)은 약 900℃ 내지 1000℃에서 형성될 수 있는 반면, 제2 시드층(112)은 약 1050℃ 내지 1200℃에서 형성될 수 있다. 게다가, 제1 시드층(110)은, 예를 들어, 약 20 내지 100 나노미터의 두께로 형성될 수 있고, 제2 시드층(112)은, 예를 들어, 약 50 내지 200 나노미터의 두께로 형성될 수 있다.
도 6은 단계 404에 상응하는 일부 실시예의 횡단면도(600)를 도시한다.
도 6에 도시된 바와 같이, 그레이드된 버퍼층(108)이 시드층(106) 위에 형성된다. 그레이드된 버퍼층(108)은 1개 이상의 층(114, 116, 118, 120), 일반적으로 III-V족 층을 포함하고, 층(114, 116, 118, 120)에 공통된 적어도 하나의 엘리먼트의 양이 증가하거나 감소한다. 예를 들어, 그레이드된 버퍼층(108)은 일반적으로 알루미늄의 양을 감소시키고, 갈륨의 양을 증가시켜, 적층한 AlxGa1 - xN의 3개 또는 4개 층(114, 116, 118, 120)을 포함하고, 기판(102)으로부터 이격되어 있으며, x는 알루미늄과 갈륨의 총량에 관한 알루미늄의 양에 대응한다. 양은 기판(102)으로부터 이격되도록 층(114, 116, 118, 120)의 격자 상수를 감소시키기 위해 변화된다.
그레이드된 버퍼층(108)을 형성하는 공정은 서로 적층된 1개 이상의 층(114, 116, 118, 120)을 연속하여 형성하는 공정을 포함할 수 있다. 층(114, 116, 118, 120)은 MOCVD, MBE(molecular beam epitaxy), 또는 HVPE(hydride vapor phase epitaxy) 등의 임의의 적합한 성막 기술을 이용하여 형성될 수 있다. 층(114, 116, 118, 120)은 일반적으로 약 1e17 cm-3보다 큰 카본 농도를 가지도록 형성된다. 게다가, 층(114, 116, 118, 120)은 일반적으로 약 980℃ 내지 1150℃의 온도에서, 및/또는 약 0.2 내지 1.5 마이크로미터의 두께를 가지도록 형성된다.
도 7 내지 도 9는 단계 406에 상응하는 일부 실시예의 횡단면도(700, 800, 900)를 도시한다.
도 7에 도시된 바와 같이, 제1 SLS층(124)은 그레이드된 버퍼층(108) 위에 형성된다. 제1 SLS층(124)은, 복수 쌍, 일반적으로 약 20 내지 100 쌍의 격자 부정합층을 포함한다. 한 쌍의 격자 부정합층, 일반적으로 격자 부정합층의 각각의 쌍은, 함께 압축력을 생성하는 상이한 격자 상수를 갖는 한 쌍의 층을 포함한다. 일부 실시예에서, 한 쌍의 층은 한 쌍의 III-V족 층이다. 예를 들어, 한 쌍의 층은 GaN층 및 GaN층 위에 있는 AlN층일 수 있다. 또 다른 예로, 한 쌍의 층은 AlxGa1-xN층 및 AlyGa1 - yN층일 수 있고, x는 약 0.6 내지 1.0이고, y는 0.0 내지 0.4이다.
도 8에 도시된 바와 같이, 제1 SLS층(124)을 형성하는 공정은 일반적으로 격자 부정합층(802, 804)을 교호식으로 형성하는 단계를 포함한다. 격자 부정합층(802, 804)은 일반적으로 AlN 및 GaN의 층을 포함한다. AlN의 격자 부정합층(802)은, 예를 들어, 약 2 내지 8 나노미터의 두께를 가지도록 형성될 수 있고, GaN의 격자 부정합층(804)은, 예를 들어, 약 10 내지 30 나노미터의 두께를 가지도록 형성될 수 있다. 격자 부정합층(802, 804)은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 5e17 cm-3보다 큰 카본 농도를 가지도록 형성된다. 게다가, 격자 부정합층(802, 804)은 일반적으로 약 900℃ 내지 1150℃의 온도에서 형성된다.
도 9에 도시된 바와 같이, 제1 고저항률 버퍼층(126)은 제1 SLS층(124) 위에 형성된다. 제1 고저항률 버퍼층(126)은 저항을 증가시키기 위해 도펀트를 갖는 III-V족 층이다. 예를 들어, 제1 고저항률 버퍼층(126)은 일반적으로 카본 또는 아이언이 도핑된 GaN층이다.
제1 고저항률 버퍼층(126)을 형성하는 공정은, 예를 들어, 제1 SLS층(124) 위에 III-V족 층을 형성하는 단계와, 그 뒤 도펀트를 갖는 에피택셜 층을 도핑하는 단계를 포함할 수 있다. III-V족 층은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 950℃ 내지 1050℃에서 형성될 수 있다. 게다가, III-V족 층은 일반적으로 약 1e19 cm-3보다 큰 카본 또는 아이언 농도를 가지도록 도핑된다.
필수적인 것은 아니지만, 일부 실시예에서, 제1 SLS층(124) 및 제1 고저항률 버퍼층(126)은 교호식으로 서로 여러 번 적층되어 형성된다. 예를 들어, 제1 SLS층(124) 및 제1 고저항률 버퍼층(126)은 약 2회 내지 19회 반복될 수 있다.
도 10 내지 도 12는 단계 408에 상응하는 일부 실시예의 횡단면도(1000, 1100, 1200)를 도시한다.
도 10에 도시된 바와 같이, 제2 SLS층(130)은 제1 고저항률 버퍼층(126) 위에 형성된다. 제2 SLS층(130)은 복수 쌍, 일반적으로 약 20 내지 100 쌍의 격자 부정합층을 포함한다. 한 쌍의 격자 부정합층, 일반적으로 격자 부정합층의 각각의 쌍은, 함께 압축력을 생성하는 상이한 격자 상수를 갖는 한 쌍의 층을 포함한다. 일부 실시예에서, 한 쌍의 층은 한 쌍의 III-V족 층이다. 예를 들어, 한 쌍의 층은 GaN층 및 GaN층 위에 있는 AlN층일 수 있다. 다른 예로, 한 쌍의 층은 AlxGa1-xN층 및 AlyGa1 - yN층일 수 있고, x는 약 0.6 내지 1.0이고, y는 약 0.0 내지 0.4이다.
도 11에 도시된 바와 같이, 제2 SLS층(130)을 형성하는 공정은 일반적으로 교호식으로 격자 부정합층(1102, 1104)을 형성하는 단계를 포함한다. 격자 부정합층(1102, 1104)은 일반적으로 AlN 및 GaN의 층을 포함한다. AlN의 격자 부정합층(1102)은, 예를 들어, 약 2 내지 8 나노미터의 두께를 가지도록 형성될 수 있고, GaN의 격자 부정합층(1104)은, 예를 들어, 약 10 내지 30 나노미터의 두께를 가지도록 형성될 수 있다. 격자 부정합층(1102, 1104)은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 5e17 cm-3보다 큰 카본 농도를 가지도록 형성된다. 게다가, 격자 부정합층(1102, 1104)은 일반적으로 약 900℃ 내지 1150℃의 온도에서 형성된다.
도 12에 도시된 바와 같이, 제2 고저항률 버퍼층(132)은 제2 SLS층(130) 위에 형성된다. 제2 고저항률 버퍼층(132)은 저항을 증가시키기 위해 도펀트를 갖는 III-V족 층이다. 예를 들어, 제2 고저항률 버퍼층(132)은 일반적으로 카본 또는 아이언이 도핑된 GaN층이다.
제2 고저항률 버퍼층(132)을 형성하는 공정은, 예를 들어, 제2 SLS층(130) 위에 III-V족 층을 형성하는 단계와, 그 후 III-V족 층에 도펀트를 도핑하는 단계를 포함할 수 있다. III-V족 층은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 950℃ 내지 1050℃에서 형성된다. 게다가, III-V족 층은 일반적으로 약 1e19 cm-3보다 큰 카본 또는 아이언 농도를 가지도록 도핑된다.
도 13은 단계 410에 상응하는 일부 실시예의 횡단면도(1300)를 도시한다.
도 13에 도시된 바와 같이, 채널층(134)은 제2 고저항률 버퍼층(132) 위에 형성된다. 채널층(134)은 일반적으로 비도핑 GaN층 등의 비도핑 III-V족 층이다. 게다가, 채널층(134)이 도펀트를 포함하는 정도로, 채널층(134)은 일반적으로, 카본 또는 아이언 등의 도펀트의 농도가 약 1e17 cm-3보다 작다. 채널층(134)은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 905℃ 내지 1050℃에서 형성된다. 게다가, 채널층(134)은 일반적으로 약 0.2 내지 1.0 마이크로미터의 두께를 가지도록 형성된다.
도 14 및 도 15는 단계 412에 상응하는 일부 실시예의 횡단면도(1400, 1500)이다.
도 14에 도시된 바와 같이, 활성층(138)은 활성층(138)과 채널층(134) 사이의 계면에서 이종접합을 형성하기 위해 채널층(134) 위에 형성된다. 일부 실시예에서, 활성층(138)을 형성하는 공정은 채널층(134) 위에 단일 III-V족 층을 형성하는 단계를 포함한다. 단일 III-V족 층은, 예를 들어, 일반적으로 약 10 내지 30 나노미터의 두께를 갖는 AlGaN층일 수 있다. 단일 III-V족 층은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 1000℃ 내지 1150℃의 온도에서 형성된다. 대안으로, 활성층(138)을 형성하는 공정은, 일반적으로 AlN, AlGaN, 및/또는 GaN을 포함하는 III-V족 층의 다층 스택을 형성하는 단계를 포함할 수 있다.
도 15에 도시된 바와 같이, 활성층(138)은 다층 스택으로 채널층(134) 위에 형성된다. 일련의 채널층(1502, 1504, 1506, 1508)은, MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 서로 연속적으로 적층되어 형성된다. 일부 실시예에서, 다층 스택을 형성하는 공정은 AlN층(1502), AlGaN층(1504), 및 GaN층(1506)을 연속적으로 형성하는 단계를 포함한다. AlN층(1502)은 일반적으로 0.2 내지 1.5 나노미터의 두께를 가지도록 형성되고, AlGaN층(1504)은 일반적으로 약 10 내지 30 나노미터의 두께를 가지도록 형성된다. GaN층(1506)은 비도핑된 또는 p-타입 또는 n-타입 도펀트로 도핑될 수 있다. 도핑되지 않은 경우, GaN층(1506)은 일반적으로 약 2 내지 20 나노미터 두께이다. 도핑된 경우, GaN층(1506)은 일반적으로 약 10 내지 200 나노미터 두께이고 및/또는 일반적으로 약 8e18 cm-3 내지 약 3e19 cm-3의 농도를 가지도록 p-타입 마그네슘 도펀트로 도핑된다. 다른 실시예에서, 다층 스택을 형성하는 공정은 AlN층(1502), AlGaN층(1504), p-타입 GaN층(1506), 및 n-타입 GaN층(1508)을 연속적으로 형성하는 단계를 포함한다. p-타입 및 n-타입 GaN층(1506, 1508)은 일반적으로 약 10 내지 200 나노미터 두께이고, 및/또는 일반적으로 마그네슘 및/또는 실리콘으로 도핑된다. 예를 들어, p-타입 GaN층(1506)은 일반적으로 약 8e18 cm-3 내지 약 3e19 cm-3의 마그네슘 농도로 도핑되고, n-타입 GaN층(1508)은 일반적으로 약 5e15 cm-3 내지 약 1e17 cm-3의 실리콘 농도로 도핑된다.
도 16a 내지 16d는, D-MISFET(예를 들어, 도 1에서 하나의 예시로 도시)을 형성하기 위해 이용될 수 있는, 단계 414에 상응하는 일부 실시예의 횡단면도(1600A-D)이다. 이들 실시예에서, 활성층(138)은 일반적으로 단일 AlGaN층 또는 AlN층, AlGaN층, 및 비도핑 GaN층을 포함하는 3층 스택이다.
도 16a에 도시된 바와 같이, 유전체층(140')은 활성층(138) 위에 형성된다. 유전체층(140')은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있다. 유전체층(140')은, 예를 들어, 실리콘 이산화물 등의 산화물로 형성될 수 있다.
도 16b에 도시된 바와 같이, 제1 에치(etch)가 소스/드레인 영역 위에 있는 유전체층(140')의 영역을 통해 활성층(138)에 수행된다. 제1 에치(etch)는 남아 있는 유전체층(140)에 소스/드레인 개구(1602, 1604)를 형성한다. 일부 실시예에서, 제1 에치를 수행하는 공정은 소스/드레인 영역 주위에 유전체층(140')의 영역을 마스킹하는 포토레지스트층(1606)을 형성하는 단계; 활성층(138)에 대하여 유전체층(140')을 우선적으로 하는, 포토레지스트층(1606)에 따라 에천트(etchant, 1608)를 적용하는 단계; 및 포토레지스트층(1606)을 제거하는 단계를 포함한다.
도 16c에 도시된 바와 같이, 도전층(1610)은 남아있는 유전체층(140) 위에 형성되고 소스/드레인 개구(1602, 1604)를 채운다. 도전층(1610)은, 예를 들어, 구리, 또는 도핑 폴리실리콘 등의 메탈일 수 있다.
도 16d에 도시된 바와 같이, 제2 에치가 소스/드레인 및 게이트 영역 주변을 둘러싼 도전층(1610)의 영역을 통해, 남아있는 유전체층(140)에 수행된다. 제2 에치는 소스/드레인 전극(144, 146) 및 게이트 전극(142)을 형성한다. 일부 실시예에서, 제2 에치를 수행하는 공정은 소스/드레인 및 게이트 영역 주변에 있는 남아있는 유전체층(140)의 영역을 마스킹하는 포토레지스트층(1612)을 형성하는 단계; 남아있는 유전체층(140)에 대하여 도전층(1610)을 우선적으로 하는, 포토레지스트층(1612)에 따라 에천트(1614)를 적용하는 단계; 및 포토레지스트층(1612)을 제거하는 단계를 포함한다.
도 17a 내지 17e는, E-MISFET(예를 들어, 도 2에서 하나의 예시로 도시)을 형성하기 위해 이용될 수 있는, 단계 414에 상응하는 다른 실시예의 횡단면도(1700A-E)이다. 이들 실시예에서, 활성층(138)은 일반적으로 단일 AlGaN층 또는 AlN층, AlGaN층, 및 비도핑 GaN층을 포함하는 3층 스택이다.
도 17a에 도시된 바와 같이, 제1 에치는 활성층(138)의 게이트 영역에 수행되고, 남아있는 활성층(202)에 제1 게이트 개구(1702)를 형성한다. 일부 실시예에서, 제1 에치를 수행하는 공정은 게이트 영역 주변에 있는 활성층(138)의 영역을 마스킹하는 포토레지스트층(1704)을 형성하는 단계; 활성층(138)의 마스킹되지 않은 영역에 에천트(1706)를 적용하는 단계; 및 포토레지스트층(1704)을 제거하는 단계를 포함한다.
도 17b에 도시된 바와 같이, 유전체층(204')은 남아있는 활성층(202) 위에 형성되고, 제1 게이트 개구(1702)를 채운다. 유전체층(204')은 CVD 또는 PVD 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있다. 유전체층(204')은, 예를 들어, 실리콘 이산화물 등의 산화물로 형성될 수 있다.
도 17c에 도시된 바와 같이, 제2 에치는 유전체층(204')의 게이트 및 소스/드레인 영역을 통해, 남아있는 활성층(202)에 수행된다. 제2 에치는 제2 게이트 개구(1708)의 양측에 이격된 제2 게이트 개구(1708) 및 소스/드레인 개구(1710, 1712)를 형성한다. 일부 실시예에서, 제2 에치를 수행하는 공정은 게이트 및 소스/드레인 영역 주변에 있는 유전체층(204')의 영역을 마스킹하는 포토레지스트층(1714)을 형성하는 단계; 유전체층(204')의 마스킹되지 않은 영역에 에천트(1716)를 적용하는 단계; 및 포토레지스트층(1714)을 제거하는 단계를 포함한다.
도 17d에 도시된 바와 같이, 도전층(1718)은 남아있는 유전체층(204) 위에 형성되고, 제2 게이트 및 소스/드레인 개구(1708, 1710, 1712)를 채운다. 도전층(1718)은, 예를 들어, 구리 등의 금속, 또는 도핑 폴리실리콘일 수 있다.
도 17e에 도시된 바와 같이, 제3 에치는 소스/드레인 및 게이트 영역 주변에 있는 도전층(1718)의 영역을 통해, 남아있는 유전체층(204)에 수행된다. 제3 에치는 소스/드레인 전극(144, 146) 및 게이트 전극(206)을 형성한다. 일부 실시예에서, 제3 에치를 수행하는 공정은 소스/드레인 및 게이트 영역 주변에 있는 도전층(1718)의 영역을 마스킹하는 포토레지스트층(1720)을 형성하는 단계; 남아있는 유전체층(204)에 대하여 도전층(1718)을 우선적으로 하여 에천트(1722)를 적용하는 단계; 및 포토레지스트층(1720)을 제거하는 단계를 포함한다.
도 18a 내지 18f는, E-HEMT(예를 들어, 도 3에서 하나의 예시로 도시)를 형성하기 위해 이용될 수 있는, 단계 412 및 414에 상응하는 다른 실시예의 횡단면도(1800A-F)이다.
도 18a에 도시된 바와 같이, 바닥 활성층(304')은 바닥 활성층(304')과 채널층(134) 사이의 계면에서 이종접합을 형성하기 위해 채널층(134) 위에 형성된다. 일부 실시예에서, 바닥 활성층(304')을 형성하는 공정은 채널층(134) 위에 단일 III-V족 층을 형성하는 단계를 포함한다. 단일 III-V족 층은 일반적으로 AlGaN으로 형성되고 및/또는 일반적으로 약 10 내지 30 나노미터의 두께를 가지도록 형성된다. 게다가, 단일 III-V족 층은, MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 및/또는 일반적으로 약 1000℃ 내지 1150℃의 온도에서 형성된다. 그 대신에, 바닥 활성층(304')을 형성하는 공정은 일반적으로 AlN 및 AlGaN을 포함하는 다층 스택을 형성하는 단계를 포함할 수 있다. 예를 들어, 바닥 활성층(304')은 AlN층(1802) 및 AlN층(1802) 위에 있는 AlGaN층(1804)을 포함할 수 있다. AlN층(1802)은 일반적으로 0.2 내지 1.5 나노미터의 두께를 가지도록 형성되고, AlGaN층(1804)은 일반적으로 약 10 내지 30 나노미터의 두께를 가지도록 형성된다.
도 18b에 도시된 바와 같이, 제1 에치는 소스/드레인 영역 위에 있는 바닥 활성층(304')의 영역을 통해, 채널층(134)에 수행된다. 제1 에치는, 예를 들어, 남아있는 AlN층(1802') 및 남아있는 AlGaN층(1804')에서와 같이, 남아있는 바닥 활성층(304)에 소스/드레인 개구(1806, 1808)를 형성한다. 일부 실시예에서, 제1 에치를 수행하는 공정은 소스/드레인 영역 주변에 있는 바닥 활성층(304')의 영역을 마스킹하는 포토레지스트층(1810)을 형성하는 단계; 채널층(134)에 대하여 바닥 활성층(304')을 우선적으로 하는, 포토레지스트층(1810)에 따라 에천트(1812)를 적용하는 단계; 및 포토레지스트층(1810)을 제거하는 단계를 포함한다.
도 18c에 도시된 바와 같이, 제1 도전층(1814)은 남아있는 바닥 활성층(304) 위에 형성되고, 소스/드레인 개구(1806, 1808)를 채운다. 제1 도전층(1814)은, 예를 들어, 구리 등의 금속, 또는 도핑 폴리실리콘일 수 있다.
도 18d에 도시된 바와 같이, 제2 에치는 소스/드레인 영역 주변에 있는 제1 도전층(1814)의 영역을 통해, 남아있는 바닥 활성층(304)에 수행된다. 제2 에치는 소스/드레인 전극(308, 310)을 형성한다. 일부 실시예에서, 제2 에치를 수행하는 공정은 소스/드레인 영역 주변에 있는 제1 도전층(1814)의 영역을 마스킹하는 포토레지스트층(1816)을 형성하는 단계; 남아있는 바닥 활성층(304)에 대하여 제1 도전층(1814)을 우선적으로 하는, 포토레지스트층(1816)에 따라 에천트(1818)를 적용하는 단계; 및 포토레지스트층(1816)을 제거하는 단계를 포함한다.
도 18e에 도시된 바와 같이, 상단 활성층(306')은 소스/드레인 전극(308, 310) 및 남아있는 바닥 활성층(304) 위에 형성된다. 일부 실시예에서, 상단 활성층(306')을 형성하는 공정은 단일 III-V족 층을 형성하는 단계를 포함한다. 단일 III-V족 층은 일반적으로 p-타입 또는 n-타입 GaN 등의 p-타입 또는 n-타입 반도체 물질로 형성된다. 예를 들어, 단일 III-V족 층은 일반적으로, 약 8e18 cm-3 내지 약 3e19 cm-3의 농도를 가지도록, 마그네슘 도펀트로 GaN층을 도핑하는 것에 의해 형성될 수 있다. 단일 III-V족 층은 MOCVD, MBE, 또는 HVPE 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있다. 일반적으로, 단일 III-V족 층은 약 1000℃ 내지 1150℃의 온도에서, 및/또는 약 10 내지 200 나노미터의 두께를 가지도록 형성된다.
대안으로, 일부 실시예에서, 상단 활성층(306')을 형성하는 공정은, 일반적으로 p-타입 및 n-타입 III-V족 층을 포함하는 다층 스택을 형성하는 단계를 포함할 수 있다. 예를 들어, 상단 활성층(306')은, 예를 들어, p-타입 GaN층(1820) 및 p-타입 GaN층(1820) 위에 있는 n-타입 GaN층(1822)을 포함할 수 있다. p-타입 GaN층(1820)은, 예를 들어, 약 8e18 cm-3 내지 약 3e19 cm-3의 농도를 갖는 마그네슘 도펀트를 포함할 수 있고, 및/또는, 예를 들어, 약 10 내지 200 나노미터의 두께를 가질 수 있다. n-타입 GaN층(1822)은, 예를 들어, 약 5e15 cm-3 내지 약 1e17 cm-3의 농도를 갖는 실리콘 도펀트를 포함할 수 있고, 및/또는, 예를 들어, 약 10 내지 200 나노미터의 두께를 가질 수 있다. 다층 스택은 MOCVD 등의 임의의 적합한 증착 기술을 이용하여 형성될 수 있고, 일반적으로 약 1000℃ 내지 1150℃의 온도에서 형성된다.
또한 도 18e에 도시된 바와 같이, 제2 도전층(1824)은 상단 활성층(306') 위에 형성된다. 제2 도전층(1824)은, 예를 들어, 구리 등의 금속, 또는 도핑 폴리실리콘일 수 있다.
도 18f에 도시된 바와 같이, 제3 에치는 게이트 영역 주변에 있는 제2 도전층(1824) 및 상단 활성층(306')의 영역을 통해, 남아있는 바닥 활성층(304) 및 소스/드레인 전극(308, 310)에 수행된다. 제3 에치는 남아있는 p-타입 및 n-타입 GaN층(1820', 1822')의 위와 같이, 남아있는 상단 활성층(306) 위에 게이트 전극(312)을 형성한다. 일부 실시예에서, 제3 에치를 수행하는 공정은 게이트 영역 주변에 있는 제2 도전층(1824) 및 상단 활성층(306')의 영역을 마스킹하는 포토레지스트층(1826)을 형성하는 단계; 1개 이상의 에천트들(1828)을 적용하는 단계; 및 포토레지스트층(1826)을 제거하는 단계를 포함한다.
따라서, 이상에서 알 수 있는 바와 같이, 본 개시는 트랜지스터를 제공한다. 제1 SLS층은 기판 위에 배치된다. 제1 버퍼층은 제1 SLS층 위에 배치되고 제1 버퍼층의 저항을 증가시키기 위해 구성되는 도펀트를 포함한다. 제2 SLS층은 제1 버퍼층 위에 배치된다. 제2 버퍼층은 제2 SLS층 위에 배치되고 제2 버퍼층의 저항을 증가시키기 위해 구성되는 도펀트를 포함한다. 채널층은 제2 버퍼층 위에 배치된다. 활성층은 채널층 위에 직접 접합되어 있다. 채널 및 활성층은 함께 이종접합을 형성한다.
다른 실시예에서, 본 개시는 트랜지스터를 제조하는 방법을 제공한다. 제1 SLS층은 기판 위에 형성된다. 제1 버퍼층은 제1 SLS층 위에 형성된다. 제1 버퍼층은 제1 SLS층에 대하여 높은 저항을 포함한다. 제2 SLS층은 제1 버퍼층 위에 형성된다. 제2 버퍼층은 제2 SLS층 위에 형성된다. 제2 버퍼층은 제2 SLS층에 대하여 높은 저항을 포함한다. III-V족 이종접합은 제2 버퍼층 위에 형성된다.
또 다른 실시예에서, 본 개시는 트랜지스터를 제공한다. 제1 및 제2 SLS/버퍼 쌍은 실리콘 기판 위에 순서대로 적층된다. 제1 및 제2 SLS/버퍼 쌍은 상응하는 SLS층 및 상응하는 SLS층 위에 있는 상응하는 버퍼층을 포함한다. SLS층은 AlN 및 GaN의 교호층을 포함한다. 버퍼층은 카본 또는 아이언으로 도핑된 GaN층을 포함한다. 비도핑된 GaN의 채널층은 제2 SLS/버퍼 쌍 위에 배치된다. 활성층은 채널층 위에 직접 접하여 배치된다. 활성층은 AlGaN을 포함하고, 채널 및 활성층은 함께 이종접합을 형성한다.
본 개시의 양태들을 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예의 특징들을 약술해왔다. 당업자는 여기서 소개한 실시예의 동일한 목적들을 수행하거나 및/또는 동일한 이점들을 달성하기 위한 다른 공정 및 구조물을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 또한, 당업자는 이러한 균등 구성이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 트랜지스터에 있어서,
    기판 위에 배치된 제1 변형층 초격자(SLS: strained layer superlattice)층 - 상기 제1 SLS층은 제1 압축 응력을 가짐 - ;
    상기 제1 SLS층 위에 접촉하여 배치되는 제1 버퍼층 - 상기 제1 버퍼층은 상기 제1 버퍼층의 제1 저항을 증가시키도록 구성된 도펀트(dopant)를 포함하고, 상기 제1 버퍼층은 상기 제1 압축 응력을 상쇄시키는 제1 인장 응력을 가짐 - ;
    상기 제1 버퍼층 위에 배치되는 제2 SLS층;
    상기 제2 SLS층 위에 배치되고, 제2 버퍼층의 제2 저항을 증가시키도록 구성된 도펀트를 포함하는 상기 제2 버퍼층;
    상기 제2 버퍼층 위에 배치되는 채널층; 및
    상기 채널층 위에 직접 접하여 배치된 활성층
    을 포함하고,
    상기 채널층 및 활성층은 함께 이종접합(heterojunction)을 형성하는 것인 트랜지스터.
  2. 제1항에 있어서, 상기 제1 SLS층은 20쌍 내지 100쌍의 격자 부정합층(lattice mismatched layer)을 포함하고, 한 쌍의 격자 부정합층은 부정합 격자 상수를 갖는 층을 포함하는 것인 트랜지스터.
  3. 제1항에 있어서, 상기 제2 SLS층은 20쌍 내지 100쌍의 격자 부정합층을 포함하고, 한 쌍의 격자 부정합층은 부정합 격자 상수를 갖는 층을 포함하는 것인 트랜지스터.
  4. 제1항에 있어서, 상기 제1 SLS층과 상기 제1 버퍼층은, 상기 기판과 상기 제2 버퍼층 사이에서 번갈아서 2회 내지 20회 반복적으로 적층된 것인 트랜지스터.
  5. 제1항에 있어서,
    상기 활성층 위에 배치되는 유전체층;
    상기 유전체층 위에 배치되고, 상기 유전체층을 통해 상기 활성층까지 연장된 소스 전극 및 드레인 전극; 및
    상기 유전체층 위에서 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극
    을 더 포함하는 트랜지스터.
  6. 제1항에 있어서,
    상기 채널층 위에 배치되는 바닥 활성층;
    상기 채널층의 게이트 영역 위에 배치되는 상단 활성층;
    상기 바닥 활성층 위에 배치되고, 상기 바닥 활성층 내로 상기 채널층까지 연장되는 한 쌍의 소스/드레인 전극; 및
    상기 상단 활성층 위에 배치되고 상기 상단 활성층에 의해 상기 바닥 활성층으로부터 이격된 게이트 전극
    을 더 포함하는 트랜지스터.
  7. 제6항에 있어서, 상기 바닥 활성층은, 알루미늄 질화물(AlN: aluminum nitride)층 및 상기 AlN층 위에 배치되는 알루미늄 질화갈륨(AlGaN: aluminum gallium nitride)층을 포함하는 다층 스택이고,
    상기 상단 활성층은
    p-타입 질화갈륨(GaN: gallium nitride)층과,
    p-타입 GaN층과 상기 p-타입 GaN층 위에 배치되는 n-타입 GaN층을 포함하는 다층 스택 중 하나인 것인 트랜지스터.
  8. 제1항에 있어서, 상기 제1 또는 제2 SLS층은 함께 압축력을 생성하도록 구성되는 복수 쌍의 격자 부정합층을 포함하고, 한 쌍의 격자 부정합층은 부정합 격자 상수를 갖는 층을 포함하는 것인 트랜지스터.
  9. 트랜지스터 제조 방법에 있어서,
    기판 위에 제1 변형층 초격자(SLS)층 - 상기 제1 SLS층은 제1 압축 응력을 가짐 - 을 형성하는 단계;
    상기 제1 SLS층 위에 상기 제1 SLS층과 접촉하는 제1 버퍼층을 형성하는 단계로서, 상기 제1 버퍼층은 상기 제1 SLS층에 비해 높은 제1 저항을 갖고, 상기 제1 버퍼층은 상기 제1 압축 응력을 상쇄시키는 제1 인장 응력을 갖는 것인, 상기 제1 버퍼층 형성 단계;
    상기 제1 버퍼층 위에 제2 SLS층을 형성하는 단계;
    상기 제2 SLS층 위에 제2 버퍼층을 형성하는 단계로서, 상기 제2 버퍼층은 상기 제2 SLS층에 비해 높은 제2 저항을 갖는 것인, 상기 제2 버퍼층 형성 단계; 및
    상기 제2 버퍼층 위에 III-V족 이종접합을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  10. 트랜지스터에 있어서,
    실리콘 기판;
    상기 실리콘 기판 위에 순서대로 적층된 제1 및 제2 변형층 초격자(SLS)/버퍼 쌍으로서, 상기 제1 및 제2 SLS/버퍼 쌍은 대응 SLS층과 상기 대응 SLS층 위에 배치된 대응 버퍼층을 포함하고, 상기 SLS층은 알루미늄 질화물(AlN)과 질화갈륨(GaN)의 교호 층을 포함하며, 상기 버퍼층은 카본 또는 아이언(iron)으로 도핑된 GaN층을 포함하고, 상기 SLS층은 상기 실리콘 기판으로부터의 전자를 트랩(trap)하도록 구성된 양자점을 포함하는 것인, 상기 제1 및 제2 변형층 초격자(SLS)/버퍼 쌍;
    상기 제2 SLS/버퍼 쌍 위에 배치된 비도핑된 GaN의 채널층; 및
    상기 채널층 위에 직접 접하여 배치된 활성층
    을 포함하고,
    상기 활성층은 알루미늄 질화갈륨(AlGaN)을 포함하고, 상기 채널층 및 활성층은 함께 이종접합을 형성하는 것인 트랜지스터.
KR1020150165754A 2015-02-12 2015-11-25 질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물 KR101772290B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/620,399 2015-02-12
US14/620,399 US10109736B2 (en) 2015-02-12 2015-02-12 Superlattice buffer structure for gallium nitride transistors

Publications (2)

Publication Number Publication Date
KR20160099460A KR20160099460A (ko) 2016-08-22
KR101772290B1 true KR101772290B1 (ko) 2017-08-28

Family

ID=56622507

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150165754A KR101772290B1 (ko) 2015-02-12 2015-11-25 질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물

Country Status (2)

Country Link
US (1) US10109736B2 (ko)
KR (1) KR101772290B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016101442A1 (de) * 2016-01-27 2017-07-27 Osram Opto Semiconductors Gmbh Konversionselement und strahlungsemittierendes Halbleiterbauelement mit einem solchen Konversionselement
JP6781095B2 (ja) * 2017-03-31 2020-11-04 エア・ウォーター株式会社 化合物半導体基板
US10325990B2 (en) 2017-10-03 2019-06-18 Vanguard International Semiconductor Corporation High electron mobility transistor devices and method for fabricating the same
EP3486939B1 (en) * 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
US10516076B2 (en) 2018-02-01 2019-12-24 Silanna UV Technologies Pte Ltd Dislocation filter for semiconductor devices
CN108847134B (zh) * 2018-06-13 2021-05-14 云谷（固安）科技有限公司 一种可拉伸显示屏装置及其制造方法
US20200075314A1 (en) * 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Doped buffer layer for group iii-v devices on silicon
JP7384580B2 (ja) * 2019-06-24 2023-11-21 住友化学株式会社 Ｉｉｉ族窒化物積層体
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
CN112154544B (zh) * 2019-12-20 2024-03-15 电子科技大学 一种柔性微波功率晶体管及其制备方法
CN113224154B (zh) * 2020-02-06 2023-08-08 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN111902945B (zh) * 2020-06-04 2022-05-20 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
US11387356B2 (en) * 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same
US11742390B2 (en) * 2020-10-30 2023-08-29 Texas Instruments Incorporated Electronic device with gallium nitride transistors and method of making same
CN112531015B (zh) * 2020-12-02 2023-09-22 北京大学东莞光电研究院 低损耗氮化镓射频材料外延结构及制备方法
TWI769034B (zh) * 2021-07-30 2022-06-21 合晶科技股份有限公司 化合物半導體晶圓

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012227220A (ja) * 2011-04-15 2012-11-15 Sanken Electric Co Ltd 半導体装置
JP2014072225A (ja) * 2012-09-27 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
US8482035B2 (en) * 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
US7547925B2 (en) * 2005-11-14 2009-06-16 Palo Alto Research Center Incorporated Superlattice strain relief layer for semiconductor devices
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP4677499B2 (ja) 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
WO2011036775A1 (ja) * 2009-09-25 2011-03-31 株式会社 東芝 不揮発性半導体メモリ
US8847203B2 (en) * 2009-11-04 2014-09-30 Dowa Electronics Materials Co, Ltd. Group III nitride epitaxial laminate substrate
US8698127B2 (en) * 2010-01-08 2014-04-15 Sensor Electronic Technology, Inc. Superlattice structure and method for making the same
WO2011122322A1 (ja) * 2010-03-31 2011-10-06 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5706102B2 (ja) * 2010-05-07 2015-04-22 ローム株式会社 窒化物半導体素子
US8710511B2 (en) * 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP5950643B2 (ja) 2012-03-19 2016-07-13 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
KR20150011238A (ko) * 2013-07-22 2015-01-30 삼성전자주식회사 질화물계 반도체 장치
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012227220A (ja) * 2011-04-15 2012-11-15 Sanken Electric Co Ltd 半導体装置
JP2014072225A (ja) * 2012-09-27 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20160240679A1 (en) 2016-08-18
KR20160099460A (ko) 2016-08-22
US10109736B2 (en) 2018-10-23

Similar Documents

Publication Publication Date Title
KR101772290B1 (ko) 질화갈륨 트랜지스터에 대한 초격자 버퍼 구조물
KR101763029B1 (ko) Ⅲ-ⅴ계 디바이스를 위한 저손상 패시배이션층
KR101124937B1 (ko) 질화물계 트랜지스터를 위한 캡층 및/또는 패시베이션층,트랜지스터 구조 및 그 제조방법
JP4530171B2 (ja) 半導体装置
US9660066B2 (en) High electron mobility transistor
US9401403B2 (en) Nitride semiconductor structure
US8653561B2 (en) III-nitride semiconductor electronic device, and method of fabricating III-nitride semiconductor electronic device
KR102573938B1 (ko) 화합물 반도체 기판
US8330187B2 (en) GaN-based field effect transistor
US20120299060A1 (en) Nitride semiconductor device and manufacturing method thereof
JP5841417B2 (ja) 窒化物半導体ダイオード
US20130240901A1 (en) Nitride semiconductor device
CN108198855B (zh) 半导体元件、半导体基底及其形成方法
JP2005158889A (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
CN110875387B (zh) 半导体器件和用于形成半导体器件的方法
WO2009081584A1 (ja) 半導体装置
US8405067B2 (en) Nitride semiconductor element
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
JP5064808B2 (ja) 半導体電子デバイス
US8283700B2 (en) Field effect transistor and manufacturing method thereof
JP2015070091A (ja) Ｉｉｉ族窒化物半導体基板
KR101972045B1 (ko) 헤테로 구조 반도체 소자
US20150137179A1 (en) Power device
US20140008615A1 (en) Semiconductor device
JP2014110320A (ja) ヘテロ接合電界効果トランジスタ及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant