TWI769034B

TWI769034B - 化合物半導體晶圓

Info

Publication number: TWI769034B
Application number: TW110128073A
Authority: TW
Inventors: 曾頎堯; 吳建毅
Original assignee: 合晶科技股份有限公司
Priority date: 2021-07-30
Filing date: 2021-07-30
Publication date: 2022-06-21
Also published as: TW202306161A

Abstract

化合物半導體晶圓，包括一支撐基板、一接合介電層，位於該支撐基板上、一元件層，位於該接合介電層上、一應力釋放層，位於該接合介電層與該元件層之間並且直接接觸該接合介電層以及該元件層。該應力釋放層包括複數個多晶矽層及至少一中介絕緣層。

Description

化合物半導體晶圓

本發明係關於一種用於製造各種裝置(包括光電子及電子裝置，例如發光二極體(LED)、雷射二極體(LD)、光探測器及電晶體)之半導體晶圓。更特定言之，本發明係關於一種包括應力釋放層之化合物半導體晶圓。

三五族(group III-V)化合物半導體(例如氮化鎵(GaN)系列化合物半導體)由於具有大導通電流、低導通電阻值、高切換速度、耐高壓電流、高鍵結力與熱穩定性之特性，已逐漸取代矽基電晶體，廣泛應用在功率轉換器、低雜訊放大器、射頻(RF)或毫米波(MMW)等技術領域中。

塊材矽(bulk silicon)或單晶矽基板在價格成本上有競爭優勢，因此將氮化鎵層生長在矽基板上的設計方案正在蓬勃地研究與發展。然而，氮化鎵與單晶矽在先天上的晶格常數與熱膨脹係數等性質差異過大，如此將氮化鎵直接成長在矽基板上的異質磊晶方式會造成過大的晶格失配(約17%)及熱膨脹係數失配(約54%)，磊晶成長期間會產生很大的拉應力，造成高密度的螺旋錯位，導致晶圓翹曲(warpage)甚至產生裂紋(crack)，造成後續對準失焦及良率損失。

有鑑於上述問題，本發明提供一化合物半導體晶圓，藉由在支撐基板及元件層之間設置包括多晶(polycrystalline)結構的應力釋放層，可減少元件層之異質磊晶疊層造成之應力所導致的晶圓翹曲或裂紋問題。

根據本發明一實施例提供的一種化合物半導體晶圓，包括一支撐基板；一接合介電層，位於該支撐基板上；一元件層，位於該接合介電層上；以及一應力釋放層，位於該接合介電層與該元件層之間並且直接接觸該元件層及該接合介電層，其中該應力釋放層包括複數個多晶矽層及至少一中介絕緣層。

100:單晶半導體基板

101:單晶半導體層

102:應力釋放層

103:磊晶疊層

104:成核層

106:漸變緩衝層

108:高阻值層

110:通道層

112:電子提供層

114:覆蓋層

120:元件層

200:支撐基板

202:接合介電層

100a:正面

100b:背面

102a:多晶矽層

102b:中介絕緣層

102c:絕緣圖案

200a:正面

200b:背面

P1:薄化製程

T1:厚度

第1圖至第4圖為本發明第一實施例之化合物半導體晶圓的製作方法步驟剖面示意圖。

第5圖和第6圖為本發明第二實施例之化合物半導體晶圓的製作方法步驟剖面示意圖。

第7圖和第8圖為本發明第三實施例之化合物半導體晶圓的製作方法步驟剖面示意圖。

第9圖所繪示為根據本發明一些實施例之應力釋放層的絕緣圖案的俯視平面示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。為了清楚起見，圖式中的各特徵可能未必按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，將數個不同實施例中的特徵進行替換、重組、混合以完成其他實施例。

第1圖至第4圖為本發明第一實施例之化合物半導體晶圓的製作方法步驟剖面示意圖。請參考第1圖，首先提供一單晶半導體基板100，其包括相對的正面100a以及背面100b。單晶半導體基板100可以是單晶矽(Si)、碳化矽(SiC)、氧化鋁(Al₂O₃，也稱為藍寶石)、氮化鋁(AlN)、氧化鎵(GaO)、氮化鎵(GaN)或其他適合的單晶半導體材料構成之晶圓。在一些實施例中，單晶半導體基板100可為重摻雜單晶矽晶圓。

接著，可進行化學氣相沉積(CVD)製程，於單晶半導體基板100的正面100a上形成具有多晶結構的應力釋放層102。根據本發明一實施例，應力釋放層102包括多晶矽(polysilicon)。可利用離子佈值(ion implantation)製程將低劑量的磷(p)、碲(Te)或其他合適種類的摻雜植入至應力釋放層102，然後進行熱驅入(thermal diffusion)使摻雜均勻擴散，以調整應力釋放層102整體的電阻值，且可提高應力釋放層102釋放殘留應力的效果。在其他實施例中，也可不對應力釋放層102進行摻雜。換言之，本實施例之應力釋放層102可以包括含摻雜多晶矽(doped polysilicon)或未摻雜多晶矽(un-doped polysilicon)。

應力釋放層102的多晶結構可幫助釋放/緩衝後續形成之異質磊晶疊層(如第4圖的磊晶疊層103)造成的應力，也可阻擋感應電流路徑，降低元件高頻操作時的諧波失真(harmonic distortion)和訊號串擾(cross-talk)問題。為了獲得較佳的應力釋放/緩衝以及阻擋漏電流的效果，應力釋放層102的厚度T1較佳控制在0.1~10um之間，且多晶矽的晶粒尺寸(grain size)較佳控制在0.5~1um之間。已知多晶矽的晶例尺寸不僅受到CVD製程溫度影響，也會在後續的任何高溫或熱處理製程中再結晶而發生變化。為了達到上述晶粒尺寸的要求，多晶矽的CVD製程溫度較佳控制在攝氏550度至650度之間(最佳條件為攝氏620度)，以製作出晶粒尺寸較小(例如介於0.03~0.3um之間)的多晶矽層。藉此，即使在後續的高溫製程(例如摻雜熱驅入或磊晶製程)發生再結晶，仍可獲得晶粒尺寸介於0.5~1um範圍內的多晶矽。

請參考第2圖。接著提供一支撐基板200，包括相對的正面200a和背面200b。支撐基板200可以是單晶矽、碳化矽、氧化鋁(藍寶石)、氮化鋁、氧化鎵、氮化鎵或其他適合的單晶半導體材料構成之晶圓。根據本發明一實施例，支撐基板200可為重摻雜單晶矽晶圓。接著，可利用氧化或沉積製程在支撐基板200的正面200a、背面200b和側壁上形成一接合介電層202，然後利用直接接合(direct bonding)技術，使單晶半導體基板100上的應力釋放層102和支撐基板200正面200a上的接合介電層202接觸並形成鍵結，從而將單晶半導體基板100以正面100a朝向支撐基板200的方位接合在支撐基板200上。

接合介電層202的材料可包括氧化矽(SiO₂)、氮化矽(SiN)或氧化鋁(Al₂O₃)，但不限於此。根據本發明一實施例，接合介電層202包括氧化矽，厚度可介於0.05~5um之間。

請參考第3圖。接著，對單晶半導體基板100的背面100b進行薄化製程P1，以將單晶半導體基板100減薄至一預定厚度，獲得單晶半導體層101。薄化製程P1可包括研磨(grinding)、化學機械研磨(CMP)、及/或蝕刻製程，但不限於此。單晶半導體層101的厚度可介於0.1~10um之間，但不限於此。

請參考第4圖。接著，利用異質磊晶成長(heteroepitaxy growth)技術，例如有機金屬化學氣相沉積(MOCVD)製程，於單晶半導體層101上形成一磊晶疊層103。磊晶疊層103主要包括三五族(group III-V)半導體化合物，由下而上依序可包括成核層104、漸變緩衝層106、高阻值層108、通道層110、電子提供層(或稱為勢壘層)112，以及覆蓋層114。本發明將位於應力釋放層102上的單晶半導體層101及磊晶疊層103總稱為元件層120，其中磊晶疊層103為後續製作半導體元件的主要區域。

根據本發明一實施例，成核層104可包括氮化鋁(AlN)，厚度可介於30~200nm之間。漸變緩衝層106可包括含有碳(C)、鐵(Fe)及/或鎂(Mg)等摻雜之P型氮化鋁鎵(p-type Al_xGa_1-xN,0<x<1)，並且可再細分成多個子層(sub layer)，各子層厚度可介於50~1000nm之間，且鋁成分比例(x)由下子層(較接近成核層104)往上子層(較遠離成核層104)逐漸降低，相對地鎵成分比例(1-x)由下子層往上子層逐漸提高。高阻值層108可包括含有碳(C)、鐵(Fe)及/或鎂(Mg)等摻雜之P型氮化鋁鎵(p-type Al_yGa_1-yN,0<y<1)，厚度可介於1600~2300nm之間，且鋁成分比例(y)小於漸變緩衝層106最上層之鋁成分比例(x)。通道層110包括本質氮化鎵(intrinsic GaN)，厚度可介於0.2~1000nm之間。電子提供層112可包括氮化鋁鎵(Al_nGa_1-nN,0<n<1)，厚度可介於10~30。覆蓋層114可包括含有碳(C)、鐵(Fe)及/或鎂(Mg)等摻雜之P型氮化鋁鎵(p-type Al_zGa_1-zN,0<z<1)或P型氮化鎵(p-type GaN)，厚度可介於10~150nm。應理解，以上磊晶疊層103的各層材料及厚度僅為舉例，可依實際應用需求調整。

習知技術中，由於磊晶疊層103與單晶半導體層101(例如單晶矽)之間存在晶格常數(lattice constant)與熱膨脹係數(thermal expansion coefficient)差異，因此磊晶成長過程中常發生應力累積導致的晶圓翹曲(warpage)或裂紋問題，造成良率損失。本發明特別在單晶半導體層101與支撐基板200之間形成包括多晶結構的應力釋放層102，利用晶界來釋放累積的應力，可有效減少晶圓翹曲或裂紋的問題。

下文將針對本發明的不同實施例進行說明。為簡化說明，以下說明主要描述各實施例不同之處，而不再對相同之處作重覆贅述。各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。

第5圖和第6圖為本發明第二實施例之化合物半導體晶圓的製作方法步驟剖面示意圖。如第5圖所示，可在單晶半導體基板100的正面100a上交替地沉積多晶矽層以及絕緣層，獲得由交替層疊的複數個多晶矽層102a及至少一中介絕緣層102b構成的應力釋放層102。如第5圖所示，各層多晶矽層102a之間被中介絕緣層102b區隔開，不直接接觸。如前文所述，多晶矽層102a可為含摻雜多晶矽或未摻雜多晶矽。

接著，如第6圖所示，利用直接接合技術，使單晶半導體基板100上的應力釋放層102和支撐基板200正面200a上的接合介電層202接觸並形成鍵結，從而將單晶半導體基板100以正面100a朝向支撐基板200的方位接合在支撐基板200上，再對單晶半導體基板100背面進行薄化，獲得單晶半導體層101。後續，進行磊晶成長製程，於單晶半導體層101上形成磊晶疊層103。

需特別說明的是，雖然本實施例的應力釋放層102之頂層(第5圖之最上層)為一多晶矽層102a並且以多晶矽層102a和接合介電層202進行接合，應理解在其他實施例中，可選擇使應力釋放層102之頂層為一中介絕緣層102b，並且以中介絕緣層102b和接合介電層202進行接合。

第5圖和第6圖所示實施例中，多晶矽層102a和中介絕緣層102b各層之厚度可介於0.025~2.5um之間，多晶矽層102a和中介絕緣層102b的對數可為1~20對，並且整體的厚度T1較佳控制在0.1~10um之間。如前文所述，可通過控制多晶矽層102a之沉積製程溫度而將各多晶矽層102a之晶粒尺寸控制在0.5~1um範圍內以獲得較佳的應力釋放及阻擋漏電流的效果。此外，多晶矽層102a可選擇包括摻雜或不包括摻雜。

中介絕緣層102b的材料可包括氧化矽(SiO₂)、氮化矽(SiN)、氮氧化矽(SiON)、液晶高分子(LCP)、聚醯亞胺(PI)、聚對苯二甲酸丁二酯(PBT)、聚氧二甲苯(PPO)、聚苯硫醚(PPS)、聚四氟乙烯(PTFE)、聚醚酮(PEEK)、聚芳香酯(PAR)的其中至少一者。中介絕緣層102b較佳具有低介電常數、高化學穩定性、耐高溫、高強度機械性能、高導熱性(thermal conductivity)等特性，以降低其寄生電容對元件訊號的干擾而造成的損耗，同時達到散熱、提高化合物半導體晶圓之抗應變能力的目的。根據本發明一較佳實施例，中介絕緣層102b可包括氮化矽(SiN)。

第7圖和第8圖為本發明第三實施例之化合物半導體晶圓的製作方法步驟剖面示意圖。如第7圖(A)所示，可在單晶半導體基板100的正面100a上形成一多晶矽層102a。然後如第7圖(B)所示，於多晶矽層102a上形成一層中介絕緣層(例如第5圖的中介絕緣層102b)，再進行圖案化製程(例如微影暨蝕刻製程)來圖案化中介絕緣層，獲得複數個彼此分離的絕緣圖案102c。

絕緣圖案102c的材料可選自如前文所述適用於中介絕緣層102b的材料，在此不再重述。根據本發明一較佳實施例，絕緣圖案102c可包括氮化矽(SiN)。

接著，如第7圖(C)所示，再形成一多晶矽層102a完全覆蓋絕緣圖案102c並填滿絕緣圖案102c之間的間隙。可對多晶矽層102a表面進行研磨以平坦化表面。本實施例中，相鄰之多晶矽層102a會直接接觸。

如第8圖所示，可重複第7圖(B)和第7圖(C)的步驟，獲得包括複數個多晶矽層102a及位於多晶矽層102a之間的複數個絕緣圖案102c的應力釋放層102。在一些實施例中，絕緣圖案102c沿著層疊方向交錯排列並且部分重疊。接著，利用直接接合技術，使單晶半導體基板100上的應力釋放層102和支撐基板200正面200a上的接合介電層202接觸並形成鍵結，從而將單晶半導體基板100以正面100a朝向支撐基板200的方位接合在支撐基板200上，再對單晶半導體基板100背面進行薄化，獲得單晶半導體層101。後續，進行磊晶成長製程，於單晶半導體層101上形成磊晶疊層103。

請參考第9圖，繪示了第7圖(B)之絕緣圖案102c的一些俯視平面示意圖。絕緣圖案102c的形狀可依設計需求調整，例如第9圖(A)所示為圓形，或如第9圖(B)所示為正四邊形，或如第9圖(C)所示為正六邊形，或第9圖(D)所示為正三角形，或如第9圖(E)所示為正五邊型。可調整各絕緣圖案102c的尺寸，使其在俯視平面示意圖中的總面積覆蓋其下方之多晶矽層102a的面積的45%至74%之間。換言之，在俯視平面示意圖中，絕緣圖案102c的圖案密度可介於45%至74%之間。相較於第5圖和第6圖實施例之整層未被圖案化的中介絕緣層102b，本實施例將絕緣層圖案化而形成絕緣圖案102c，可幫助成長出品質較佳的多晶矽薄膜。特別當絕緣圖案102c為正六邊形時，可獲得較佳的堆疊密合度，並且可使應力釋放層102整體受力較平均。應理解，第9圖示出的絕緣圖案102c的數量僅為舉例，並不用於限制本發明。

綜合以上，本發明提供之化合物半導體晶圓，藉由在支撐基板及元件層之間設置包括多晶結構的應力釋放層，可減少由於元件層之磊晶疊層與單晶半導體層之間的晶格常數與熱膨脹係數差異而產生的應力所導致的晶圓翹曲(warpage)或裂紋(crack)問題。在一些實施例中，本發明之化合物半導體晶圓的應力釋放層還可包括位於多晶矽層之間的中介絕緣層或絕緣圖案，當中介絕緣層或絕緣圖案選用具有低介電常數、高化學穩定性、耐高溫、高強度機械性能、高導熱性(thermal conductivity)等特性的絕緣材料時，可降低寄生電容對元件訊號的干擾而造成的損耗，並同時達到散熱、提高化合物半導體晶圓之抗應變能力的目的。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。