KR20110099546A - 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR20110099546A
KR20110099546A KR1020100018631A KR20100018631A KR20110099546A KR 20110099546 A KR20110099546 A KR 20110099546A KR 1020100018631 A KR1020100018631 A KR 1020100018631A KR 20100018631 A KR20100018631 A KR 20100018631A KR 20110099546 A KR20110099546 A KR 20110099546A
Authority
KR
South Korea
Prior art keywords
material layer
gate electrode
electrode
hemt
contact
Prior art date
Application number
KR1020100018631A
Other languages
English (en)
Other versions
KR101774933B1 (ko
Inventor
황인준
김종섭
최혁순
홍기하
신재광
오재준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100018631A priority Critical patent/KR101774933B1/ko
Priority to US12/929,492 priority patent/US9660048B2/en
Priority to EP11156472.0A priority patent/EP2363890B1/en
Priority to CN201110051882.0A priority patent/CN102194867B/zh
Priority to JP2011045430A priority patent/JP2011181934A/ja
Publication of KR20110099546A publication Critical patent/KR20110099546A/ko
Application granted granted Critical
Publication of KR101774933B1 publication Critical patent/KR101774933B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

듀얼 디플리션(dual depletion)을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 HEMT(High Electron Mobility Transistor)는 서로 다른 분극율을 갖는 복수의 반도체층을 포함하고, 소스전극과 드레인 전극 사이에 듀얼 디플리션 영역이 존재한다. 분극률이 작은 반도체층은 2DEG(Dimensional Electron Gas)와 2DHG(Dimensional Hole Gas)를 포함한다. 상기 반도체층은 상부 물질층, 중간 물질층, 하부 물질층을 포함하며, 상기 중간 물질층의 분극율은 상기 상부 물질층 및 상기 하부 물질층의 분극율과 다르다.

Description

듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법{High Electron Mobility Transistor representing dual depletion and method of manufacturing the same}
본 발명의 일 실시예는 전력소자에 관한 것으로써, 보다 자세하게는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT) 및 그 제조 방법에 관한 것이다.
HEMT는 밴드갭(band gap)이 다른 반도체들을 포함한다. HEMT에서 밴드갭이 다른 반도체들은 접합되어 있다. HEMT에서 밴드갭이 큰 반도체는 도너역할을 한다. 이러한 밴드갭이 큰 반도체에 의해 밴드갭이 작은 반도체에 2DEG(2-dimensional electron gas)가 형성된다. HEMT에서 2DEG는 채널로 이용될 수 있다. 결과적으로 HEMT에서 채널은 도너와 공간적으로 분리되기 때문에, 전자 캐리어는 고이동도를 가질 수 있다. HEMT는 이종접합구조를 갖기 때문에, HFET(Hetero-junction Field Effect Transistor)로도 불리운다.
HEMT는 전자 캐리어의 이동도를 높이는데 사용될 수 있을 뿐만 아니라 전력소자의 하나로써 고내압 트랜지스터로도 사용될 수도 있다. HEMT는 넓은 밴드갭(wide band gap)을 갖는 반도체, 예컨대 화합물 반도체를 포함한다. 따라서 HEMT는 높은 파괴전압을 가질 수 있다.
2DEG는 밴드갭이 큰 물질에 n-doping 하는 방법이나 분극을 갖는 물질을 사용하는 방법으로 형성할 수 있다.
반도체 소자에서 디플리션(depletion)에 의한 공간전하가 발생되고, 그 결과전기장이 게이트에 집중된다. HEMT도 이와 유사하게 오프 동작시 게이트와 드레인 사이의 2DEG가 제거되면서 공간전하가 남게 되고, 이러한 공간전하에 의해 전기장이 게이트에 집중된다. 전기장의 게이트 집중에 의해 HEMT의 절연 파괴전압이 낮아질 수 있다.
본 발명의 일 실시예는 게이트의 전기장 집중을 방지할 수 있고, 균일한 전기장 분포를 얻을 수 있는 HEMT를 제공한다.
본 발명의 일 실시예는 이러한 HEMT의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 HEMT는 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 서로 다른 분극률을 갖는 복수의 반도체층을 포함하며, 상기 소스 전극과 상기 드레인 전극 사이에 듀얼 디플리션(dual depletion) 영역이 존재한다.
상기 복수의 반도체층 중 분극률이 작은 반도체층은 2DEG(2-Dimensional Electron Gas)와 2DHG(2-Dimensional Hole Gas)를 포함할 수 있다.
상기 분극률이 다른 복수의 반도체층은 상부 물질층, 중간 물질층, 하부 물질층을 포함하며, 상기 중간 물질층의 분극율이 상기 상부 물질층 및 상기 하부 물질층의 분극율과 다를 수 있다.
상기 하부 물질층이 2DEG 채널을, 상기 상부 물질층이 2DHG 채널을 포함할 수 있다.
상기 상부 물질층이 2DEG 채널을, 상기 하부 물질층이 2DHG 채널을 포함할 수 있다.
상기 중간 물질층의 상기 상부 물질층과의 계면에 2DEG 채널을, 상기 중간 물질층의 하부 물질층과의 계면에 2DHG 채널을 포함할 수 있다.
상기 중간 물질층의 상기 하부 물질층과의 계면에 2DEG 채널을, 상기 중간 물질층의 상기 상부 물질층과의 계면에 2DHG 채널을 포함할 수 있다.
상기 중간 물질층은 단일 물질층 혹은 복수 물질층일 수 있다.
본 발명의 다른 실시예에 의한 HEMT는 하부 물질층, 상기 하부 물질층 상에 형성된 중간 물질층, 상기 중간 물질층에 접촉된 상부 물질층 및 드레인 전극, 상기 중간 물질층과 상기 상부 물질층 중 적어도 하나와 접촉된 게이트 전극 및 상기 게이트 전극과 이격되고 상기 중간 물질층 또는 상기 상부 물질층과 접촉된 소스전극을 포함하고, 상기 중간 물질층의 분극율은 상기 상부 및 하부 물질층의 분극율과 다르고, 상기 게이트 전극과 상기 드레인 전극 사이에 듀얼 디플리션 영역이 존재한다.
상기 게이트 전극과 상기 소스 전극은 상기 상부 물질층 상에 구비될 수 있다.
상기 게이트 전극과 상기 소스 전극은 상기 중간 물질층 상에 구비되어 있고,상기 게이트 전극의 측면은 상기 상부 물질층과 접촉될 수 있다.
상기 게이트 전극과 상기 상부 물질층은 오믹접촉되고, 상기 게이트 전극과 상기 중간 물질층은 쇼트키 접촉될 수 있다.
상기 게이트 전극은 제1 및 제2 게이트 전극을 포함할 수 있다.
상기 드레인 전극은 상기 하부 물질층의 측면과 접촉될 수 있다.
상기 제1 게이트 전극은 상기 상부 물질층과 오믹접촉되고, 상기 제2 게이트 전극은 상기 제1 게이트 전극 및 상기 상부 물질층과 접촉되면서 상기 중간 물질층과는 쇼트키 접촉될 수 있다.
상기 하부 물질층은 2DEG 채널을 포함할 수 있다.
상기 상부 물질층은 2DHG 채널을 포함할 수 있다.
상기 상부 물질층 및 상기 드레인 전극은 상기 중간 물질층 상에서 이격되어 있다.
본 발명의 다른 실시예에 의한 HEMT는 하부 물질층, 상기 하부 물질층 상에 형성된 중간 물질층, 상기 중간 물질층 상에 형성된 상부 물질층, 상기 상부 물질층 상에 서로 이격된 게이트 전극 및 드레인 전극 및 상기 상부 물질층과 상기 중간 물질층 중 적어도 하나와 접촉된 소스전극을 포함하고, 상기 중간 물질층의 분극율은 상기 상부 및 하부 물질층의 분극율과 다르고, 상기 게이트 전극과 상기 드레인 전극 사이에 상기 중간 물질층에 듀얼 디플리션 영역이 존재한다.
상기 중간 물질층은 2DEG 채널과 2DHG 채널을 포함할 수 있다.
상기 소스전극은 상기 게이트 전극 및 상기 드레인 전극과 상기 상부 물질층 상에 구비될 수 있다.
상기 소스전극은 상기 2DHG 채널과 직접 접촉되고, 동시에 상기 상부 물질층의 측면과 접촉될 수 있다.
본 발명의 일 실시예에 의한 HEMT는 듀얼 디플리션을 이용하여 게이트와 드레인 사이의 공간 영역을 전하적으로 중성(neutrality) 영역이 되게 한다. 이에 따라 HEMT의 게이트에 전기장이 집중되는 것을 방지할 수 있고, 게이트와 드레인 사이의 전기장 분포는 균일하게 된다. 이러한 결과로, 절연파괴 전압이 크게 증가될 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 의한 HEMT의 기본원리를 설명하는 단면도들이다.
도 4는 본 발명의 일 실시예에 의한 HEMT와 종래의 HEMT의 전기장 분포 특성을 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 의한 HEMT를 나타낸 단면도이다.
도 6은 도 5에서 상부 물질층과 드레인 전극이 접촉된 경우를 나타낸 단면도이다.
도 7은 도 5의 HEMT의 소스, 드레인 및 게이트 전극에 전원을 인가한 경우를 보여주는 단면도이다.
도 8은 도 5의 HEMT에서 드레인 전극의 형태를 변형한 예를 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 의한 HEMT를 나타낸 단면도이다.
도 10은 도 9의 HEMT의 소스, 드레인 및 게이트 전극에 전원을 인가한 경우를 보여주는 단면도이다.
도 11은 도 9의 HEMT에서 드레인 전극의 형태를 변형한 예를 나타낸 단면도이다.
도 12는 도 9의 HEMT에서 게이트 전극의 형태를 변형한 예를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예에 의한 HEMT를 나타낸 단면도이다.
도 14는 도 13의 HEMT의 소스, 드레인 및 게이트 전극에 전원을 인가한 경우를 보여주는 단면도이다.
도 15는 도 13의 HEMT에서 소스전극, 드레인 전극 및 게이트 전극이 모두 동일 물질층 상에 형성된 경우를 나타낸 단면도이다.
도 16 내지 도 19는 본 발명의 일 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 20 내지 도 24는 본 발명의 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
도 25 내지 도 29는 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 HEMT와 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
본 발명의 일 실시예에 의한 HEMT에서 2DEG는 분극을 갖는 물질을 사용하여형성할 수 있다. 서로 다른 분극율을 갖는 반도체를 접합하면 분극에 의한 표면 전하를 상쇄시키기 위해 밴드갭이 작은 물질에 2DEG가 형성된다.
육방정계(Hexagonal) Ga(Al, In)N은 c-축을 따라서 분극을 갖는 물질인데, 성장방향이 N-face인 경우, 분극은 성장방향으로 생성되고, 성장방향이 Ga-face인 경우, 분극은 성장방향과 반대방향으로 생성된다. 또한 이종접합을 이루는 경우, 격자상수 차이에 의한 스트레인(strain)에 따라 분극율이 커질 수 있다.
이와 같은 분극을 이용할 경우, 별도의 도핑(doping)없이 2DEG 혹은 2DHG(2-dimensional hole gas)를 형성할 수 있다.
본 발명의 일 실시예에 의한 HEMT를 설명한다.
도 1 내지 도 4는 본 발명의 일 실시예에 의한 HEMT의 기본원리를 소개하기 위한 것이다.
도 1을 참조하면, 제1 및 제2 물질층(20, 22)이 적층되어 있다. 제1 및 제2 물질층(20, 22)은 분극율이 다른 반도체층일 수 있다. 예를 들면, 제1 물질층(20)은 GaN층 또는 InGaN층일 수 있다. 제2 물질층(22)은 제1 물질층(20)보다 분극율이 큰 반도체층일 수 있는데, 예를 들면 AlGaN층일 수 있다. 이와 같은 분극율의 차이에 따라 제2 물질층(22)에 분극(P1)이 존재한다. 편의 상, 분극(P1)은 한 곳에만 표시하였으며 상대적으로 낮은 분극율을 갖는 제1 물질층(20)의 분극은 표시를 생략하였다. 제2 물질층(22) 내에 존재하는 전하(+, -)는 분극(P1)에 따른 전하이다. 제2 물질층(22)의 분극(P1)에 따라 제1 물질층(20)의 제2 물질층(22)과 접하는 계면에 음전하(-)가 나타난다. 상기 계면에 나타나는 음전하(-)는 2DEG이다. 제2 물질층(22)의 제1 물질층(20)과 접촉되는 면의 반대면, 곧 제2 물질층(22)의 상부면에는 분극(P1)에 따라 양전하(+)가 나타난다. 제2 물질층(22)의 상부면에 나타나는 양전하(+)는 이동할 수 없는 표면 전하(immobile surface charge)(이하, 양의 부동전하)이다. 이러한 제2 물질층(22)의 상부면에 나타나는 양의 부동전하를 이동전하(mobile charge)가 되게 하여 HEMT의 고내압 특성을 높일 수 있다.
이를 위해, 도 2에 도시한 바와 같이 제2 물질층(22) 상에 제3 물질층(24)을 구비한다. 제3 물질층(24)은 제2 물질층(22)과 분극율이 다른 반도체층으로써, 예를 들면 제2 물질층(22)보다 분극율이 작은 GaN층 또는 InGaN층일 수 있다. 제3 물질층(24)은 제1 물질층(20)과 동일한 물질일 수 있으나, 동일한 물질로 한정되지 않는다. 제1 내지 제3 물질층(20, 22, 24)은 III-V 족 화합물 반도체층일 수 있다.
도 2를 참조하면, 제3 물질층(24)의 제2 물질층(22)과 접하는 계면에 양전하(+)가 나타난다. 제3 물질층(24)의 상기 계면에 나타나는 양전하(+)는 자유 홀(hole) 가스로써, 2DEG의 전자처럼 이동될 수 있는 전하(mobile charge)이다. 제3 물질층(24)의 상기 계면에 나타나는 양전하(+)는 2DEG와 반대되는 개념으로 2차원 홀 가스(2-Dimension Hole Gas)(2DHG)라 할 수 있다. 제1 물질층(20)의 2DEG가 n채널로 사용될 수 있는 반면, 제3 물질층(24)의 2DHG는 p채널로 사용될 수 있다.
도 3에 도시한 바와 같이, 제1 물질층(20)에 양전압이 인가되고, 제3 물질층(24)에 2DHG를 이동시키기 위한 전압을 인가하면, 제1 물질층(20)으로부터 2DEG의 일부가 제거되고, 제3 물질층(24)으로부터 2DHG의 일부가 제거된다. 이렇게 해서, 제1 내지 제3 물질층(20, 22, 24)에 전하적으로 중성인 영역(A1)이 형성될 수 있다. 이와 같이 두 물질층의 2DEG와 2DHG가 제거되어 전하적으로 중성인 영역(A1)이 형성되었을 때, 듀얼 디플리션(dual dep[letion)에 의하여 전하적으로 중성인 영역(A1)이 형성되었다고 할 수 있다. 영역(A1)에서 순 전하(net charge)는 0이 된다. 따라서 이 영역(A1)이 HEMT의 게이트와 드레인 사이에 존재하면, HEMT의 고내압 특성은 증가되어 HEMT의 절연파괴 전압이 증가될 수 있다. 또한, 기존의 필드 플레이트와 같은 보조 수단이 없어도 전기장이 게이트에 집중되는 것을 방지할 수 있고, 게이트와 드레인 사이의 전기장 분포를 피크없이 균일하게 유지할 수 있다.
이러한 사실은 도 4에서 알 수 있다.
도 4는 도 3에 개념적으로 예시한 HEMT와 종래의 듀얼 디플리션이 적용되지 않은 HEMT의 전기장 특성을 보여준다.
도 4에서 가로축은 게이트로부터 측정된 거리를 나타내고, 세로축은 전기장를 나타낸다. 도 4에서 제1 그래프(G1)는 종래의 HEMT의 전기장 특성을 나타내고, 제2 그래프(G2)는 도 3에 예시한 제1 내지 제3 물질층(20, 22, 24)을 포함하는 HEMT의 전기장 특성을 나타낸다. 제1 및 제2 그래프(G1, G2)를 참조하면, 종래의 HEMT의 경우, 게이트에 가까워지면서 전기장이 브레이크 다운 전기장(Eb.d.) 이상이 되는 반면, 도 3의 HEMT의 경우, 어느 거리에서나 전기장이 브레이크 다운 전기장(Eb.d.)보다 낮고, 거리에 따라 전기장의 분포도 일정하여 게이트에 가까워지더라도 전기장이 게이트에 집중되는 결과는 나타나지 않는다.
도 5는 도 1 내지 도 3을 참조하여 설명한 기본 개념을 적용한, 본 발명의 일 실시예에 의한 HEMT를 보여준다.
도 5를 참조하면, 제1 물질층(20) 상에 제2 물질층(22)이 존재한다. 제1 및 제2 물질층(20, 22)은 도 1 내지 도 3에서 설명한 바와 같을 수 있다. 제1 물질층(20)은 기판(미도시) 상에 형성된 것일 수 있다. 이때, 상기 기판과 제1 물질층(20) 사이에는 버퍼층이 더 구비될 수도 있다. 상기 기판은, 예를 들면 실리콘, 실리콘 카바이드 기판 또는 사파이어 기판일 수 있다. 제2 물질층(22) 상에 제4물질층(26)이 존재한다. 제4 물질층(26)은 도 2와 도 3에서 설명한 제3 물질층(24)과 동일할 수 있다. 따라서 제4 물질층(26)은 제2 물질층(22)과의 계면에 2DHG를 가지며, p채널 역할을 할 수 있다.
제4 물질층(26)은 제2 물질층(22)의 일부 영역 상에만 구비되어 있다. 제4 물질층(26) 상에 소스 전극(28)과 게이트 전극(30)이 이격되게 구비되어 있다. 드레인 전극(32)은 제4 물질층(26)과 이격되어 제2 물질층(22) 상에 존재한다.
한편, 도 6에 도시한 바와 같이 제2 물질층(22) 상에서 제4 물질층(26)과 드레인 전극(32)은 접촉될 수도 있다.
계속해서, 도 5를 참조하면, 소스전극(28)과 드레인 전극(32)은 동일한 물질 또는 다른 물질로 형성할 수 있다. 예컨대, 소스 전극(28)과 드레인 전극(32)의 재질은 Ti, Al, W, WSi 등을 사용할 수 있다. 소스 전극(28)은 제4 물질층(26)과 오믹 접촉되고, 드레인 전극(32)은 제2 물질층(22)과 오믹 접촉된다. 따라서 제2 및 제4 물질층(22, 26)과 오믹 접촉을 이룰 수 있는 전도성 물질이면, 소스전극(28)과 드레인 전극(32)의 재료로 사용될 수 있다. 게이트 전극(30)은 제4 물질층(26)과 쇼트키 접촉을 이룬다. 게이트 전극(30)은, 예를 들면 Ni, Pt로 형성된 전극일 수 있다. 게이트(34), 소스전극(28) 및 드레인 전극(32)은 단층 또는 복층일 수 있다.
도 7은 도 5의 HEMT에 듀얼 디플리션 영역을 형성하는 과정을 보여준다.
도 7을 참조하면, 소스전극과 게이트 전극(28, 30)에 제1 전원(S1)을, 드레인 전극(32)에 제2 전원(S2)을 도면에 도시한 바와 같이 인가한다. 이에 따라 드레인 전극(32)을 통해서 제1 물질층(20)의 게이트 전극(30)과 드레인 전극(32) 사이의 2DEG가 제거된다. 그리고 소스 전극(28)을 통해서 제4 물질층(26)의 게이트 전극(30)과 드레인 전극(32) 사이의 2DHG가 제거된다. 이렇게 해서, 게이트 전극(30)과 드레인 전극(32) 사이의 제1 및 제2 물질층(20, 22)과 제4 물질층(26)을 포함하는 공간에 순 전하가 0인 듀얼 디플리션 영역(A2)이 만들어진다.
도 8은 도 5의 소스 전극(28) 및 드레인 전극(32)을 변형한 예를 보여준다.
도 8을 참조하면, 제1 물질층(20)은 옆으로 확장된 제1 및 제2 부분(20a, 20b)을 갖고 있다. 소스 전극(29)은 제1 및 제2 소스 전극(29a, 29b)을 포함한다. 제1 소스 전극(29a)은 제2 소스 전극(29b) 상에 구비될 수 있다. 제1 소스 전극(29a)은 제4 물질층(26)의 상부면 및 측면과 접촉되고, 제2 물질층(22)의 측면 일부와 접촉된다. 제1 소스 전극(29a)은 제4 물질층(26)과 오믹접촉된다. 제2 소스 전극(29b)은 제1 물질층(20)의 확장된 제2 부분(20b) 상에 형성되어 있고, 제2 물질층(22)의 측면 일부와 접촉된다. 제2 소스 전극(29b)은 제1 물질층(20)과 오믹 접촉된다. 제1 및 제2 소스 전극(29a, 29b)의 각각의 모양과 결합된 모양은 도 7에 도시된 것으로 한정되지 않는다. 제1 및 제2 소스 전극(29a, 20b)는 분리될 수 있는데, 예를 들면 제1 소스 전극(29a)은 제4 물질층(26)의 상부면에만, 제2 소스 전극(29a)은 제1 물질층(20)의 제2 부분(20b) 상에만 형성될 수 있다. 드레인 전극(32a)은 제2 물질층(22)의 측면과 접촉되면서 제1 물질층(20)의 확장된 제1 부분(20a) 상으로 확장될 수 있다.
도 8의 경우에서 제4 물질층(26)과 드레인 전극(32a)은 접촉될 수 있다.
도 9는 도 1 내지 도 3에서 설명한 발명 개념이 적용된, 본 발명의 다른 실시예에 의한 HEMT를 보여준다. 이하, 상술한 설명에서 다른 부분에 대해서만 설명하고, 앞에서 설명한 부재와 동일한 부재에 대해서는 동일한 부호를 사용한다.
도 9를 참조하면, 제2 물질층(22) 상에 소스전극(28), 드레인 전극(32), 게이트 전극(40) 및 제5 물질층(36)이 존재한다. 제5 물질층(36)은 역할과 재질이 상술한 제4 물질층(26)과 동일할 수 있다. 드레인 전극(32)은 소스전극(28), 게이트 전극(40) 및 제5 물질층(36)과 이격되어 있다. 소스전극(28)과 게이트 전극(40)은 이격되어 있다. 게이트 전극(40)의 측면은 제5 물질층(36)과 접촉되어 있다. 게이트 전극(40)의 측면은 제5 물질층(36)과 오믹접촉을 이룬다. 반면, 게이트 전극(40)의 밑면은 제2 물질층(22)과 쇼트키 접촉을 이룬다. 그러므로 제5 물질층(36)의 2DHG는 게이트 전극(40)을 통해서 제거될 수 있다.
한편, 점선으로 나타낸 바와 같이, 게이트 전극(40)은 제5 물질층(36)의 상부면으로 확장될 수도 있다.
도 10은 도 9의 HEMT의 소스전극(28), 드레인 전극(32) 및 게이트 전극(40)에 제1 및 제2 전원(S1, S2)이 인가된 것을 보여준다. 이러한 전원(S1, S2) 인가에 따라 게이트 전극(40)과 드레인 전극(32) 사이의 공간에 듀얼 디플리션 영역이 형성되는 것은 상술한 바와 같다.
도 11은 도 9의 HEMT에서 소스(28) 및 드레인 전극(32)의 변형예를 보여준다.
도 11을 참조하면, 제1 물질층(20)은 옆으로 확장된 제1 및 제2 부분(20a, 20b)을 갖고 있다. 드레인 전극(32)은 도 8의 소스(28a) 및 드레인 전극(32a)과 동일한 형태로 변형될 수 있다. 도 8 및 도 11에서 소스전극 및 드레인 전극 중 일부만 변형될 수 도 있다. 드레인 전극(42)은 제2 물질층(22)의 상부면에서 제2 물질층(22)의 한쪽 측면과 접촉되면서 제1 물질층(20)의 제1 부분(20a) 상으로 확장되어 있다. 드레인 전극(42)은 도 8의 드레인 전극(32a)과 동일한 형태일 수 있다. 소스 전극(43)은 제2 물질층(22)의 상부면에서 제2 물질층(22)의 다른 쪽 측면과 접촉되면서 제1 물질층(20)의 제2 부분(20b) 상으로 확장되어 있다.
도 11의 경우에서 드레인 전극(32)은 제4 물질층(26)과 접촉될 수 있다.
도 12는 도 9의 게이트 전극(40)의 변형예를 보여준다.
도 12를 참조하면, 제5 물질층(36)의 상부면 상에 제1 게이트 전극(40a)이 구비될 수 있다. 그리고 제2 게이트 전극(40b)이 제1 게이트 전극(40a)의 상부면에서 그 측면 및 제5 물질층(36)의 측면과 접촉되면서 소스전극(28)과 접촉되지 않는 범위내에서 제2 물질층(22) 상으로 확장될 수 있다. 이러한 변형예에서, 제1 게이트 전극(40a)은 제5 물질층(36)과 오믹 접촉을 이룬다. 반면, 제2 게이트 전극(40b)은 제2 및 제5 물질층(22, 36)과 쇼트키 접촉을 이룬다. 따라서 결과적으로는 제1 및 제2 게이트 전극(40a, 40b)과 도 8의 게이트 전극(40)은 동등한 역할을 할 수 있다.
한편, 도 12의 소스 전극(28)과 드레인 전극(32)은 각각 도 11에 도시한 바와 같은 소스 전극(43)과 드레인 전극(42)으로 변형될 수 있다.
도 13은 도 1 내지 도 3에서 설명한 발명 개념이 적용된, 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.
도 13을 참조하면, 제6 내지 제8 물질층(50, 52, 54)이 순차적으로 적층되어 있다. 제6 및 제8 물질층(50, 54)은 상술한 제2 물질층(22)과 동일할 수 있다. 곧, 제6 및 제8 물질층(50, 54)은 내부에 분극을 갖는 것으로, 주요 성분이 III-V족에 속하는 화합물 반도체층, 예를 들면 AlGaN층일 수 있다. 제7 물질층(52)은 상술한 제1 물질층(20)과 동일할 수 있다. 곧, 제7 물질층(52)은 주요 성분이 III-V족에 속하는 화합물 반도체층, 예를 들면, GaN층 또는 InGaN층일 수 있다. 이에 따라 제7 물질층(52)의 제6 물질층(50)과 접촉되는 계면에 2DHG 채널, 곧 p 채널이 형성된다. 또한, 제7 물질층(52)의 제8 물질층(54)과 접촉되는 계면에 2DEG 채널, 곧 n 채널이 형성된다. 제8 물질층(54) 상에 게이트 전극(60)과 드레인 전극(62)이 이격된 상태로 존재한다.
게이트 전극(60)은 제8 물질층(54)과 쇼트키 접촉을 이룬다. 드레인 전극(62)은 제8 물질층(54)과 오믹 접촉을 이룬다. 소스전극(58)은 제7 물질층(52)의 2DHG 채널 상에 존재하고, 2DHG 채널과 직접 접촉될 수 있다. 이러한 소스전극(58)은 제7 물질층(52)의 2DEG 채널 및 제8 물질층(54)의 측면과도 접촉되어 있다. 소스전극(58)은 제8 물질층(54)의 상부면보다 높게 돌출되어 있다. 소스전극(58)은 제7 물질층(52)과 오믹접촉을 이룬다. 드레인 전극(62)이 제7 물질층(52)의 2DEG채널과 직접 접촉되도록 구비될 수도 있다. 이를 위해 제8 물질층(54)은 제7 물질층(52)의 일부 영역 상에만 구비될 수 있다.
다음, 도 14에 도시한 바와 같이 도 13의 HEMT의 소스전극(58) 및 게이트 전극(60)에 제1 전극(S1)을 인가하고, 드레인 전극(62)에 제2 전원(S2)을 인가하면, 게이트 전극(60)과 드레인 전극(62) 사이의 제7 물질층(52)에서 2DEG는 드레인 전극(62)을 통해서, 2DHG는 소스전극(58)을 통해서 각각 제거된다. 이 결과, 게이트 전극(60)과 드레인 전극(62) 사이의 공간에 듀얼 디플리션 영역이 만들어진다.
한편, 도 13의 소스 전극(58)은 도 15의 소스전극(68)처럼 제8 물질층(54) 상에 구비될 수도 있다.
다음, 상술한 본 발명의 실시예들에 의한 HEMT의 제조방법을 도 16 내지 도 29를 참조하여 설명한다. 하기 제조방법과 관련해서는 각 도면에 전하를 표시하지 않는다. 또한, 구조를 설명하는 과정에서 설명된 부재들에 대한 설명은 생략한다.
먼저, 도 16 내지 도 19를 참조하여 본 발명의 일 실시예에 의한 HEMT의 제조방법을 설명한다.
도 16을 참조하면, 제1 물질층(20) 상에 제2 및 제4 물질층(22, 26)을 순차적으로 적층한다.
도 17을 참조하면, 제4 물질층(26)의 일부를 식각하여 제2 물질층(22)의 일부를 노출시킨다. 이어서, 통상의 사진 식각 공정을 이용하여 도 18에 도시한 바와 같이 제2 물질층(22)의 노출된 영역 상에 드레인 전극(32)과 제4 물질층(26) 상에 소스 전극(28)을 형성한다. 소스전극(28)을 형성할 때는 후속 공정에서 제4 물질층(26) 상에 게이트 전극이 형성되는 것을 감안하여 소스전극(28)이 형성될 위치를 한정한다. 소스 전극(28)과 드레인 전극(32)을 형성한 후, 오믹콘택 등을 위해 그 결과물을 열처리할 수 있다.
다음, 도 19를 참조하면, 제4 물질층(26) 상에 게이트 전극(30)을 형성한다. 게이트 전극(30)은 소스전극(28)과 이격되게 형성한다.
다음, 본 발명의 다른 실시예에 의한 HEMT의 제조방법을 도 20 내지 도 24를 참조하여 설명한다.
도 20을 참조하면, 제2 물질층(22)의 일부 영역 상에 제5 물질층(36)을 형성한다. 이어서 도 21에 도시한 바와 같이, 제2 물질층(22) 상에 소스전극(28)과 드레인 전극(32)을 형성한다. 소스전극(28)과 드레인 전극(32)은 제5 물질층(36)을 중심으로 마주하도록 형성할 수 있다. 소스전극(28), 드레인 전극(32) 및 제5 물질층(36)은 서로 이격되게 형성한다.
다음, 도 22를 참조하면, 제2 물질층(22) 상에 게이트 전극(40)을 형성한다. 게이트 전극(40)은 제5 물질층(36)과 접촉되도록 형성한다. 이때, 게이트 전극(40)의 측면과 제5 물질층(36)의 측면은 오믹접촉이 되도록 형성한다. 그리고 게이트 전극(40)의 밑면은 제2 물질층(22)과 쇼트키 접촉이 되도록 형성한다.
게이트 전극(40)은 소스전극(28) 및 드레인 전극(32)과 이격되게 형성한다. 게이트 전극(40)은 점선으로 나타낸 바와 같이 제5 물질층(36)의 상부면으로 확장되게 형성할 수도 있다.
다른 한편으로, 게이트 전극(40)은 두 부분으로 나누어 형성할 수도 있다. 예를 들면, 도 23에 도시한 바와 같이, 제5 물질층(36) 상부면 상에 제1 게이트 전극(40a)을 형성한다. 이때, 제1 게이트 전극(40a)은 제5 물질층(36)과 오믹접촉이 되도록 형성할 수 있다. 이어서, 도 24에 도시한 바와 같이 제2 게이트 전극(40b)을 형성한다. 제2 게이트 전극(40b)은 제1 게이트 전극(40a)의 상부면에서 그 측면 및 제5 물질층(36)의 측면과 접촉되면서 제2 물질층(22) 상으로 확장되게 형성할 수 있다. 이때, 제2 게이트 전극(40b)은 제2 물질층(22)과 쇼트키 접촉이 되도록 형성한다.
다음, 본 발명의 또 다른 실시예에 의한 HEMT의 제조방법을 도 25 내지 도 29를 참조하여 설명한다.
도 25를 참조하면, 제6 물질층(50) 상에 제7 및 제8 물질층(52, 54)을 순차적으로 적층한다. 이어서, 도 26에 도시한 바와 같이, 제8 물질층(54) 상에 소스전극(68)과 드레인 전극(62)을 형성한다. 소스전극(68)과 드레인 전극(62)은 이격되게 형성한다.
다음, 도 27에 도시한 바와 같이, 제8 물질층(54) 상에 게이트 전극(60)을 형성한다. 게이트 전극(60)은 소스전극(68)과 드레인 전극(62) 사이에 형성하고, 서로 이격되게 형성한다.
소스전극(68)은 다른 위치에 형성할 수도 있다. 예를 들면, 도 28에 도시한 바와 같이, 제8 물질층(54)을 형성한 다음, 소스전극(68)이 형성될 영역에 해당하는 제8 물질층(54)의 일부를 식각하여 제7 물질층(52)의 일부를 노출시킨다. 이후, 도 29에 도시한 바와 같이, 상기 식각에 의해 노출된 제7 물질층(52)의 영역 상에 소스전극(58)을 형성한다. 이때, 소스전극(58)은 상기 식각에서 노출된 제7 물질층(52)의 측면과도 접촉되고, 상기 식각에서 노출된 제8 물질층(54)의 측면과도 접촉된다. 소스전극(58)은 제8 물질층(54)의 상부면보다 높게 돌출되도록 형성한다. 또한, 소스전극(58)은 게이트 전극(60)과 접촉되지 않는 범위에서 제8 물질층(54)의 상부면으로 확장되도록 형성할 수도 있다.
한편, 상술한 구조 및 제조방법 설명에서, 제1 물질층(20) 및 제6 물질층(50)은 하부 물질층이라 할 수 있다. 그리고 제2 물질층(22) 및 제7 물질층(52)은 중간층 또는 중간 물질층이라 할 수 있다. 또한, 제3 물질층(24), 제4 물질층(26), 제5 물질층(36) 및 제8 물질층(54)은 상부 물질층이라 할 수 있다.
상술한 여러 실시예들에서는 AlGaN과 GaN의 성장방향이 Ga-face인 경우를 예로 들었다. 도 1~3 및 도 5~12의 경우, 분극율이 큰 AlGaN으로 중간층을 형성하여 중간층과 접촉되는 하부 물질층의 계면에 2DEG가 생성되는 경우이다. 도 13~15의 경우는 분극율이 작은 GaN으로 중간층을 형성하여 중간층의 상부 계면에 2DEG가 생성되는 경우이다.
Ga-face의 GaN 상에 분극율이 상대적으로 큰 AlGaN을 성장시키면 GaN/AlGaN 계면에 분극율의 차이에 의한 양의 표면전하가 나타나고, 이 전하에 의해 밴드가 휘어지며 결국 밴드갭이 작은 GaN의 계면에 2DEG가 생성되면서 공간전하는 상쇄된다.
반대로 AlGaN 상에 GaN을 성장시키는 경우는 분극에 의한 표면전하의 부호가 바뀌어 GaN의 계면에 2DHG가 생성된다.
AlGaN과 GaN의 성장방향이 N-face일 때, 전하의 방향이 바뀌게 되어, 분극율이 큰 AlGaN으로 중간층을 형성하는 경우, 상부 물질층의 계면에 2DEG가 생성된다. 분극율이 작은 GaN으로 중간층을 형성하는 경우 중간층의 아래쪽 계면에 2DHG가 생성된다. 상기 상부 물질층, 중간 물질층 및 하부 물질층은 각각 단일층으로 한정되지 않고, 복수층으로 형성될 수 있으며, 점차적인 조성 변화를 가질 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20, 22, 24, 26, 36, 50, 52, 54:제1 내지 제8 물질층
28, 29, 43, 58, 68:소스전극 29a, 29b:제1 및 제2 소스 전극
30, 40, 60:게이트 전극
32, 32a, 42, 62:드레인 전극 40a, 40b:제1 및 제2 게이트 전극
A1:전하적으로 중성인 영역 A2:듀얼 디플리션 영역
S1, S2:제1 및 제2 전원

Claims (21)

  1. 소스 전극, 게이트 전극 및 드레인 전극을 포함하고,
    서로 다른 분극률을 갖는 복수의 반도체층을 포함하며,
    상기 소스 전극과 상기 드레인 전극 사이에 듀얼 디플리션(dual depletion) 영역이 존재하는 HEMT(High Electron Mobility Transistor).
  2. 제 1 항에 있어서,
    상기 복수의 반도체층 중 분극률이 작은 반도체층은 2DEG(2-Dimensional Electron Gas)와 2DHG(2-Dimensional Hole Gas)를 포함하는 HEMT.
  3. 제 2 항에 있어서,
    상기 복수의 반도체층은 상부 물질층, 중간 물질층, 하부 물질층을 포함하며, 상기 중간 물질층의 분극율이 상기 상부 물질층 및 상기 하부 물질층의 분극율과 다른 HEMT.
  4. 제 3 항에 있어서,
    상기 하부 물질층이 2DEG 채널을, 상기 상부 물질층이 2DHG 채널을 포함하는 HEMT.
  5. 제 3 항에 있어서,
    상기 상부 물질층이 2DEG 채널을, 상기 하부 물질층이 2DHG 채널을 포함하는 HEMT.
  6. 제 3 항에 있어서,
    상기 중간 물질층의 상기 상부 물질층과의 계면에 2DEG 채널을, 상기 중간 물질층의 하부 물질층과의 계면에 2DHG 채널을 포함하는 HEMT.
  7. 제 3 항에 있어서,
    상기 중간 물질층의 상기 하부 물질층과의 계면에 2DEG 채널을, 상기 중간 물질층의 상기 상부 물질층과의 계면에 2DHG 채널을 포함하는 HEMT.
  8. 제 3 항에 있어서,
    상기 중간 물질층은 단일 물질층 혹은 복수 물질층인 HEMT.
  9. 하부 물질층;
    상기 하부 물질층 상에 형성된 중간 물질층;
    상기 중간 물질층에 접촉된 상부 물질층 및 드레인 전극;
    상기 중간 물질층과 상기 상부 물질층 중 적어도 하나의 상부에 형성된 게이트 전극; 및
    상기 게이트 전극과 이격되고 상기 중간 물질층 또는 상기 상부 물질층 상부에 형성된 소스전극을 포함하고,
    상기 중간 물질층의 분극율이 상기 상부 및 하부 물질층의 분극율과 다르고,
    상기 게이트 전극과 상기 드레인 전극 사이에 듀얼 디플리션(dual depletion) 영역이 존재하는 HEMT.
  10. 제 9 항에 있어서,
    상기 게이트 전극과 상기 소스 전극은 상기 상부 물질층 상에 구비된 HEMT.
  11. 제 9 항에 있어서,
    상기 게이트 전극과 상기 소스 전극은 상기 중간 물질층 상에 구비되어 있고, 상기 게이트 전극의 측면은 상기 상부 물질층과 접촉된 HEMT.
  12. 제 11 항에 있어서,
    상기 게이트 전극과 상기 상부 물질층은 오믹접촉되고, 상기 게이트 전극과 상기 중간 물질층은 쇼트키 접촉된 HEMT.
  13. 제 11 항에 있어서, 상기 게이트 전극은 제1 및 제2 게이트 전극을 포함하는 HEMT.
  14. 제 9 항에 있어서,
    상기 소스 및 드레인 전극 중 적어도 하나는 상기 하부 물질층의 측면과 접촉된 HEMT.
  15. 제 13 항에 있어서,
    상기 제1 게이트 전극은 상기 상부 물질층과 오믹접촉되고, 상기 제2 게이트 전극은 상기 제1 게이트 전극 및 상기 상부 물질층과 오믹접촉되며 상기 중간 물질층과 쇼트키 접촉된 HEMT.
  16. 제 9 항에 있어서,
    상기 중간 물질층과 상기 상부 물질층 중 적어도 하나의 층과 게이트 전극 사이에 절연층이 포함된 HEMT.
  17. 제 9 항에 있어서,
    상기 상부 물질층과 상기 드레인 전극은 상기 중간 물질층 상에서 이격되어 있는 HEMT.
  18. 하부 물질층;
    상기 하부 물질층 상에 형성된 중간 물질층;
    상기 중간 물질층 상에 형성된 상부 물질층;
    상기 상부 물질층 상에 서로 이격된 게이트 전극 및 드레인 전극; 및
    상기 상부 물질층과 상기 중간 물질층 중 적어도 하나와 접촉된 소스전극을 포함하고,
    상기 중간 물질층의 분극율이 상기 상부 및 하부 물질층의 분극율과 다르고,
    상기 게이트 전극과 상기 드레인 전극 사이의 상기 중간 물질층에 듀얼 디플리션(dual depletion) 영역이 존재하는 HEMT.
  19. 제 18 항에 있어서,
    상기 소스전극은 상기 게이트 전극 및 상기 드레인 전극과 상기 상부 물질층 상에 구비된 HEMT.
  20. 제 19 항에 있어서,
    상기 소스전극은 2DHG 채널과 직접 접촉되고, 동시에 상기 상부 물질층의 측면과 접촉된 HEMT.
  21. 제 18 항에 있어서,
    상기 상부 물질층과 게이트 전극 사이에 절연층이 포함된 HEMT.
KR1020100018631A 2010-03-02 2010-03-02 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법 KR101774933B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020100018631A KR101774933B1 (ko) 2010-03-02 2010-03-02 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
US12/929,492 US9660048B2 (en) 2010-03-02 2011-01-28 High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
EP11156472.0A EP2363890B1 (en) 2010-03-02 2011-03-01 High electron mobility transistors exhibiting dual depletion and methods of manufacturing the same
CN201110051882.0A CN102194867B (zh) 2010-03-02 2011-03-02 表现双耗尽的高电子迁移率晶体管及其制造方法
JP2011045430A JP2011181934A (ja) 2010-03-02 2011-03-02 デュアル・デプレションを示す高電子移動度トランジスタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100018631A KR101774933B1 (ko) 2010-03-02 2010-03-02 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110099546A true KR20110099546A (ko) 2011-09-08
KR101774933B1 KR101774933B1 (ko) 2017-09-06

Family

ID=43983360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100018631A KR101774933B1 (ko) 2010-03-02 2010-03-02 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법

Country Status (5)

Country Link
US (1) US9660048B2 (ko)
EP (1) EP2363890B1 (ko)
JP (1) JP2011181934A (ko)
KR (1) KR101774933B1 (ko)
CN (1) CN102194867B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014003349A1 (ko) * 2012-06-25 2014-01-03 서울반도체 주식회사 Ⅲ-ⅴ계 트랜지스터 및 그것을 제조하는 방법
US9214517B2 (en) 2012-09-28 2015-12-15 Samsung Electronics Co., Ltd. Semiconductor device using 2-dimensional electron gas and 2-dimensional hole gas and method of manufacturing the semiconductor device

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2482308A (en) * 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
JP5825017B2 (ja) * 2011-09-29 2015-12-02 富士通株式会社 化合物半導体装置及びその製造方法
JP2013191637A (ja) * 2012-03-12 2013-09-26 Advanced Power Device Research Association 窒化物系化合物半導体素子
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
US9035355B2 (en) * 2012-06-18 2015-05-19 Infineon Technologies Austria Ag Multi-channel HEMT
JP2014078565A (ja) * 2012-10-09 2014-05-01 Advanced Power Device Research Association 半導体装置
CN105247680B (zh) * 2013-01-15 2019-07-30 Visic科技有限公司 多沟道晶体管
JP6064628B2 (ja) * 2013-01-29 2017-01-25 富士通株式会社 半導体装置
US8907378B2 (en) * 2013-03-15 2014-12-09 Mitsubishi Electric Research Laboratories, Inc. High electron mobility transistor with multiple channels
CN103219392B (zh) * 2013-04-10 2017-04-12 合肥京东方光电科技有限公司 薄膜晶体管、阵列基板、制备方法以及显示装置
JP6379358B2 (ja) * 2013-07-25 2018-08-29 パナソニックＩｐマネジメント株式会社 半導体装置
US20150115327A1 (en) * 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
US9048303B1 (en) 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
JP6341679B2 (ja) * 2014-02-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
JP5828435B1 (ja) * 2015-02-03 2015-12-09 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
WO2017153907A1 (en) 2016-03-10 2017-09-14 Rg Healthcare Pte Ltd. Microelectronic sensors for non-invasive monitoring of physiological parameters
CN109414217B (zh) * 2016-03-10 2021-11-19 艾皮乔尼克控股有限公司 用于肠道和肠诊断以及肠动力监测的微电子传感器
US11000203B2 (en) 2016-03-10 2021-05-11 Epitronic Holdings Pte Ltd. Microelectronic sensor for intestinal and gut diagnostics and gut motility monitoring
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
US10636899B2 (en) * 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region
CN111095792A (zh) * 2017-09-05 2020-05-01 艾皮乔尼克控股有限公司 用于生物特征认证的微电子传感器
US10658501B2 (en) * 2018-02-21 2020-05-19 Mitsubishi Electric Research Laboratories, Inc. Vertically stacked multichannel pyramid transistor
KR20210074871A (ko) 2019-12-12 2021-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11355625B2 (en) 2020-07-23 2022-06-07 Delta Electronics, Inc. Device and semiconductor structure for improving the disadvantages of p-GaN gate high electron mobility transistor

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3135939B2 (ja) 1991-06-20 2001-02-19 富士通株式会社 Ｈｅｍｔ型半導体装置
JPH06232170A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JP3294411B2 (ja) * 1993-12-28 2002-06-24 富士通株式会社 半導体装置の製造方法
US5915164A (en) * 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
KR100571071B1 (ko) * 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
JPH10173136A (ja) * 1996-12-16 1998-06-26 Toshiba Corp 保護回路
JP3372470B2 (ja) * 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6297538B1 (en) * 1998-03-23 2001-10-02 The University Of Delaware Metal-insulator-semiconductor field effect transistor having an oxidized aluminum nitride gate insulator formed on a gallium nitride or silicon substrate
JP3512659B2 (ja) * 1998-12-28 2004-03-31 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6639255B2 (en) * 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP2001284576A (ja) 2000-03-30 2001-10-12 Toshiba Corp 高電子移動度トランジスタ及びその製造方法
ATE359602T1 (de) 2000-06-02 2007-05-15 Microgan Gmbh Heterostruktur mit rückseitiger donatordotierung
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
US6560452B1 (en) * 2000-11-27 2003-05-06 Rf Micro Devices, Inc. Oscillator having a transistor formed of a wide bandgap semiconductor material
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
KR100343814B1 (en) 2000-12-08 2002-07-20 Kwangju Inst Sci & Tech Photodetector using high electron mobility transistor
US6897495B2 (en) * 2001-10-31 2005-05-24 The Furukawa Electric Co., Ltd Field effect transistor and manufacturing method therefor
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP4221697B2 (ja) * 2002-06-17 2009-02-12 日本電気株式会社 半導体装置
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
EP1501134A1 (en) 2003-07-25 2005-01-26 Hitachi, Ltd. LED with a lateral pn-junction and a structure to control the emission of photons
US7026665B1 (en) * 2003-09-19 2006-04-11 Rf Micro Devices, Inc. High voltage GaN-based transistor structure
US7268375B2 (en) * 2003-10-27 2007-09-11 Sensor Electronic Technology, Inc. Inverted nitride-based semiconductor structure
JP4869564B2 (ja) * 2003-11-28 2012-02-08 新日本無線株式会社 窒化物半導体装置及びその製造方法
US7084441B2 (en) * 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
JP2006032552A (ja) * 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
JP4002918B2 (ja) * 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
JP4650224B2 (ja) * 2004-11-19 2011-03-16 日亜化学工業株式会社 電界効果トランジスタ
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
JP4474292B2 (ja) * 2005-01-28 2010-06-02 トヨタ自動車株式会社 半導体装置
JP2006269534A (ja) * 2005-03-22 2006-10-05 Eudyna Devices Inc 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板
JP5087818B2 (ja) * 2005-03-25 2012-12-05 日亜化学工業株式会社 電界効果トランジスタ
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
JP4102815B2 (ja) * 2005-07-05 2008-06-18 日本無線株式会社 Ｆｅｔバイアス回路
JP4730529B2 (ja) 2005-07-13 2011-07-20 サンケン電気株式会社 電界効果トランジスタ
JP5025108B2 (ja) * 2005-08-24 2012-09-12 株式会社東芝 窒化物半導体素子
CA2622750C (en) * 2005-09-16 2015-11-03 The Regents Of The University Of California N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor
US7432565B2 (en) * 2005-09-27 2008-10-07 Freescale Semiconductor, Inc. III-V compound semiconductor heterostructure MOSFET device
JP5182835B2 (ja) 2005-11-14 2013-04-17 独立行政法人産業技術総合研究所 リサーフ構造を用いた窒化物半導体ヘテロ接合トランジスタ
US7728355B2 (en) * 2005-12-30 2010-06-01 International Rectifier Corporation Nitrogen polar III-nitride heterojunction JFET
WO2007080984A1 (ja) * 2006-01-13 2007-07-19 Sharp Kabushiki Kaisha 照明装置および液晶表示装置
JP2007329350A (ja) * 2006-06-08 2007-12-20 Matsushita Electric Ind Co Ltd 半導体装置
JP2008016588A (ja) * 2006-07-05 2008-01-24 Toshiba Corp ＧａＮ系半導体素子
JP4956155B2 (ja) 2006-11-28 2012-06-20 古河電気工業株式会社 半導体電子デバイス
EP2015353B1 (en) * 2006-12-07 2015-11-18 Kabushiki Kaisha Toshiba Semiconductor device
JP2008153748A (ja) * 2006-12-14 2008-07-03 Matsushita Electric Ind Co Ltd 双方向スイッチ及び双方向スイッチの駆動方法
JP4751308B2 (ja) * 2006-12-18 2011-08-17 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP2008165888A (ja) 2006-12-27 2008-07-17 Toshiba Corp 光ディスク装置及びシャーシ構造
US7973304B2 (en) * 2007-02-06 2011-07-05 International Rectifier Corporation III-nitride semiconductor device
JP4531071B2 (ja) * 2007-02-20 2010-08-25 富士通株式会社 化合物半導体装置
JP2008235952A (ja) * 2007-03-16 2008-10-02 Furukawa Electric Co Ltd:The デプレッション型スイッチング素子の駆動回路
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
JP5064094B2 (ja) * 2007-04-16 2012-10-31 パナソニック株式会社 半導体記憶装置およびその製造方法
JP4920519B2 (ja) 2007-07-26 2012-04-18 株式会社豊田中央研究所 窒化物半導体装置とその製造方法
JP5433214B2 (ja) * 2007-12-07 2014-03-05 パナソニック株式会社 モータ駆動回路
US7965126B2 (en) * 2008-02-12 2011-06-21 Transphorm Inc. Bridge circuits and their components
JP2009231508A (ja) * 2008-03-21 2009-10-08 Panasonic Corp 半導体装置
US8149027B2 (en) * 2008-07-02 2012-04-03 Motorola Mobility, Inc. Circuit with a voltage dependent resistor for controlling an on/off state of a transistor
WO2010016564A1 (ja) * 2008-08-07 2010-02-11 日本電気株式会社 半導体装置
JP5468768B2 (ja) * 2008-12-05 2014-04-09 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US7884394B2 (en) * 2009-02-09 2011-02-08 Transphorm Inc. III-nitride devices and circuits
CN102265392A (zh) * 2009-02-24 2011-11-30 松下电器产业株式会社 半导体存储单元及其制造方法以及半导体存储装置
JP5386246B2 (ja) * 2009-06-26 2014-01-15 パナソニック株式会社 電力変換装置
US8624662B2 (en) * 2010-02-05 2014-01-07 Transphorm Inc. Semiconductor electronic components and circuits
JP5678517B2 (ja) * 2010-08-23 2015-03-04 富士通株式会社 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014003349A1 (ko) * 2012-06-25 2014-01-03 서울반도체 주식회사 Ⅲ-ⅴ계 트랜지스터 및 그것을 제조하는 방법
US9214517B2 (en) 2012-09-28 2015-12-15 Samsung Electronics Co., Ltd. Semiconductor device using 2-dimensional electron gas and 2-dimensional hole gas and method of manufacturing the semiconductor device

Also Published As

Publication number Publication date
US20110215378A1 (en) 2011-09-08
US9660048B2 (en) 2017-05-23
EP2363890A3 (en) 2013-04-24
CN102194867B (zh) 2016-02-10
KR101774933B1 (ko) 2017-09-06
JP2011181934A (ja) 2011-09-15
EP2363890B1 (en) 2020-08-19
CN102194867A (zh) 2011-09-21
EP2363890A2 (en) 2011-09-07

Similar Documents

Publication Publication Date Title
KR101774933B1 (ko) 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
US20220173235A1 (en) Breakdown Resistant HEMT Substrate and Device
CN102292801B (zh) 场效应晶体管及其制造方法
US8569769B2 (en) E-mode high electron mobility transistors and methods of manufacturing the same
US9275998B2 (en) Inverted P-channel III-nitride field effect tansistor with Hole Carriers in the channel
CN105283958B (zh) GaN HEMT的共源共栅结构
JP5383652B2 (ja) 電界効果トランジスタ及びその製造方法
KR101092467B1 (ko) 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법
US10868165B2 (en) Transistor structure with depletion-mode and enhancement mode-devices
JP2011082397A (ja) 半導体装置およびその製造方法
US9076850B2 (en) High electron mobility transistor
US8941148B2 (en) Semiconductor device and method
US10840353B2 (en) High electron mobility transistor with dual thickness barrier layer
US9653591B2 (en) Compound semiconductor device having at least one buried semiconductor material region
US20120274402A1 (en) High electron mobility transistor
JP4474292B2 (ja) 半導体装置
US20120091508A1 (en) Compound semiconductor device
US20200273974A1 (en) Iii-n transistor structures with stepped cap layers
US20240105812A1 (en) Nitride-based semiconductor device and method for manufacturing the same
JP2011066464A (ja) 電界効果トランジスタ
US9450071B2 (en) Field effect semiconductor devices and methods of manufacturing field effect semiconductor devices
JP2013239735A (ja) 電界効果トランジスタ
JP2013179376A (ja) 半導体装置
US11600721B2 (en) Nitride semiconductor apparatus and manufacturing method thereof
JP2017098307A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right