JP5433214B2 - モータ駆動回路 - Google Patents

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Description

本発明は、三相モータをインバータ制御するモータ駆動回路に関する。
三相ブラシレスＤＣモータをインバータ制御する場合に、三相インバータ回路の各上アーム側スイッチング素子及び各下アーム側スイッチング素子をスイッチング駆動して直流電力を三相交流電力に変換する。
インバータの通電制御法として、各スイッチング素子のオン期間を電気角２π／３とした１２０度通電方式や、各スイッチング素子のオン期間を電気角πとした１８０度通電方式が知られている。この三相ブラシレスＤＣモータの電動トルクを制御するには、三相インバータ回路のスイッチング素子をパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御する。
前述した三相ブラシレスＤＣモータの制御方法では、三相ブラシレスＤＣモータの大きなインダクタンスのため、所定相の上アーム側のスイッチング素子（又は下アーム側のスイッチング素子）をＰＷＭ制御のために遮断する場合、そのオフ時に三相ブラシレスＤＣモータのインダクタンスに蓄積された磁気エネルギーが続けて流れようとする。
これに対処するため、各スイッチング素子と逆並列に還流ダイオード（フライホイルダイオード）を接続し、このフライホイルダイオードを通じて上記インダクタンスに蓄積された磁気エネルギーの消勢を行っている。
ＰＷＭ制御では、フライホイルダイオードに順方向の電流が通電した直後に、逆方向の高電圧が印加される動作が行われる。このとき、フライホイルダイオードはリカバリ電流とよばれる逆方向へ流れる電流を瞬間的に通電する。リカバリ電流は、モータを駆動するために不要な電力であり、インバータ回路で熱として消費され、インバータの電力変換効率を低下させる一因となる。
スイッチング素子にＭＯＳ（金属−絶縁膜−半導体）トランジスタを用いる場合には、フライホイルダイオードとして、ＭＯＳトランジスタの寄生ダイオードが用いられる。しかし、ＭＯＳトランジスタの寄生ダイオードはリカバリ電流が流れるリカバリ時間が長い。このため、リカバリ電流による電力損失が大きく、発熱しやすい。
スイッチング素子に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いる場合には、寄生ダイオードを有していないため、フライホイルダイオードを外付けする必要がある。外付けのフライホイルダイオードにリカバリ電流の少ないファーストリカバリダイオード(ＦＲＤ)を用いることにより、スイッチングロスを低減することができる。（例えば特許文献１を参照。）。
特開平７−２２２４５９号公報
しかしながら、現在のインバータ回路はＦＲＤを外付けする必要があり、インバータ回路の部品点数が増大し、小型化及び低コスト化を阻害するという問題がある。
本発明は、前記の問題を解決し、ダイオードを外付けしないでインバータを構成し、より簡素な構成のモータ駆動回路を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明はモータ駆動回路を、寄生ダイオードを有さず且つダイオード動作が可能な半導体素子からなるスイッチング素子を備えている構成とする。
具体的に、本発明に係るモータ駆動回路は、三相モータを駆動するモータ駆動回路を対象とし、三相モータの各相の上アームを駆動する３つの上アーム側スイッチング素子と、各相の下アームを駆動する３つの下アーム側スイッチング素子とを有する三相インバータ回路を備え、下アーム側スイッチング素子及び上アーム側スイッチング素子の少なくとも１つは、基板の上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に形成された第１のゲート電極とを備えた半導体素子であり、半導体素子は、第１のゲート電極の閾値電圧以下の電圧を第１のオーミック電極の電位を基準として第１のゲート電極に印加することにより、第１のオーミック電極から第２のオーミック電極への電流を通電し、第２のオーミック電極から第１のオーミック電極への電流を遮断するダイオード動作をすることを特徴とする。
本発明のモータ駆動回路は、スイッチング素子の少なくとも１つが、第１のゲート電極の閾値電圧以下の電圧を第１のオーミック電極の電位を基準として第１のゲート電極に印加することにより、第１のオーミック電極から第２のオーミック電極への電流を通電し、第２のオーミック電極から第１のオーミック電極への電流を遮断するダイオード動作をする半導体素子である。このため、インバータ素子にフライホイルダイオードを接続することなく、上下アーム間の短絡を防止できる。この場合、リカバリ電流が非常に小さく、フライホイルダイオードのリカバリ電流に起因するスイッチングロスを低減できる。また、半導体素子は、基板の上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に形成された第１のゲート電極とを備えており、寄生ダイオードが生じない。このため、寄生ダイオードによる大きなリカバリロスを低減できる。
本発明のモータ駆動回路において、半導体素子は、第１のゲート電極の閾値電圧より高い電圧を第１のオーミック電極の電位を基準として第１のゲート電極に印加することにより、第１のオーミック電極から第２のオーミック電極へ電流を通電し、第２のオーミック電極から第１のオーミック電極への電流を通電する双方向ＦＥＴ動作をしてもよい。このようにすることで、オフセット電圧がほとんどない電流電圧特性により還流電流を通電することが可能となり、インバータ損失を低減できる。
本発明のモータ駆動回路において、半導体素子は第１のゲート電極の閾値電圧が、０Ｖ以上であってもよい。このようにすることで、制御回路が故障した際にも半導体素子のオフ状態を維持でき、モータ駆動回路の短絡を防止できるので、安全性が向上する。
この場合において、半導体層積層体と第１のゲート電極との間に第１のｐ型半導体層を備えていてもよい。さらに、半導体素子は、第１のｐ型半導体層と半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、第１のゲート電極と第１のオーミック電極との間に印加される動作モードを有していてもよい。このようにすることで、低いオン抵抗と高い閾値電圧とを両立できる。
一方、本発明のモータ駆動回路において、半導体素子は、第１のゲート電極と半導体層積層体との間に第１の絶縁膜を備えていてもよい。このようにすることで、ゲートを駆動するためのゲート電流を低減することができ、ゲート駆動回路を小型化することができる。
本発明のモータ駆動回路において、半導体素子は、第１のゲート電極と第２のオーミック電極との間に形成された第２のゲート電極を備え、第２のゲート電極の閾値電圧以上の電圧を第２のオーミック電極の電位を基準として第２のゲート電極に印加する構成であってもよい。
この場合において、半導体素子は、第１のゲート電極及び第２のゲート電極の閾値電圧が０Ｖ以上であってもよい。この場合において、半導体層積層体と第１のゲート電極との間に形成された第１のｐ型半導体層と、半導体層積層体と第２のゲート電極との間に形成された第２のｐ型半導体層とを備えていてもよい。さらに、半導体素子は、第１のｐ型半導体層と半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、第１のゲート電極と第１の電極との間に印加される動作モードと、第２のｐ型半導体層と半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、第２のゲート電極と第２のオーミック電極との間に印加される動作モードとを有していてもよい。
また、本発明のモータ駆動回路において、半導体装置は、第１のゲート電極と半導体層積層体との間に形成された第１の絶縁膜と、第２のゲート電極と半導体層積層体との間に形成された第２の絶縁膜とを備えていてもよい。
本発明のモータ駆動回路において、半導体層積層体は、基板側から順次積層された第１の半導体層及び第２の半導体層を有し、第２の半導体層は第１の半導体層と比べバンドギャップが大きい構成としてもよい。このようにすることで、オフセット電圧がない電流電圧特性により還流電流を通電できるため、駆動電流によるインバータの損失を低減することができる。
本発明のモータ駆動回路において、各上アーム側スイッチング素子は、互いに異なる所定のパルス幅変調制御位相期間が順番に与えられることにより対応するパルス幅変調制御位相期間における各パルス幅期間において導通状態となり、各下アーム側スイッチング素子は、対応する相の上アーム側スイッチング素子のパルス変調制御位相期間における各パルス周期内のパルス幅期間を除く期間である各パルス間隔期間において導通状態となり、各パルス幅期間を変調することにより三相モータをパルス変調制御してもよい。
本発明に係るモータ駆動回路によれば、ダイオードを外付けしないでインバータを構成し、より簡素な構成のモータ駆動回路を実現できる。
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照して説明する。
（１）インバータ回路の構成
本実施形態に係るＤＣモータ駆動回路について図面を参照して説明する。図１は、三相ブラシレスＤＣモータ駆動回路の回路構成を示している。図１に示すように、第１の実施形態のモータ駆動回路２は、直流電源１から直流電力を供給され、永久磁石型同期機からなる三相ブラシレスＤＣモータを駆動する。
モータ駆動回路２は、平滑コンデンサ４と三相インバータ回路５とゲートコントローラ９とを備えている。
三相ブラシレスＤＣモータ３は、Ｕ相巻線、Ｖ相巻線、Ｗ相巻線をスター接続（あるいはデルタ接続）してなり、オータには所定対数の界磁磁石を装備している。
三相インバータ回路５は、直流電源１から印加された直流電圧を三相交流電圧に変換して三相ブラシレスＤＣモータ３に出力する直交変換回路である。三相インバータ回路５は、スイッチング素子５１ａ〜５１ｆを有している。スイッチング素子５１ａ〜５１ｃは、上アーム側のスイッチング素子でありＭＯＳトランジスタからなる。スイッチング素子５１ｄ〜５１ｆは、下アーム側のスイッチング素子であり双方向スイッチからなる。なお、上アーム側のスイッチング素子５１ａ〜５１ｃにそれぞれ接続されたダイオード５３ａ〜５３ｃは、ＭＯＳトランジスタの寄生ダイオードである。ここで定義する双方向スイッチとは、少なくともどちらか一方向の電流を遮断する第１の動作モードと、双方向の電流を通電する第２の動作モードとを有するスイッチである。また、本実施形態において使用した双方向スイッチは、Ｓ１端子、Ｓ２端子、Ｇ１端子、Ｇ２端子を有し、Ｓ１とＳ２との間に流れる電流をＧ１とＧ２とに印加する電圧により制御する。
また、スイッチング素子５１ａはＵ相の上アーム側のスイッチング素子であり、スイッチング素子５１ｂはＶ相の上アーム側のスイッチング素子であり、スイッチング素子５１ｃはＷ相の上アーム側のスイッチング素子である。同様に、スイッチング素子５１ｄはＵ相の下アーム側のスイッチング素子であり、スイッチング素子５１ｅはＶ相の下アーム側のスイッチング素子であり、スイッチング素子５１ｆはＷ相の下アーム側のスイッチング素子である。
スイッチング素子５１ａ、５１ｂ、５１ｃであるＭＯＳトランジスタのドレインはそれぞれ直流電源１のプラス側と接続されている。スイッチング素子５１ａであるＭＯＳトランジスタのソースはＵ相とスイッチング素子５１ｄである双方向スイッチのＳ２に接続されている。スイッチング素子５１ｂであるＭＯＳトランジスタのソースはＶ相とスイッチング素子５１ｅである双方向スイッチのＳ２に接続されている。スイッチング素子５１ｃであるＭＯＳトランジスタのソースはＷ相とスイッチング素子５１ｆである双方向スイッチのＳ２に接続されている。スイッチング素子５１ｄ、５１ｅ、５１ｆである双方向スイッチのＳ１は直流電源１のマイナス側と接続されている。
また、ＭＯＳトランジスタからなるスイッチング素子５１ａ、５１ｂ、５１ｃには、それぞれゲート回路５２ａ、５２ｂ、５２ｃが接続され、これはら周知のものである。
また、双方向スイッチからなるスイッチング素子５１ｄ、５１ｅ、５１ｆには、それぞれ双方向スイッチ用のゲート回路５２ｄ、５２ｅ、５２ｆが接続されている。
ゲートコントローラ９は、ゲート回路５２ａ〜５２ｆを介してスイッチング素子５１ａ〜５１ｆのオン状態とオフ状態とを制御し、三相ブラシレスＤＣモータ３を１２０度通電型ＰＷＭ制御するための制御回路である。これは、周知のゲートコントローラであり、説明を省略する。
なお、ゲートコントローラ９は、三相ブラシレスＤＣモータ３の回転角度に応じて各相のスイッチング素子５１ａ〜５１ｆの通電及び遮断を切り替える動作をする。このため、三相インバータ回路５が出力する三相交流電圧又は電流に基づいて三相ブラシレスＤＣモータ３の回転角度を推定して通電位相切替制御を行う。また、三相ブラシレスＤＣモータ３にレゾルバ等の回転角度センサを設けてその出力信号に基づいて通電位相切替制御を行ってもよい。
また、ゲートコントローラ９は、外部から入力されるトルク指令等に基づいて三相ブラシレスＤＣモータ３の発生トルクをそれに一致させるトルク制御を行うことが好ましい。このためには、例えば三相インバータ回路５が出力する三相交流電流を検出し、トルク指令に相当する目標電流にこの検出電流が一致するように上アーム側のスイッチング素子５１ａ〜５１ｃを電気角２π／３ごとにＰＷＭ制御すればよい。
（２）双方向スイッチの構成と動作
本発明の第１の実施形態に用いた双方向スイッチについて図面を参照して説明する。図２は第１の実施形態に係る双方向スイッチの構成を示している。図２に示すように第１の実施形態の双方向スイッチは、ダブルゲートの半導体素子１０であり、制御部２０により制御される。
半導体素子１０は、シリコン（Ｓｉ）からなる基板１１の上にバッファ層１２を介在させて形成した半導体層積層体１３を有している。バッファ層１２は、厚さが１０ｎｍの窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層され、厚さが１μｍである。半導体層積層体１３は、第１の半導体層１４と第１の半導体層１４と比べてバンドギャップが大きい第２の半導体層１５とが基板側から順次積層されている。本実施形態においては、第１の半導体層１４は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層であり、第２の半導体層１５は、厚さが２０ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。
第１の半導体層１４の第２の半導体層１５とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０13ｃｍ-2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体１３の上には、互いに間隔をおいて第１のオーミック電極１６Ａと第２のオーミック電極１６Ｂとが形成されている。第１のオーミック電極１６Ａ及び第２のオーミック電極１６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接合を形成している。図２においては、コンタクト抵抗を低減するために、第２の半導体層１５の一部を除去すると共に第１の半導体層１４を４０ｎｍ程度掘り下げて、第１のオーミック電極１６Ａ及び第２のオーミック電極１６Ｂが第２の半導体層１５と第１の半導体層１４との界面に接するように形成した例を示している。なお、第１のオーミック電極１６Ａ及び第２のオーミック電極１６Ｂは、第２の半導体層１５の上に形成してもよい。
ｎ型の第２の半導体層１５の上における第１のオーミック電極１６Ａと第２のオーミック電極１６Ｂとの間の領域には、ｐ型半導体層である第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂが互いに間隔をおいて選択的に形成されている。第１のコントロール層１９Ａの上には第１のゲート電極１８Ａが形成され、第２のコントロール層１９Ｂの上には第２のゲート電極１８Ｂが形成されている。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂは、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂとオーミック接触している。第２の半導体層１５及び第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂを覆うように窒化シリコン（ＳｉＮ）からなる保護膜１７が形成されている。保護膜１７を形成することで、いわゆる電流コラプスの原因となる欠陥を保障し、電流コラプスを改善することが可能となる。
第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂは、それぞれ厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂと、第２の半導体層１５とによりｐｎ接合がそれぞれ形成される。これにより、第１のオーミック電極１６Ａと第１のゲート電極１８Ａとの間の電圧が例えば０Ｖの場合には、第１のコントロール層１９Ａからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。同様に、第２のオーミック電極１６Ｂと第２のゲート電極１８Ｂとの間の電圧が例えば０Ｖ以下の場合には、第２のコントロール層１９Ｂからチャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断することができる。これにより、いわゆるノーマリオフ動作をする半導体素子を実現している。
第１のオーミック電極１６Ａの電位をＶ１、第１のゲート電極１８Ａの電位をＶ２、第２のゲート電極１８Ｂの電位をＶ３、第２のオーミック電極１６Ｂの電位をＶ４とする。この場合において、Ｖ２がＶ１より１．５Ｖ以上高ければ、第１のコントロール層１９Ａからチャネル領域中に広がる空乏層が縮小するため、チャネル領域に電流を流すことができる。同様にＶ３がＶ４より１．５Ｖ以上高ければ、第２のコントロール層１９Ｂからチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができる。つまり、第１のゲート電極１８Ａのいわゆる閾値電圧及び第２のゲート電極１８Ｂのいわゆる閾値電圧は共に１．５Ｖである。以下においては、第１のゲート電極１８Ａの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第１のゲート電極の閾値電圧を第１の閾値電圧とし、第２のゲート電極１８Ｂの下側においてチャネル領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる第２のゲート電極の閾値電圧を第２の閾値電圧とする。
また、第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの間の距離は、第１のオーミック電極１６Ａ及び第２のオーミック電極１６Ｂに印加される最大電圧に耐えられるように設計する。
制御部２０は、図１におけるゲート回路５２ｄ〜５２ｆに相当し、第１のオーミック電極１６Ａと第１のゲート電極１８Ａとの間に接続された第１の電源２１と、第２のオーミック電極１６Ｂと第２のゲート電極１８Ｂとの間に接続された第２の電源２２とを有している。
以下に、第１の実施形態に係る半導体素子１０の動作について説明する。説明のため、第１のオーミック電極の電位を０Ｖとし、第１の電源２１の出力電圧をＶｇ１、第２の電源２２の出力電圧をＶｇ２、第２のオーミック電極１６Ｂと第１のオーミック電極１６Ａとの間の電圧をＶｓ２ｓ１、第２のオーミック電極１６Ｂと第１のオーミック電極１６Ａとの間に流れる電流をＩｓ２ｓ１とする。
Ｖ４がＶ１よりも高い場合、例えば、Ｖ４が＋１００Ｖで、Ｖ１が０Ｖの場合において、第１の電源２１及び第２の電源２２の出力電圧Ｖｇ１及びＶｇ２をそれぞれ第１の閾値電圧及び第２の閾値電圧以下の電圧、例えば０Ｖとする。これにより、第１のコントロール層１９Ａから広がる空乏層が、チャネル領域中を第２のｐ型ＧａＮ層の方向へ向けて広がるため、チャネルに流れる電流を遮断することができる。従って、Ｖ４が正の高電圧であっても、第２のオーミック電極１６Ｂから第１のオーミック電極１６Ａへ流れる電流を遮断する遮断状態を実現できる。
一方、Ｖ４がＶ１よりも低い場合、例えばＶ４が−１００Ｖで、Ｖ１が０Ｖの場合においても、第２のコントロール層１９Ｂから広がる空乏層が、チャネル領域中を第１のコントロール層１９Ａの方向へ向けて広がり、チャネルに流れる電流を遮断することができる。このため、第２のオーミック電極１６Ｂに負の高電圧が印加されている場合においても、第１のオーミック電極から第２のオーミック電極へ流れる電流を遮断することができる。すなわち、双方向の電流を遮断することが可能となる。
以上のような構造及び動作において、耐圧を確保するためのチャネル領域を第１のゲート電極と第２のゲート電極とが共有する。本実施形態の素子は、１素子分のチャネル領域の面積で双方向スイッチ素子が実現可能であり、双方向スイッチ全体を考えると、２つのダイオードと２つのノーマリオフ型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴとを用いた場合と比べてチップ面積をより少なくすることができ、双方向スイッチの低コスト化及び小型化が可能となる。
第１の電源２１及び第２の電源２２の出力電圧Ｖｇ１及びＶｇ２が、それぞれ第１の閾値電圧及び第２の閾値電圧よりも高い電圧、例えば５Ｖの場合には、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに印加される電圧は、共に閾値電圧よりも高くなる。従って、第１のコントロール層１９Ａ及び第２のコントロール層１９Ｂからチャネル領域に空乏層が広がらないため、チャネル領域は第１のゲート電極１８Ａの下側においても、第２のゲート電極１８Ｂの下側においてもピンチオフされない。その結果、第１のオーミック電極１６Ａと第２のオーミック電極１６Ｂとの間に双方向に電流が流れる導通状態を実現できる。
次に、Ｖｇ１を第１の閾値電圧よりも高い電圧とし、Ｖｇ２を第２の閾値電圧以下とした場合の動作について説明する。本実施形態のダブルゲートの半導体素子１０を等価回路で表すと図３（ａ）に示すように第１のトランジスタ１０Ａと第２のトランジスタ１０Ｂとが直列に接続された回路とみなすことができる。この場合、第１のトランジスタ１０Ａのソース（Ｓ）が第１のオーミック電極１６Ａ、第１のトランジスタ１０Ａのゲート（Ｇ）が第１のゲート電極１８Ａに対応し、第２のトランジスタ１０Ｂのソース（Ｓ）が第２のオーミック電極１６Ｂ、第２のトランジスタ１０Ｂのゲート（Ｇ）が第２のゲート電極１８Ｂに対応する。
このような回路において、例えば、Ｖｇ１を５Ｖ、Ｖｇ２を０Ｖとした場合、Ｖｇ２が０Ｖであるということは第２のトランジスタ１０Ｂのゲートとソースが短絡されている状態と等しいため、半導体素子１０は図３（ｂ）に示すような回路とみなすことができる。
以下において、図３（ｂ）に示す第２のトランジスタのソース（Ｓ）をＡ端子、ドレイン（Ｄ）をＢ端子、ゲート（Ｇ）をＣ端子として説明を行う。
Ｂ端子の電位がＡ端子の電位よりも高い場合には、Ａ端子がソースでＢ端子がドレインであるトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ソース）との間の電圧は０Ｖであり、閾値電圧以下のため、Ｂ端子（ドレイン）からＡ端子（ソース）に電流は流れない。
一方、Ａ端子の電位がＢ端子の電位よりも高い場合には、Ｂ端子がソースでＡ端子がドレインのトランジスタとみなすことができる。このような場合、Ｃ端子（ゲート）とＡ端子（ドレイン）との電位が同じであるため、Ａ端子の電位がＢ端子を基準として閾値電圧以下の場合にはＡ端子（ドレイン）からＢ端子（ソース）へ電流を通電しない。Ａ端子の電位がＢ端子を基準として閾値電圧以上となると、ゲートにＢ端子（ソース）を基準として閾値電圧以上の電圧が印加され、Ａ端子（ドレイン）からＢ端子（ソース）へ電流を流すことができる。
つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインがカソードでソースがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値電圧となる。
そのため、図３（ａ）に示す第２のトランジスタ１０Ｂの部分は、ダイオードとみなすことができ、図３（ｃ）に示すような等価回路となる。図３（ｃ）に示す等価回路において、双方向スイッチのドレインの電位がソースの電位よりも高い場合、第１のトランジスタ１０Ａのゲートに５Ｖが印加されている場合には、第１のトランジスタ１０Ａはオン状態であり、Ｓ２からＳ１へ電流を流すことが可能となる。ただし、ダイオードの順方向立上り電圧によるオン電圧が発生する。また、双方向スイッチのＳ１の電位がＳ２の電位よりも高い場合、その電圧は第２のトランジスタ１０Ｂからなるダイオードが担い、双方向スイッチ素子のＳ１からＳ２へ流れる電流を阻止する。つまり、第１ゲートに閾値電圧以上の電圧を与え、第２ゲートに閾値電圧以下の電圧を与えることによりいわゆるダイオード動作が可能なスイッチが実現できる。
図４は、半導体素子１０のＶｓ２ｓ１とＩｓ２ｓ１との関係であり、（ａ）は、Ｖｇ１とＶｇ２とを同時に変化させた場合を示し、（ｂ）はＶｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を変化させた場合を示し、（ｃ）はＶｇ１を第１の閾値電圧以下の０ＶとしてＶｇ２を変化させた場合を示している。なお、図４において横軸であるＳ２−Ｓ１間電圧（Ｖｓ２ｓ１）は、第１のオーミック電極１６Ａを基準とした電圧であり、縦軸であるＳ２−Ｓ１間電流（Ｉｓ２ｓ１）は第２のオーミック電極１６Ｂから第１のオーミック電極１６Ａへ流れる電流を正としている。
図４（ａ）に示すように、Ｖｇ１及びＶｇ２が０Ｖの場合及び１Ｖの場合には、Ｖｓ２ｓ１が正の場合にも負の場合にもＩｓ２ｓ１は流れず、半導体素子１０は遮断状態となる。また、Ｖｇ１とＶｇ２とが共に閾値電圧よりも高くなると、Ｖｓ２ｓ１に応じてＩｓ２ｓ１が双方向に流れる導通状態となる。
一方、図４（ｂ）に示すように、Ｖｇ２を第２の閾値電圧以下の０Ｖとし、Ｖｇ１を第１の閾値電圧以下の０Ｖとした場合には、Ｉｓ２ｓ１は双方向に遮断される。しかし、Ｖｇ１を第１の閾値電圧以上の２Ｖ〜５Ｖとした場合には、Ｖｓ２ｓ１が１．５Ｖ未満の場合にはＩｓ２ｓ１が流れないが、Ｖｓ２ｓ１が１．５Ｖ以上になるとＩｓ２ｓ１が流れる。つまり、第２のオーミック電極１６Ｂから第１のオーミック電極１６Ａにのみに電流が流れ、第１のオーミック電極１６Ａから第２のオーミック電極１６Ｂには電流が流れない逆阻止状態となる。また、Ｖｇ１を０Ｖとし、Ｖｇ２を変化させた場合には図４（ｃ）に示すように、第１のオーミック電極１６Ａから第２のオーミック電極１６Ｂにのみに電流が流れ、第２のオーミック電極１６Ｂから第１のオーミック電極１６Ａには電流が流れない逆阻止状態となる。
以上より、半導体素子１０は、そのゲートバイアス条件により、双方向の電流を遮断・通電する双方向スイッチとして機能すると共に、ダイオード動作も可能であり、そのダイオードの電流が通電する方向も切り替えることができる。
第１の実施形態の双方向スイッチは、第１のゲート電極１８Ａがｐ型の導電性を有する第１のコントロール層１９Ａの上に形成され、第２のゲート電極１８Ｂがｐ型の導電性を有する第２のコントロール層１９Ｂの上に形成されている。このため、第１の半導体層１４と第２の半導体層１５との界面領域に生成されるチャネル領域に対して、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂから順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。窒化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂから注入された正孔は同量の電子をチャネル領域内に発生させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きいノーマリオフ型の窒化物半導体層双方向スイッチを実現することが可能となる。
本発明の構造はＪＦＥＴに類似しているが、キャリア注入を意図的に行うという点で、ゲート電界によりチャネル領域内のキャリア変調を行うＪＦＥＴとは全く異なった動作原理により動作する。具体的には、ゲート電圧が３ＶまではＪＦＥＴとして動作するが、ｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合には、ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低オン抵抗の動作が可能となる。さらに、本双方向スイッチでは、第１のゲート電極及び第２のゲート電極の２つから、正孔を注入することができる。そのため、シングルゲートのＦＥＴよりも、さらに電流を増加させ、オン抵抗を低減することが可能となる。
なお、本双方向スイッチは、その半導体層にＳｉと比べて高い絶縁破壊電界を有するＧａＮを用いているため、Ｓｉデバイスの性能を超える低オン抵抗及び高耐圧を両立する双方向スイッチの実現が可能となる。本双方向スイッチでは、耐圧を決定する第１のコントロール層１９Ａと第２のコントロール層１９Ｂとの距離を７．５μｍとした。このようにチャネル領域が短い場合においても、Ｓｉと比べて高い絶縁破壊電界を有するＧａＮを用いているため、Ｓｉを用いた場合と比べて高い耐圧が得られる。また、チャネル領域を短くすることができるため、オン抵抗を低減することができる。
（３）双方向スイッチ用ゲート回路
図５は本実施形態に示す双方向スイッチ用のゲート回路である制御部２０の回路構成の一例を示している。双方向スイッチ用の制御部２０は、第１の電源２１と第２の電源２２とフォトカプラを内蔵したゲート駆動回路２３とを有している。
第１の電源２１と第２の電源２２は絶縁型電源であり、閾値電圧以上の例えば５Ｖを出力している。また、フォトカプラを内蔵したゲート駆動回路２３は、発光ダイオード（ＬＥＤ）とフォトダイオードとからなるフォトカプラを有し、外部からの制御信号によりオン状態とオフ状態とを切り替えることができ且つ制御信号とスイッチ出力とを電気的に分離することができる。図５においては、ゲート駆動回路が内蔵された集積回路を用いる例を示している。このような集積回路は広く市販されているものを用いればよく、例えば東芝社製のフォトカップラＴＬＰ２５１等を用いればよい。また、このようなゲート駆動回路が内蔵された集積回路でなくても、制御信号とスイッチ出力とを電気的に分離できるスイッチであればどのようなものを用いてもよい。
第２の電源２２は５Ｖを出力し、双方向スイッチのＳ２とＧ２との間に接続されている。また、Ｇ１とＳ１との間にはゲート駆動回路２３を介して第１の電源２１が接続されている。また、図１におけるゲートコントローラ９の制御信号源２４がフォトカプラを内蔵したゲート駆動回路２３のＬＥＤに接続されている。
このような構成とすることで、制御信号を電気的に絶縁し、さらに第１の電源２１及び第２の電源２２を絶縁型電源とすることで、本実施形態の双方向スイッチは上アーム側のスイッチング素子に用いても、下アーム側スイッチング素子に使用しても駆動することができる。また、常にＳ２−Ｇ２間に５Ｖが印加されておりＧ２はオン状態である。従って、制御信号源２４がオフ信号を出力している場合には、フォトカプラを内蔵したゲート駆動回路２３はＧ１とＳ１とを電気的に短絡し、Ｓ１−Ｇ１間に０Ｖが印加されるのでＧ１はオフ状態となる。この状態では、双方向スイッチは、先に述べたように、Ｓ２がカソードであり、Ｓ１がアノードであり、順方向立上り電圧が第１ゲートの閾値電圧と等しいダイオードとして動作する。
また、制御信号源２４がオン信号を出力しているとき、フォトカプラを内蔵したゲート駆動回路２３はＧ１とＳ１との間に５Ｖを印加し、Ｇ１はオン状態となる。この状態では、双方向スイッチは、先に述べたように、Ｓ２とＳ１との間にオフセット電圧の発生しない小さなオン抵抗で双方向の電流を通電することができる。
以上説明したように、Ｇ１がオフ状態のときはＳ２がカソードであり、Ｓ１がアノードであるダイオードとして動作し、Ｇ１がオン状態のときは、双方向に電流を通電するＦＥＴとして動作する。
以下では、双方向スイッチがオフ状態であるとは、Ｓ２がカソードであり、Ｓ１がアノードであるダイオードとして一方向にのみ電流を流す第１の動作をすることを意味し、双方向スイッチがオン状態であるとは、Ｓ２とＳ１との間にオフセット電圧の発生しない小さなオン抵抗で双方向に電流を通電する第２の動作をすることを意味する。
なお、双方向スイッチを下アーム側に使用し、且つ直流電源のＧＮＤとゲートコントローラのＧＮＤを共通とする場合、フォトカプラを内蔵したゲート駆動回路を介さずに、ゲートコントローラの制御信号源を直接ゲートバイアス電圧をＧ１−Ｓ１間に印加してもよく、ゲートバイアスのため電源は非絶縁型電源でもよい。
なお、絶縁型電源はトランスを用いたＤＣ／ＤＣコンバータを用いればよい。また、コンデンサと抵抗とダイオードとによりブートストラップ回路を構成し、コンデンサを仮想的な絶縁電源として使用してもよい。
（４） インバータ回路の動作
図１のゲートコントローラ９が実施する１２０度通電方式のＰＷＭ制御動作を図６に示すダイミングチャートを参照して以下に説明する。
上アーム側のスイッチング素子５１ａ〜５１ｃはそれぞれ電気角２π／３のＰＷＭ制御期間を順番にもつ。ＰＷＭ制御期間は、所定のキャリア周波数の逆数であるパルス期間に分割され、各パルス期間に設定された所定のパルス幅期間だけ上アーム側のスイッチング素子をオン状態とし、各パルス間隔期間だけ上アーム側のスイッチング素子をオフ状態とし、このパルス幅期間を調整することによりＰＷＭ制御を行う。
さらに、時点ｔ０〜ｔ２において上アーム側のスイッチング素子５１ａがＰＷＭ制御され、次の時点ｔ２〜ｔ４において上アーム側のスイッチング素子５１ｂがＰＷＭ制御され）、次の時点ｔ４〜ｔ６において上アーム側のスイッチング素子５１ｃがＰＷＭ制御される。つまり、ｔ０〜ｔ２はスイッチング素子５１ａのＰＷＭ制御期間であり、ｔ２〜ｔ４はスイッチング素子５１ｂのＰＷＭ制御期間であり、ｔ４〜ｔ６はスイッチング素子５１ａのＰＷＭ制御期間である。また、時点ｔ５〜ｔ１において下アーム側のスイッチング素子５１ｅが常時通電され、次の時点ｔ１〜ｔ３において下アーム側のスイッチング素子５１ｆが常時通電され、次の時点ｔ３〜ｔ５において下アーム側のスイッチング素子５１ｄが常時通電される。つまり、ｔ５〜ｔ１はスイッチング素子５１ｅの常時通電期間であり、ｔ１〜ｔ３はスイッチング素子５１ｆの常時通電期間であり、ｔ３〜ｔ５はスイッチング素子５１ｄの常時通電期間である。
ＰＷＭ制御期間内において、下アーム側のスイッチング素子５１ｄ〜５１ｆを、それらと同一相の上アーム側のスイッチング素子５１ａ〜５１ｃのオフ期間すなわち、パルス間隔期間ではオン状態とし、パルス幅期間ではオフ状態とする。すなわち、本実施形態では、同一相の上アーム側のスイッチング素子と下アーム側のスイッチング素子とは、ＰＷＭ制御期間において相補動作を行う。
電流の流れを図７（ａ）及び（ｂ）を参照して以下に説明する。図７（ａ）は、図６の時点ｔ０〜ｔ１の間において上アーム側のスイッチング素子５１ａがオン状態である場合を示している。スイッチング素子５１ａから三相ブラシレスＤＣモータ３に流れた電流は、スイッチング素子５１ｅを通じて直流電源に帰還する。このとき、三相ブラシレスＤＣモータ３のステータ巻線には磁気エネルギーが蓄積される。
図７（ｂ）は、図６の時点ｔ０〜ｔ１の間において上アーム側のスイッチング素子５１ａがオフ状態である場合を示している。三相ブラシレスＤＣモータ３のステータ巻線に蓄積された磁気エネルギーにより、フライホイル電流が、スイッチング素子５１ｄと三相ブラシレスＤＣモータ３及びスイッチング素子５１ｅを通じて還流する。
スイッチング素子５１ｄは双方向スイッチであり、先に述べたようにオフ状態の場合にはＳ２がカソードであり、Ｓ１がアノードであり、順方向立上り電圧が第２ゲートの閾値電圧と等しいダイオードの状態となっている。そのため、スイッチング素子５１ｄがオフ時に、フライホイル電流はＳ１からＳ２へ流れる。従って、高い順方向立上り電圧（１．５Ｖ）により、大きな損失が発生する。一方で、双方向スイッチがオン状態の場合にはオフセット電圧のない電流−電圧特性を有するＦＥＴとして動作することが可能である。図６に示す時点ｔ０〜ｔ１の間において、スイッチング素子５１ａがオフ状態の場合にはスイッチング素子５１ｄはオン状態であるので、ＦＥＴとして動作し、小さなオン電圧で通電でき、少ない損失でフライホイル電流を通電することが可能となる。さらにダイオードに起因する発熱を大幅に低減でき、冷却機構の簡素化、インバータの高効率化が可能となる。もちろん、双方向スイッチをＦＥＴとして動作させ、フライホイル電流を通電する場合のオン電圧は、双方向スイッチのダイオード動作時のオン電圧より低くなるように、双方向スイッチのＦＥＴ動作時のオン抵抗を設定する。
また、上記説明では、Ｕ相のＰＷＭ制御期間だけを説明したが、残る２つの相についても同じあり、説明を省略する。
さらに、図６において、同一相のスイッチング素子５１ａと５１ｄとは、自己のＰＷＭ制御期間において、相手が完全に又はほとんどオフ状態となってからオン状態とすることが好ましい。この切替期間の間にはスイッチング素子５１ａと５１ｄとが共にオフとなるデットタイムを設けることが好ましい。このようなデットタイムを設けることにより、２つのスイッチング素子が同時にオン状態となることによる電源の短絡及び大きな電力損失の発生を防止することができる。なお、デットタイムにおいても、双方向スイッチからなるスイッチング素子５１ｄはダイオード動作をするオフ状態となっている。そのため、Ｓ１からＳ２へフライホイル電流を通電することが可能であり、インダクタンスに流れる電流を急激に遮断するような動作とはならず、スイッチング素子５１ｄの破壊を防止することができる。なお、Ｕ相のアームの動作について説明したが、Ｖ相及びＷ相のアームにおけるスイッチング素子の動作においても同様である。なお、図６においてＰＷＭ−Ｕ、ＰＷＭ−Ｖ、ＰＷＭ−Ｗはそれぞれ各相のＰＷＭ制御期間を示す。
なお、スイッチング素子５１ｄ、５１ｅ及び５１ｆは、寄生ダイオードがなく、フライホイル電流はスイッチング素子自身に流れる。そのため、スイッチング素子をダイオード動作させる場合に、ＦＲＤよりも良好なリカバリ特性を示す。このため、リカバリ電流に起因したスイッチングロスを低減することが可能であり、インバータの損失を低減することができる。
なお、スイッチング素子５１ａの寄生ダイオードには通常電流が流れないため発熱はなく、ＭＯＳトランジスタ等の通常のトランジスタを使用することができるため、ゲート１つの制御でよく、ゲート回路が簡単になる。
図１で上アーム側のスイッチング素子にＭＯＳトランジスタを用いた場合の例を示したが、上アーム側のスイッチング素子は、ＩＧＢＴにフライホイルダイオードを逆接続したものを使用してもよく、バイポーラトランジスタにフライホイルダイオードを逆接続したものを使用してもよく、フライホイルダイオードを逆並列に接続したノーマリオフの窒化物半導体を用いた電界効果トランジスタを使用してもよい。また、ノーマリオフの窒化物半導体を用いた電界効果トランジスタの場合には第２の実施形態において説明するようにフライホイルダイオードを接続しなくてもよい。
なお、下アーム側のスイッチング素子である双方向スイッチは、ダイオードとして動作できるため、外部にフライホイル電流を通電するためのダイオードを逆並列に接続する必要がなく、より低コストでインバータ回路を構成できる利点がある。
なお、本実施形態は、スイッチング素子５１ｄ、５１ｅ及び５１ｆを用いて相補動作を行うことで、ダイオード動作からＦＥＴ動作に遷移させる動作の例を示したが、相補動作をしなくてもよい。具体的には、ＰＷＭ−Ｕの期間においてスイッチング素子５１ｄはダイオード動作だけをしてもよく、ＰＷＭ−Ｖの期間においてスイッチング素子５１ｅはダイオード動作だけをしてもよく、ＰＷＭ−Ｗの期間においてスイッチング素子５１ｆはダイオード動作だけをしてもよい。
（第１の実施形態の第１変形例）
第１の実施形態では、上アーム側のスイッチング素子をＭＯＳトランジスタとし、下アーム側のスイッチング素子を双方向スイッチとし、上アーム側のスイッチング素子をＰＷＭ制御する場合について述べた。本変形例は、上アーム側のスイッチング素子を双方向スイッチとし、下アーム側のスイッチング素子をＭＯＳトランジスタとし、下アーム側のスイッチング素子をＰＷＭ制御する例について説明する。その場合の回路図を図８に、タイミングチャートを図９に示す。
三相インバータ回路７は、印加された直流電圧を三相交流電圧に変換して三相ブラシレスＤＣモータ３に出力する直交変換回路であって、双方向スイッチからなるスイッチング素子５４ａ〜５４ｃとＭＯＳトランジスタからなるスイッチング素子５４ｄ〜５４ｆを有している。
また、スイッチング素子５４ａはＵ相の上アーム側のスイッチング素子であり、スイッチング素子５４ｂはＶ相の上アーム側のスイッチング素子であり、スイッチング素子５４ｃはＷ相の上アーム側のスイッチング素子である。同様に、スイッチング素子５４ｄはＵ相の下アーム側のスイッチング素子であり、スイッチング素子５４ｅはＶ相の下アーム側のスイッチング素子であり、スイッチング素子５４ｆはＷ相の下アーム側のスイッチング素子である。
スイッチング素子５４ａ、５４ｂ、５４ｃである双方向スイッチのＳ２は直流電源１のプラス側と接続されている。スイッチング素子５４ａである双方向スイッチのＳ１はＵ相とスイッチング素子５４ｄであるＭＯＳトランジスタのドレインに接続されている。スイッチング素子５４ｂである双方向スイッチのＳ１はＶ相とスイッチング素子５４ｅであるＭＯＳトランジスタのドレインに接続されている。スイッチング素子５４ｃである双方向スイッチのＳ１はＷ相とスイッチング素子５４ｆであるＭＯＳトランジスタのドレインに接続されている。スイッチング素子５４ｄ、５４ｅ、５４ｆである双方向スイッチのＳ１は直流電源１のマイナス側と接続されている。
また、スイッチング素子５４ａ、５４ｂ、５４ｃである双方向スイッチには、双方向スイッチ用のゲート回路５５ａ、５５ｂ、５５ｃが接続され、これは第１の実施形態において説明したゲート回路と同一でよい。
また、スイッチング素子５４ｄ、５４ｅ、５４ｆであるＭＯＳトランジスタには、ゲート回路５５ｄ、５５ｅ、５５ｆがそれぞれ接続され、これは周知のものである。
このような三相インバータ回路７において、ゲートコントローラ９が実施する１２０度通電方式のＰＷＭ制御動作を図８を用いて説明する。
下アーム側のスイッチング素子５４ｄ〜５４ｆを電気角１２０度ごとに順番にＰＷＭ制御し、上アーム側のスイッチング素子５４ａ〜５４ｃを電気角１２０度ごとに常時通電させる。このようにすることで、第１の実施形態のインバータ回路と同様に、ダイオードで発生する損失を抑えることができ、発熱を抑え、インバータの高効率化し、冷却機構を小さくすることができる。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。
（１）モータ駆動回路の構成
本実施形態に係るモータ駆動回路における回路を図１０を参照して以下に説明する。図１０は、三相ブラシレスＤＣモータを駆動するモータ駆動回路を示す図である。図１０に示すように、第２の実施形態のモータ駆動回路２は、直流電源１から直流電力を供給され、永久磁石型同期機からなる三相ブラシレスＤＣモータを駆動する。
モータ駆動回路２は、平滑コンデンサ４と三相インバータ回路８とゲートコントローラ９とを備えている。
三相ブラシレスＤＣモータ３は、Ｕ相巻線、Ｖ相巻線、Ｗ相巻線をスター接続（あるいはデルタ接続）してなり、オータには所定対数の界磁磁石を装備している。
三相インバータ回路８は、直流電源１から印加された直流電圧を三相交流電圧に変換して三相ブラシレスＤＣモータ３に出力する直交変換回路であり、双方向スイッチであるスイッチング素子５６ａ〜５６ｆを有している。ここで定義する双方向スイッチとは、少なくともどちらか一方向の電流を遮断する第１の動作モードと、双方向の電流を通電する第２の動作モードとを有するスイッチである。
また、本発明に使用した双方向スイッチは、第１のオーミック電極であるドレイン（Ｄ）及び第２のオーミック電極であるソース（Ｓ）とゲート（Ｇ）とを有し、ドレインとソースとの間に流れる電流を、ゲートに印加する電圧と電流とにより制御する。
また、スイッチング素子５６ａはＵ相の上アーム側のスイッチング素子であり、スイッチング素子５６ｂはＶ相の上アーム側のスイッチング素子であり、スイッチング素子５６ｃはＷ相の上アーム側のスイッチング素子である。同様に、スイッチング素子５６ｄはＵ相の下アーム側のスイッチング素子であり、スイッチング素子５６ｅはＶ相の下アーム側のスイッチング素子であり、スイッチング素子５６ｆはＷ相の下アーム側のスイッチング素子である。
スイッチング素子５６ａ、５６ｂ、５６ｃのドレインはそれぞれ直流電源１のプラス側と接続されている。スイッチング素子５６ａのソースはＵ相とスイッチング素子５６ｄのドレインに接続されている。スイッチング素子５６ｂのソースはＶ相とスイッチング素子５６ｅのドレインに接続されている。スイッチング素子５６ｃのソースはＷ相とスイッチング素子５６ｆのドレインに接続されている。スイッチング素子５６ｄ、５６ｅ、５６ｆのソースは直流電源１のマイナス側と接続されている。
また、スイッチング素子５６ａ、５６ｂ、５６ｃには、それぞれ上アーム側のゲート回路５７ａ、５７ｂ、５７ｃが接続されている。上アーム側のゲート回路は、入力信号の基準電位から電気的に絶縁して、異なる電位の回路に信号を伝達することができるレベルシフト回路と、フローティングのゲート駆動回路と、ゲートバイアス用の絶縁電源を有している。ゲートコントローラから入力された制御信号は、レベルシフトを介してゲート回路に入力され、スイッチング素子のゲートとソースとの間に絶縁電源から供給される電圧と電流を印加し、スイッチング素子５６ａ、５６ｂ、５６ｃを制御できる。これらのゲート回路は周知のものを用いればよい。
また、スイッチング素子５６ｄ、５６ｅ、５６ｆには、下アーム側のゲート回路５７ｄ、５７ｅ、５７ｆが接続されている。下アーム側のゲート回路は、ゲート駆動回路と、ゲートバイアス用の電源を有している。ゲートコントローラから入力された制御信号は、ゲート回路に入力され、スイッチング素子のゲートとソースとの間に電源から供給される電圧と電流を印加し、スイッチング素子５６ｄ、５６ｅ、５６ｆを制御できる。これらのゲート回路は周知のものを用いればよい。
ゲートコントローラ９は、ゲート回路５７ａ〜５７ｆを介してスイッチング素子５６ａ〜５６ｆのオン状態とオフ状態とを制御し、三相ブラシレスＤＣモータ３を１２０度通電型ＰＷＭ制御するための制御回路である。これは、周知のゲートコントローラであり、説明を省略する。
なお、ゲートコントローラ９は、三相ブラシレスＤＣモータ３の回転角度に応じて各相のスイッチング素子５６ａ〜５６ｆの通電及び遮断を切り替える動作をする。このため、三相インバータ回路８が出力する三相交流電圧又は電流に基づいて三相ブラシレスＤＣモータ３の回転角度を推定して通電位相切替制御を行う。三相ブラシレスＤＣモータ３にレゾルバ等の回転角度センサを設けてその出力信号に基づいて通電位相切替制御を行ってもよい。
また、ゲートコントローラ９は、外部から入力されるトルク指令等に基づいて三相ブラシレスＤＣモータ３の発生トルクをそれに一致させるトルク制御を行うことが好ましい。このためには、例えば三相インバータ回路８が出力する三相交流電流を検出し、上記トルク指令に相当する目標電流にこの検出電流が一致するように上アーム側のスイッチング素子５６ａ〜５６ｃを電気角２π／３ごとにＰＷＭ制御すればよい。
（２）スイッチング素子の構成と動作
本発明の第２の実施形態に用いた双方向スイッチであるスイッチング素子について図面を参照して説明する。図１１（ａ）及び（ｂ）は本実施形態に係るスイッチング素子の構造であり、図１１（ａ）は平面構造を示しており、（ｂ）は（ａ）のXIｂ−XIｂ線における断面構造を示している。
図１１に示すように第２の実施形態のスイッチング素子は、窒化物半導体を用いたノーマリオフ型のヘテロ接合ＦＥＴである。ヘテロ接合ＦＥＴである半導体素子３０は、シリコン（Ｓｉ）からなる基板３１の上にバッファ層３２を介在させて形成された半導体層積層体３３を有している。バッファ層３２は、厚さが１０ｎｍの窒化アルミニウム（ＡｌＮ）と厚さが１０ｎｍの窒化ガリウム（ＧａＮ）とが交互に積層され、厚さが２μｍである。半導体層積層体３３は、第１の半導体層３４と第１の半導体層３４と比べてバンドギャップが大きい第２の半導体層３５とが基板側から順次積層されている。本実施形態においては、第１の半導体層３４は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層であり、第２の半導体層３５は、厚さが２０ｎｍのｎ型の窒化アルミニウムガリウム（ＡｌＧａＮ）層である。
第１の半導体層３４の第２の半導体層３５とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０13ｃｍ-2以上で且つ移動度が１０００ｃｍ2Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
半導体層積層体３３の上には、互いに間隔をおいてソースとなる第１のオーミック電極３６Ａとドレインとなる第２のオーミック電極３６Ｂとが形成されている。第１のオーミック電極３６Ａ及び第２のオーミック電極３６Ｂは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接合を形成している。図１１においては、コンタクト抵抗を低減するために、第２の半導体層３５の一部を除去すると共に第１の半導体層３４を４０ｎｍ程度掘り下げて、第１のオーミック電極３６Ａ及び第２のオーミック電極３６Ｂが第２の半導体層３５と第１の半導体層３４との界面に接するように形成した例を示している。なお、第１のオーミック電極３６Ａ及び第２のオーミック電極３６Ｂは、第２の半導体層３５の上に形成してもよい。
第１のオーミック電極３６Ａの上に金（Ａｕ）とチタン（Ｔｉ）からなる第１のオーミック電極配線６１が形成され、第１のオーミック電極１６Ａと電気的に接続している。第２のオーミック電極３６Ｂの上に金（Ａｕ）とチタン（Ｔｉ）からなる第２のオーミック電極配線６２が形成され、第２のオーミック電極３６Ｂと電気的に接続している。
ｎ型の第２の半導体層３５の上における第１のオーミック電極３６Ａと第２のオーミック電極３６Ｂとの間の領域には、ｐ型半導体層であるコントロール層３９が選択的に形成されている。コントロール層３９の上にはゲート電極３８が形成されている。ゲート電極３８は、それぞれパラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、コントロール層３９とオーミック接触している。
第２の半導体層３５及びコントロール層３９を覆うように窒化シリコン（ＳｉＮ）からなる保護膜３７が形成されている。保護膜３７を形成することで、いわゆる電流コラプスの原因となる欠陥を保障し、電流コラプスを改善することが可能となる。
コントロール層３９は、厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。コントロール層３９と第２の半導体層３５とによりｐｎ接合が形成される。これにより、ソース電極である第１のオーミック電極３６Ａとゲート電極３８との間の電圧が例えば０Ｖの場合には、ｐ型ＧａＮからなるコントロール層３９からチャネル領域中に空乏層が広がり、第２のオーミック電極３６Ｂから第１のオーミック電極３６Ａへ流れるチャネルに流れる電流を遮断することができ、いわゆるノーマリオフ動作をする半導体素子を実現している。各半導体層の膜厚を例に挙げたような構成とすることにより、閾値電圧は１．５Ｖとなる。
図１１に示すように、本実施形態の半導体素子３０はマルチフィンガ型のＦＥＴであり、第１のオーミック電極３６Ａ、ゲート電極３８及び第２のオーミック電極３６Ｂからなるユニットが、第２のオーミック電極３６Ｂを中心に交互に反転して複数配置されているとみなすことができる。
また、半導体素子３０は、デバイスが形成されている活性領域６５と、パット電極及び配線構造が形成されている不活性領域６６とが形成されている。不活性領域６６は、ボロン等のイオン（Ｂ）を注入することで、選択的に半導体層積層体３３を高抵抗化した領域である。
不活性領域６６の上には、金（Ａｕ）からなる第１のオーミック電極パット６７、第２のオーミック電極パット６８、ゲート電極パット６９が、窒化シリコン（ＳｉＮ）からなる絶縁膜（図示せず）を介して形成されている。第１のオーミック電極配線６１は第１のオーミック電極パット６７と電気的に接続され、第２のオーミック電極配線６２は第２のオーミック電極パット６８と電気的に接続されている。また、ゲート電極３８と電気的に接続されている第１のゲート電極配線６３は、ゲート電極１８と同一の材料であり、絶縁膜に形成された開口部を介してゲート電極パット６９と電気的に接続されている。このような構造とすることで、ＦＥＴのゲート幅を非常に大きくすることができ、大電流動作可能なＦＥＴを構成することが可能となる。
半導体素子３０は、ゲート電極３８がｐ型の導電性を有するコントロール層３９の上に形成されている。このため、第１の半導体層３４と第２の半導体層３５との界面領域に生成されるチャネル領域に対して、ゲート電極３８から順方向のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。
窒化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しない。このため、注入された正孔は同量の電子をチャネル領域内に発生させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きく、低抵抗なノーマリオフ型の窒化物半導体スイッチング素子を実現することが可能となる。
半導体素子３０は、ｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合に、ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低オン抵抗の動作が可能となる。
図１２は、半導体素子３０の電流−電圧特性を示す図である。図１２では、横軸は第１のオーミック電極３６Ａと第２のオーミック電極３６Ｂとの間の電圧（Ｖｓ２ｓ１）であり、縦軸は単位ゲート幅（１ｍｍ）当たりの第２のオーミック電極３６Ｂと第１のオーミック電極３６Ａとの間に流れる電流（Ｉｓ２ｓ１）であり、Ｖｇｓ１はゲート電極３８と第１のオーミック電極との間の電圧である。ここでは、Ｖｓ２ｓ１の正負を、第２のオーミック電極３６Ｂ電位が第１のオーミック電極３６Ａの電位よりも高い場合に正、第１のオーミック電極３６Ａの電位が第２のオーミック電極３６Ｂの電位よりも高い場合に負としている。また、Ｉｓ２ｓ１の正負を、第２のオーミック電極３６Ｂから第１のオーミック電極３６Ａへ流れる電流を正、第１のオーミック電極３６Ａから第２のオーミック電極３６Ｂへ流れる電流を負としている。
半導体素子３０は、Ｖｇｓ１が閾値電圧以下の０Ｖの場合において、第２のオーミック電極３６Ｂから第１のオーミック電極３６Ａへ流れる電流を遮断し、第１のオーミック電極３６Ａから第２のオーミック電極３６Ｂへ流れる電流を通電する第１の動作を実現できる。これは、Ｖｓ２ｓ１が正の領域において、ゲートとして機能するｐ型のコントロール層３９から半導体層積層体３３中に空乏層が広がり、ドレインである第２のオーミック電極３６Ｂからソースである第１のオーミック電極３６Ａへ流れる電流を遮断しているためである。
また、Ｖｓ２ｓ１が負の領域では、第１のオーミック電極３６Ａの電位が第２のオーミック電極３６Ｂの電位より高いため、第１のオーミック電極３６Ａがドレイン、第２のオーミック電極３６Ｂがソースであるトランジスタとみなすことができる。例えばＶｓ２ｓ１が−３Ｖの場合、ドレインである第１のオーミック電極３６Ａとゲート電極３８とは同じ電位であり、ソースである第２のオーミック電極３６Ｂとの間の電圧は３Ｖとなる。従って、ゲートとソースとの間に閾値電圧以上の３Ｖが印加され、ドレインとソースとの間に３Ｖの電圧が印加されたトランジスタとみなすことができる。そのため、ドレインである第１のオーミック電極３６Ａからソースである第２のオーミック電極３６Ｂへ電流を通電することができる。第１のオーミック電極３６Ａから第２のオーミック電極３６Ｂへ電流が流れる際には、ゲートの閾値電圧に対応する１．５Ｖのオフセット電圧が発生する。
一方、Ｖｇｓ１が閾値電圧以上の５Ｖの場合には、オフセット電圧がない電流−電圧特性で第１のオーミック電極３６Ａと第２のオーミック電極３６Ｂとの間に双方向の電流を通電する第２の動作を実現することができる。これは、ゲートとして機能するｐ型のコントロール層３９から、半導体層積層体３３中に空乏層が広がっていないため、チャネル領域に双方向の電流を通電することができるためである。
なお、半導体素子３０の閾値電圧は、チャネル領域のキャリア濃度により変化する。このため、例えばＡｌＧａＮ層である第２の半導体層３５の厚さを厚くする又はＡｌの組成を大きくすることにより、チャネル領域のキャリア濃度を高め、閾値電圧を例えば０．５Ｖに低減することができる。このようにすれば、閾値電圧に起因するオフセット電圧が低下するため、Ｖｇｓ１が閾値電圧以下の場合に、第１のオーミック電極３６Ａから第２のオーミック電極３６Ｂへ電流が流れる際のオン抵抗を低減することができる。
なお、半導体素子３０は、ゲートに閾値電圧以下の例えば０Ｖの電圧が印加された場合、Ｖｓ２ｓ１が正の領域で、Ｖｓ２ｓ１が例えば３００Ｖもの高電圧となっても、１×１０-6Ａ／ｍｍ以下の小さい遮断電流でオフ状態を維持することができる。
以上説明したように半導体素子３０は、閾値電圧以下の電圧がゲート電極３８に印加された場合、第２のオーミック電極３６Ｂをカソード、第１のオーミック電極３６Ａをアノードとみなしたダイオードと同じ動作をする。
半導体素子３０がダイオードとして動作する際のリカバリ特性を図１３に示す。図１３において、縦軸はカソードであるドレインとアノードであるソースとの間の電流（Ｉｄｓ）であり、横軸は時間である。また、Ｉｄｓの正負は前述した正負の方向と同じである。測定の際には４Ａの電流を通電後、高電圧を印加した。図１３に示すように、半導体素子３０をダイオード動作させた際のリカバリ電流は、通常のＦＲＤのリカバリ電流より小さいことが明らかである。つまり、半導体素子３０をインバータに用いる場合には、自らがフライホイルダイオードとして動作するため、外付けのフライホイルダイオードが不要である。また、フライホイルダイオードとして動作する際には従来のＦＲＤよりもはるかにリカバリ電流を小さくすることができる。このため、従来のＦＲＤを外付けしたＩＧＢＴと比べ、スイッチングロスを低減することができる。
このような、非常にリカバリ電流が小さいダイオードとしての動作は、窒化物半導体を用いたヘテロ接合ＦＥＴであることによって可能となる。通常のシリコンを用いたＭＯＳＦＥＴの場合、構造上必ずボディーダイオードが存在する。ボディーダイオードが存在するため、ＭＯＳＦＥＴをスイッチング素子として用いる場合には、フライホイルダイオードを外付けする必要がない。しかし、ボディーダイオードは、ｐｎ接合ダイオードであり、ＦＲＤよりもはるかにリカバリ電流が大きい。このため、リカバリ電流による電力損失が大きく、発熱を低減することができない。
（４）インバータ回路の動作
図１０のゲートコントローラ９が実施する１２０度通電方式のＰＷＭ制御動作を図１４に示すタイミングチャートを参照して以下に説明する。
上アーム側のスイッチング素子５６ａ〜５６ｃはそれぞれ電気角２π／３のＰＷＭ制御期間を順番にもつ。ＰＷＭ制御期間は、所定のキャリア周波数の逆数であるパルス期間に分割され、各パルス期間に設定された所定のパルス幅期間だけ上アーム側のスイッチング素子をオン状態とし、各パルス間隔期間だけ上アーム側のスイッチング素子をオフ、このパルス幅期間を調整することによりＰＷＭ制御を行う。
さらに、時点ｔ０〜ｔ２において上アーム側のスイッチング素子５６ａがＰＷＭ制御され、次の時点ｔ２〜ｔ４において上アーム側のスイッチング素子５６ｂがＰＷＭ制御され）、次の時点ｔ４〜ｔ６において上アーム側のスイッチング素子５６ｃがＰＷＭ制御される。つまり、ｔ０〜ｔ２はスイッチング素子５６ａのＰＷＭ制御期間であり、ｔ２〜ｔ４はスイッチング素子５６ｂのＰＷＭ制御期間であり、ｔ４〜ｔ６はスイッチング素子５６ｃのＰＷＭ制御期間である。また、時点ｔ５〜ｔ１において下アーム側のスイッチング素子５６ｅが常時通電され、次の時点ｔ１〜ｔ３において下アーム側のスイッチング素子５６ｆが常時通電され、次の時点ｔ３〜ｔ５において下アーム側のスイッチング素子５６ｄが常時通電される。つまり、ｔ５〜ｔ１はスイッチング素子５６ｅの常時通電期間であり、ｔ１〜ｔ３はスイッチング素子５６ｆの常時通電期間であり、ｔ３〜ｔ５はスイッチング素子５６ｄの常時通電期間である。
ＰＷＭ制御期間内において、下アーム側のスイッチング素子５６ｄ〜５６ｆを、それらと同一相の上アーム側のスイッチング素子５６ａ〜５６ｃのオフ期間すなわち、パルス間隔期間ではオン状態とし、パルス幅期間ではオフ状態とする。すなわち、本実施形態では、同一相の上アーム側のスイッチング素子と下アーム側のスイッチング素子とは、ＰＷＭ制御期間において相補動作を行う。
電流の流れを図１５（ａ）及び（ｂ）を参照して以下に説明する。図１５（ａ）は、図１０の時点ｔ０〜ｔ１の間において上アーム側のスイッチング素子５６ａがオン状態である場合を示している。スイッチング素子５６ａから三相ブラシレスＤＣモータ３に流れた電流は、スイッチング素子５６ｅを通じて直流電源に帰還する。この際に、三相ブラシレスＤＣモータ３のステータ巻線には磁気エネルギーが蓄積される。
図１５（ｂ）は、図１０の時点ｔ０〜ｔ１の間において上アーム側のスイッチング素子５６ａがオフ状態である場合を示している。三相ブラシレスＤＣモータ３のステータ巻線に蓄積された磁気エネルギーにより、フライホイル電流が、スイッチング素子５６ｄと三相ブラシレスＤＣモータ３、スイッチング素子５６ｅを通じて還流する。
スイッチング素子５６ｄは双方向スイッチであり、前述した通り、オフ時（Ｖｇｓ＝０Ｖ）にはドレインがカソード、ソースがアノードのダイオードとみなすことができる。そのため、スイッチング素子５６ｄがオフ時に、フライホイル電流はソースからドレインへ流れる。従って、従来のインバータでは外付けのフライホイルダイオードにフライホイル電流が通電していたが、本発明ではスイッチング素子５６ｄに通電することができるため、外付けのフライホイルダイオードを設けなくてもよい。
また、フライホイル電流がスイッチング素子５６ｄのソースからドレインへ通電している場合において、Ｖｇｓが０Ｖとなると、オフセット電圧（１．５Ｖ）により、通電損失が発生する。このときに、スイッチング素子５６ｄをオン状態（Ｖｇｓ＝５Ｖ）とすることにより、スイッチング素子５６ｄはオフセット電圧がない電流−電圧特性のもとでフライホイル電流を通電することが可能となる。従って、小さなオン電圧でフライホイル電流を通電でき、インバータの損失を低減することが可能となる。また、従来インバータで発生していたフライホイルダイオードに起因する発熱を大幅に低減でき、冷却機構の簡素化、インバータの高効率化及び小型化が可能となる。もちろん、スイッチング素子をオン状態とし、フライホイル電流を通電する場合のオン電圧は、双方向スイッチのダイオード動作時のオン電圧より低くなるように、双方向スイッチのオン状態のオン抵抗を設定する。
上記説明では、Ｕ相のＰＷＭ制御期間だけを説明したが、残る２つの相についても同じあり、説明を省略する。
さらに、図１４において、同一相のスイッチング素子５６ａと５６ｄとは、自己のＰＷＭ制御期間において、相手が完全に又はほとんどオフ状態となってからオン状態とすることが好ましい。この切替期間の間にはスイッチング素子５６ａと５６ｄとが共にオフ状態となるデットタイムを設けることが好ましい。このようなデットタイムを設けることで、２つのスイッチング素子が同時にオン状態となることによる電源の短絡及び大きな電力損失の発生を防止することができる。なお、デットタイムにおいても、双方向スイッチからなるスイッチング素子５６ｄはダイオード動作をするオフ状態となっている。そのため、ソースからドレインへフライホイル電流を通電することが可能であり、インダクタンスに流れる電流を急激に遮断するような動作とはならず、スイッチング素子５６ｄの破壊を防止することができる。なお、Ｕ相のアームの動作について説明したが、Ｖ相及びＷ相のアームにおけるスイッチング素子の動作においても同様である。なお、図１４においてＰＷＭ−Ｕ、ＰＷＭ−Ｖ、ＰＷＭ−Ｗはそれぞれ各相のＰＷＭ制御期間を示す。
なお、図１４においてスイッチング素子５６ｄ〜５６ｆは、スイッチング素子５６ａ〜５６ｃに合わせて相補動作をしているが、しなくてもよい。具体的には、ＰＷＭ−Ｕ期間にスイッチング素子５６ｄはダイオード動作だけをしてもよく、ＰＷＭ−Ｖ期間にスイッチング素子５６ｅはダイオード動作だけをしてもよく、ＰＷＭ−Ｗ期間にスイッチング素子５６ｆはダイオード動作だけをしてもよい。
本実施形態において、１２０度通電方式のＰＷＭ制御を説明したが、１８０度通電方式においても同様の相補動作を行うことにより同様の効果を奏することができる。また、１８０度通電方式の場合、モータは、３相の誘導電動機でもよい。
なお、図１０に示すモータ駆動回路の各スイッチング素子に、バリスタ又はツェナーダイオード等のサージ吸収素子を並列に接続してもよい。このような構成とすることにより、雷又は電源の異常等によりスイッチング素子の耐圧を超える高電圧が、外部からスイッチング素子に瞬間的に印加された場合に、サージを吸収できる。このとき、サージ吸収素子のクランプ電圧は、接続されるスイッチング素子の耐圧よりも高くすることが好ましい。
また、上アーム側のスイッチング素子５６ａ〜５６ｃに、ＭＯＳトランジスタやＦＲＤを並列接続したＩＧＢＴを使用してもよい。この場合にも、下アーム側のスイッチング素子５６ｄ〜５６ｆにはフライホイルダイオードが不要なため、部品点数を削減することができる。
なお、上アーム側のスイッチング素子５６ａ〜５６ｃのゲートバイアス用電源にブートストラップ回路を用いてもよい。
第２の実施形態においても、第１の実施形態の一変形例に示したように下アーム側のスイッチング素子をＰＷＭ制御してもよい。
なお、各実施形態及び変形例では、１２０度通電方式のＰＷＭ制御を説明したが、１８０度通電方式においても同様の相補動作を行うことにより同様の効果を奏することができる。
なお、本発明に使用した双方向スイッチは、ｐ型半導体を用いてノーマリーオフ化しているが、Ｎｉ等を用いたショットキー接合のゲート電極を有するノーマリーオン型の双方向スイッチでもよい。その場合、ゲート回路には、負バイアス回路を用い、双方向スイッチがオフ状態のときには、負バイアスをゲート電極に印加する。また、ゲート電極と半導体層積層体の間にＳｉＯ2又はＡｌＮ等の絶縁膜を形成し、ＭＩＳ構造としてもよい。
本発明に係るモータ駆動回路は、リカバリ電流に起因するスイッチングロス及びスイッチング素子の通電ロスの低減を実現でき、３相モータ用のモータ駆動回路等として有用である。
本発明の第１の実施形態に係るモータ駆動回路を示す回路図である。 本発明の第１の実施形態に係る双方向スイッチとそのゲート回路を示す図である。 本発明の第１の実施形態に係る双方向スイッチの等価回路を示す図である。 本発明の第１の実施形態に係る双方向スイッチの電流−電圧特性を示すグラフである。 本発明の第１の実施形態に係るゲート駆動回路を示す図である。 本発明の第１の実施形態に係るモータ駆動回路の動作のタイミングチャートである。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係るモータ駆動回路の動作における電流の流れであり、（ａ）は上アーム側のスイッチング素子のパルス幅期間の動作を示す図であり、（ｂ）は上アーム側のスイッチング素子のパルス間隔期間の動作を示す図である。 本発明の第１の実施形態の第１変形例に係るモータ駆動回路を示す回路図である。 本発明の第１の実施形態の第１変形例に係るモータ駆動回路の動作のタイミングチャートを示す図である。 本発明の第２の実施形態に係るモータ駆動回路を示す回路図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る双方向スイッチであり、（ａ）は平面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図である。 本発明の第２の実施形態に係る双方向スイッチの電流−電圧特性を示すグラフである。 本発明の第２の実施形態に係る双方向スイッチをダイオードとして動作させた場合のリカバリ特性を示すグラフである。 本発明の第２の実施形態に係るモータ駆動回路の動作のタイミングチャートである。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係るモータ駆動回路の動作における電流の流れであり、（ａ）は上アーム側のスイッチング素子のパルス幅期間の動作を示す図であり、（ｂ）は上アーム側のスイッチング素子のパルス間隔期間の動作を示す図である。
符号の説明
１ 直流電源
２ モータ駆動回路
３ 三相ブラシレスＤＣモータ
４ 平滑コンデンサ
５ 三相インバータ回路
７ 三相インバータ回路
８ 三相インバータ回路
９ ゲートコントローラ
１０ 半導体素子
１０Ａ 第１のトランジスタ
１０Ｂ 第２のトランジスタ
１１ 基板
１２ バッファ層
１３ 半導体層積層体
１４ 第１の半導体層
１５ 第２の半導体層
１６Ａ 第１のオーミック電極
１６Ｂ 第２のオーミック電極
１７ 保護膜
１８Ａ 第１のゲート電極
１８Ｂ 第２のゲート電極
１９Ａ 第１のコントロール層
１９Ｂ 第２のコントロール層
２０ 制御部
２１ 第１の電源
２２ 第２の電源
２３ ゲート駆動回路
２４ 制御信号源
３０ 半導体素子
３１ 基板
３２ バッファ層
３３ 半導体層積層体
３４ 第１の半導体層
３５ 第２の半導体層
３６Ａ 第１のオーミック電極
３６Ｂ 第２のオーミック電極
３７ 保護膜
３８ ゲート電極
３９ コントロール層
５１ａ スイッチング素子
５１ｂ スイッチング素子
５１ｃ スイッチング素子
５１ｄ スイッチング素子
５１ｅ スイッチング素子
５１ｆ スイッチング素子
５２ａ ゲート回路
５２ｂ ゲート回路
５２ｃ ゲート回路
５２ｄ ゲート回路
５２ｅ ゲート回路
５２ｆ ゲート回路
５３ａ ダイオード
５３ｂ ダイオード
５３ｃ ダイオード
５４ａ スイッチング素子
５４ｂ スイッチング素子
５４ｃ スイッチング素子
５４ｄ スイッチング素子
５４ｅ スイッチング素子
５４ｆ スイッチング素子
５５ａ ゲート回路
５５ｂ ゲート回路
５５ｃ ゲート回路
５５ｄ ゲート回路
５５ｅ ゲート回路
５５ｆ ゲート回路
５６ａ スイッチング素子
５６ｂ スイッチング素子
５６ｃ スイッチング素子
５６ｄ スイッチング素子
５６ｅ スイッチング素子
５６ｆ スイッチング素子
５７ａ ゲート回路
５７ｂ ゲート回路
５７ｃ ゲート回路
５７ｄ ゲート回路
５７ｅ ゲート回路
５７ｆ ゲート回路
６１ 第１のオーミック電極配線
６２ 第２のオーミック電極配線
６３ ゲート電極配線
６５ 活性領域
６６ 不活性領域
６７ 第１のオーミック電極パット
６８ 第２のオーミック電極パット
６９ ゲート電極パット

Claims (13)

  1. 三相モータを駆動するモータ駆動回路であって、
    前記三相モータの各相の上アームを駆動する３つの上アーム側スイッチング素子と、各相の下アームを駆動する３つの下アーム側スイッチング素子とを有する三相インバータ回路を備え、
    前記下アーム側スイッチング素子及び上アーム側スイッチング素子の少なくとも１つは、
    基板の上に形成された窒化物半導体からなる半導体層積層体と、
    前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
    前記第１のオーミック電極と前記第２のオーミック電極との間に形成された第１のゲート電極とを備えた半導体素子であり、
    前記半導体素子は、前記第１のゲート電極の閾値電圧以下の電圧を前記第１のオーミック電極の電位を基準として前記第１のゲート電極に印加することにより、前記第１のオーミック電極から前記第２のオーミック電極への電流を通電し、前記第２のオーミック電極から前記第１のオーミック電極への電流を遮断するダイオード動作をすることを特徴とするモータ駆動回路。
  2. 前記半導体素子は、前記第１のゲート電極の閾値電圧より高い電圧を前記第１のオーミック電極の電位を基準として前記第１のゲート電極に印加することにより、前記第１のオーミック電極から前記第２のオーミック電極へ電流を通電し、前記第２のオーミック電極から前記第１のオーミック電極への電流を通電する双方向ＦＥＴ動作をすることを特徴とする請求項１に記載のモータ駆動回路。
  3. 前記半導体素子は前記第１のゲート電極の閾値電圧が、０Ｖ以上であることを特徴とする請求項１又は２に記載のモータ駆動回路。
  4. 前記半導体層積層体と前記第１のゲート電極との間に第１のｐ型半導体層を備えていることを特徴とする請求項３に記載のモータ駆動回路。
  5. 前記半導体素子は、前記第１のｐ型半導体層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第１のゲート電極と前記第１のオーミック電極との間に印加される動作モードを有していることを特徴とする請求項４に記載のモータ駆動回路。
  6. 前記半導体素子は、前記第１のゲート電極と前記半導体層積層体との間に第１の絶縁膜を備えていることを特徴とする請求項１〜３のいずれか１項に記載のモータ駆動回路。
  7. 前記半導体素子は、第１のゲート電極と第２のオーミック電極との間に形成された第２のゲート電極を備え、
    前記第２のゲート電極の閾値電圧以上の電圧を前記第２のオーミック電極の電位を基準として前記第２のゲート電極に印加することによって、前記第２のゲート電極の下側においてチャネル領域がピンチオフされず、
    前記第２のゲート電極の閾値電圧より低い電圧を前記第２のオーミック電極の電位を基準として前記第２のゲート電極に印加することによって、前記第２のゲート電極の下側においてチャネル領域がピンチオフされることを特徴とする請求項１又は２に記載のモータ駆動回路。
  8. 前記半導体素子は、前記第１のゲート電極及び第２のゲート電極の閾値電圧が０Ｖ以上であることを特徴とする請求項７記載のモータ駆動回路。
  9. 前記半導体層積層体と前記第１のゲート電極との間に形成された第１のｐ型半導体層と、前記半導体層積層体と前記第２のゲート電極との間に形成された第２のｐ型半導体層とを備えていることを特徴とする請求項８に記載のモータ駆動回路。
  10. 前記半導体素子は、前記第１のｐ型半導体層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第１のゲート電極と前記第１の電極との間に印加される動作モードと、
    前記第２のｐ型半導体層と前記半導体層積層体とにより形成されるｐｎ接合のビルトインポテンシャル以上の電圧が、前記第２のゲート電極と前記第２のオーミック電極との間に印加される動作モードとを有していることを特徴とする請求項９に記載のモータ駆動回路。
  11. 前記半導体装置は、前記第１のゲート電極と前記半導体層積層体との間に形成された第１の絶縁膜と、
    前記第２のゲート電極と前記半導体層積層体との間に形成された第２の絶縁膜とを備えていることを特徴とする請求項７に記載のモータ駆動回路。
  12. 前記半導体層積層体は、前記基板側から順次積層された第１の半導体層及び第２の半導体層を有し、前記第２の半導体層は前記第１の半導体層と比べバンドギャップが大きいことを特徴とする請求項１〜１１のいずれか１項に記載のモータ駆動回路。
  13. 前記各上アーム側スイッチング素子は、互いに異なる所定のパルス幅変調制御位相期間が順番に与えられることにより対応する前記パルス幅変調制御位相期間における各パルス幅期間において導通状態となり、
    前記各下アーム側スイッチング素子は、対応する相の前記上アーム側スイッチング素子の前記パルス変調制御位相期間における前記各パルス周期内の前記パルス幅期間を除く期間である各パルス間隔期間において導通状態となり、
    前記各パルス幅期間を変調することにより前記三相モータをパルス変調制御することを特徴とする請求項３又は８に記載のモータ駆動回路。
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