JP6408146B2 - 複合型半導体装置 - Google Patents

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Description

本発明は、複合型半導体装置に関する。
従来、半導体装置には主にＳｉ（シリコン）系のノーマリオフ型のＦＥＴ（いわゆる、Ｓｉ−ＦＥＴ）が使用されている。ノーマリオフ型のＦＥＴは、ゲート−ソース間にゲート電圧を印加した場合にドレイン−ソース間が導通し、ゲート−ソース間にゲート電圧が印加されていない場合にドレイン−ソース間が非導通となるトランジスタである。
その一方で、Ｓｉ−ＦＥＴは、物理的な性能に関し、限界が近づきつつある。そこで、Ｓｉ−ＦＥＴを超える性能を持つと期待されるワイドギャップ半導体系ＦＥＴの中でも、ＧａＮ半導体系ＦＥＴ（ＧａＮ−ＦＥＴともいう）のような二次元電子ガスを用いたＨＦＥＴ（hetero FET）が注目されている。ＧａＮ−ＦＥＴは、高絶縁耐圧、高温動作及びヘテロ接合による低オン抵抗を比較的容易に実現でき、利用価値が高い。しかし、ＧａＮ−ＦＥＴは、通常はノーマリオン型のＦＥＴであり、ノーマリオフ型として用いることが困難である。
ノーマリオン型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）であってもオンとなる。パワーデバイスとしては、安全面からノーマリオフ型の動作が強く要望される。そこで、ノーマリオン型ＦＥＴとノーマリオフ型ＦＥＴとを直列接続し、カスコード構成とすることによって装置全体としてノーマリオフ型半導体スイッチを実現する複合型半導体装置が提案されている。カスコード構成では周知の如くミラー効果が抑制されるため、ノーマリオン型ＦＥＴの高速動作が損なわれない。
特許文献１には、ノーマリオン型スイッチング素子とノーマリオフ型スイッチング素子とが直列接続したカスコード構成の複合型半導体装置が開示されている。ノーマリオフ型スイッチング素子のドレイン（又はコレクタ）とゲート（又はベース）との間に、保護回路として電圧クランプ手段を設けている。
特許文献２には、ワイドギャップ半導体により構成されたノーマリオン型の電力用半導体スイッチング素子と、ノーマリオフ型の複数の金属絶縁膜半導体電界効果トランジスタとが直列接続したカスコード構成の複合型半導体装置が開示されている。該カスコード素子と並列に接続された高速ダイオードを備え、逆回復電流に起因するスイッチング損失を減少させている。
特許文献３には、種々の構成で製造されたノーマリオン型のＧａＮ半導体系ＦＥＴと、ノーマリオフ型のＦＥＴとが直列接続したカスコード構成の複合型半導体装置が開示されている。
日本国特許公報「特開２００６−３２４８３９号公報（２００６年１１月３０日公開）」 日本国特許公報「特開２００６−１５８１８５号公報（２００６年６月１５日公開）」 日本国特許公報「特表２０１０−５２２４３２号公報（２０１０年７月１日公表）」
しかしながら、特許文献１〜３に開示されている複合型半導体装置においては、複合型半導体装置に接続する負荷が短絡した場合（以下、負荷短絡とも言う）に対する耐性が十分でないという問題が発生する。負荷短絡が発生すると、複合型半導体装置に過電流が流れ、この過電流によって複合型半導体装置が破壊される恐れがある。
すなわち、上記複合型半導体装置を含む電源回路やインバータ回路では、過度の負荷や誤動作等により負荷短絡状態が発生することがある。シャント抵抗等を用いて過電流が検出されたとき、ノーマリオフ型ＦＥＴを高速に遮断できれば負荷短絡による複合型半導体装置の破壊を抑制できる。しかしながら、過電流検出速度（過電流を検出する回路の応答速度）を大きくし過ぎると、スイッチングノイズ等の影響で誤検出の発生確率が高まってシステム全体の誤動作を招きやすくなるため、過電流検出速度をあまり上げることはできない。
そのため、カスコード構成を有する複合型半導体装置であっても、実用上は或る程度の時間の負荷短絡に耐えることが求められる。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、低オン抵抗であって、かつ負荷短絡に対する耐性の高い複合型半導体装置を提供することにある。
本発明の一態様に係る複合型半導体装置は、上記の問題を解決するために、互いにカスコード接続されたノーマリオン型の第１ＦＥＴ及びノーマリオフ型の第２ＦＥＴを備えている複合型半導体装置において、前記第１ＦＥＴのドレインに印加されている電圧が４００Ｖである場合、前記複合型半導体装置に接続された負荷の短絡が開始したタイミングからの経過時間を短絡後経過時間Ｔとし、前記第２ＦＥＴのオン抵抗の値をＲｏｎＱ２、前記第１ＦＥＴの閾値電圧をＶＴＨＱ１、前記第１ＦＥＴのゲート電圧が０Ｖのときの、前記第１ＦＥＴの飽和状態における前記第１ＦＥＴのドレイン電流をＩｄｍａｘ１とし、短絡後経過時間Ｔ≧２μｓｅｃの間、前記第１ＦＥＴの破壊を防ぐ程度に制限したドレイン電流をＩｄｍａｘとするときに以下の式の関係を満たすことを特徴としている。
Figure 0006408146
本発明によれば、低オン抵抗であって、かつ負荷短絡時の耐性の高い複合型半導体装置を提供するという効果を奏する。
本発明の実施形態１に係る複合型半導体装置の具体的な構成及び複合型半導体装置周辺の構成を示す回路図である。 上記複合型半導体装置内のＧａＮ−ＦＥＴの各Ｖｇｓにおける、Ｖｄｓ−Ｉｄ特性を示す図である。 上記複合型半導体装置の各Ｖｇｓにおける、Ｖｄｓ−Ｉｄ特性を示すグラフである。 上記複合型半導体装置のＧａＮ−ＦＥＴの各閾値電圧における、上記複合型半導体装置に流れる最大ドレイン電流とＳｉ−ＦＥＴのオン抵抗との関係を示すグラフである。 上記複合型半導体装置に接続された負荷が短絡した場合における、ＧａＮ−ＦＥＴの過電流時の最大ドレイン電流と、各短絡時破壊時間と、上記複合型半導体装置を流れる最大ドレイン電流と、それらから求められるＳｉ−ＦＥＴのオン抵抗及びＧａＮ−ＦＥＴの閾値電圧が満たすべき条件を示す表である。 上記複合型半導体装置に流れる最大ドレイン電流と、該最大ドレイン電流を流し始めてからＧａＮ−ＦＥＴが破壊するまでの時間との関係を示すグラフである。 （ａ）は本発明の実施形態２に係る複合型半導体装置の具体的な構成を示す上面図であり、（ｂ）は側面図である。 本発明の実施形態３に係る複合型半導体装置の、インバータ・ブリッジ回路に応用した具体的な構成を示す回路図である。
〔実施の形態１〕
本発明の一実施形態について図１〜６に基づいて説明すれば、以下のとおりである。
本実施の形態では、まず、複合型半導体装置（複合型スイッチング素子）としての、ＧａＮ−ＦＥＴ（第１ＦＥＴ）Ｑ１、及びＳｉ−ＦＥＴ（第２ＦＥＴ）Ｑ２を備えるカスコードデバイスの回路構成について説明する。次に、ＧａＮ−ＦＥＴＱ１の典型的なＶｄｓ−Ｉｄ特性について説明する。そして、上記複合型半導体装置における、ＧａＮ−ＦＥＴＱ１を流れる電流特性について説明し、その後、上記複合型半導体装置に接続する負荷が短絡した場合における、上記複合型半導体装置を流れるドレイン電流の制限作用について説明する。
尚、以下の説明において、任意のＦＥＴにおけるゲート電圧とは、当該ＦＥＴのソース電位を基準とするゲート電位を指す。また、任意のＦＥＴにおいて、オンとは、当該ＦＥＴのドレイン及びソース間が導通状態になることを意味し、オフとは、当該ＦＥＴのドレイン及びソース間が遮断状態になることを意味する。
＜複合型半導体装置１０の回路構成＞
本実施の形態の複合型半導体装置１０の構成について、図１に基づいて説明する。図１は、本実施の形態１に係る複合型半導体装置１０の具体的な構成及び複合型半導体装置１０周辺の構成を示す回路図である。
本実施の形態の複合型半導体装置１０は、互いに直列に接続されたＧａＮ−ＦＥＴＱ１及びＳｉ−ＦＥＴＱ２と、ＧａＮ−ＦＥＴＱ１のドレインと接続するドレイン端子Ｔｄと、Ｓｉ−ＦＥＴＱ２のソースと接続するソース端子Ｔｓと、Ｓｉ−ＦＥＴＱ２のゲートと接続するゲート端子Ｔｇと、抵抗４とを備えている。ここで、ＧａＮ−ＦＥＴＱ１及びＳｉ−ＦＥＴＱ２は、いずれもＮチャンネル型のＦＥＴである。
複合型半導体装置１０の周辺の構成として、ドレイン端子Ｔｄには電圧源１が接続され、ゲート端子Ｔｇには制御回路２が接続され、ソース端子Ｔｓには負荷３が接続され、負荷３は接地されている。
複合型半導体装置１０は、具体的には以下のように構成されている。
ドレイン端子ＴｄはＧａＮ−ＦＥＴＱ１のドレインに接続され、ＧａＮ−ＦＥＴＱ１のソースはＳｉ−ＦＥＴＱ２のドレインに接続されている。Ｓｉ−ＦＥＴＱ２のゲートはゲート端子Ｔｇに接続されている。Ｓｉ−ＦＥＴＱ２のソースはソース端子Ｔｓと接続されていると共に抵抗４の一端に接続されている。そして該抵抗４の他端はＧａＮ−ＦＥＴＱ１のゲートに接続されている。すなわち、Ｓｉ−ＦＥＴＱ２のソースは、ＧａＮ−ＦＥＴＱ１のゲートと、抵抗４を介して接続されている。但し、Ｓｉ−ＦＥＴＱ２のソースとＧａＮ−ＦＥＴＱ１のゲートとは、抵抗４を介することなく、直接接続されていてもよい。
このように、ＧａＮ−ＦＥＴＱ１とＳｉ−ＦＥＴＱ２とは、カスコード接続されている（カスコード構成にて接続されている）。即ち、複合型半導体装置１０は、ソース接地ＦＥＴとしてのＳｉ−ＦＥＴＱ２に対しゲート接地ＦＥＴとしてのＧａＮ−ＦＥＴＱ１を積み上げた構成となっている。
ＧａＮ−ＦＥＴＱ１は、ＧａＮ（Gallium Nitride）、ＡｌＧａＮ、及びＩｎＧａＮ等に代表されるＩＩＩ族窒化物半導体（化合物半導体）を含んでおり、例えばＧａＮＦＥＴ、即ちＧａＮ半導体にて形成されたノーマリオン型のＦＥＴである。ノーマリオン型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）であってもオンとなる。従って、ＧａＮ−ＦＥＴＱ１は、ＧａＮ−ＦＥＴＱ１へのゲート電圧が、ゼロ又は負の電圧値を有する所定の閾値電圧ＶＴＨＱ１以上であればオンとなり、閾値電圧ＶＴＨＱ１より低ければオフとなる。
Ｓｉ−ＦＥＴＱ２は、ＳｉＭＯＳＦＥＴ（Si-Metal Oxide Semiconductor Field Effect Transistor）、即ちシリコン半導体にて形成された絶縁ゲート型ＦＥＴであって、ノーマリオフ型のＦＥＴである。ここで、Ｓｉ−ＦＥＴＱ２は、ショットキーゲート型ＦＥＴによって構成されていてもよい。Ｓｉ−ＦＥＴＱ２は、複合型半導体装置１０として求める特性に応じて、適宜適当なＦＥＴを選択すればよく、これにより、複合型半導体装置１０の設計における制限が少なくなる。ノーマリオフ型のＦＥＴでは、ゲート電圧が０Ｖ（ボルト）であるときオフとなる。つまり、Ｓｉ−ＦＥＴＱ２は、ＧａＮ−ＦＥＴＱ１と同様に、Ｓｉ−ＦＥＴＱ２へのゲート電圧が、閾値電圧ＶＴＨＱ２以上であればオンとなり、閾値電圧ＶＴＨＱ２より低ければオフとなる。但し、閾値電圧ＶＴＨＱ２は正の電圧値である。尚、Ｓｉ−ＦＥＴＱ２には、ソースからドレインに向かう方向を順方向とする寄生ダイオードが内蔵されている。
電圧源１は、グランドを基準とした直流の電源電圧ＶＤＤをドレイン端子Ｔｄに印加する（ＶＤＤ＞０）。
制御回路２は、ゲート端子Ｔｇを介してＳｉ−ＦＥＴＱ２にゲート電圧ＶｇｓＱ２を供給し、Ｓｉ−ＦＥＴＱ２のゲート電圧ＶｇｓＱ２を制御する。それにより、Ｓｉ−ＦＥＴＱ２のオン、オフを制御する。
Ｓｉ−ＦＥＴＱ２がオンであるとき、複合型半導体装置１０のドレイン端子Ｔｄからソース端子Ｔｓへと電流が流れる。このとき、Ｓｉ−ＦＥＴＱ２における電圧降下は略０Ｖ（ボルト）であるため、ノーマリオン型のＧａＮ−ＦＥＴＱ１に逆電圧として印加されるゲート電圧ＶｇｓＱ１も略０Ｖになる。そのため、ＧａＮ−ＦＥＴＱ１はオン状態を維持する。
対して、制御回路２からＳｉ−ＦＥＴＱ２に供給されるゲート電圧ＶｇｓＱ２を閾値電圧ＶＴＨＱ２以下とし、Ｓｉ−ＦＥＴＱ２がオフとなるとき、Ｓｉ−ＦＥＴＱ２のドレイン電位が上昇する。そのため、Ｓｉ−ＦＥＴＱ２のドレイン−ソース間電圧ＶｄｓＱ２が増大する。このＳｉ−ＦＥＴＱ２のドレイン−ソース間電圧ＶｄｓＱ２は、ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１に逆電圧として印加される。これにより、ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１が閾値電圧ＶＴＨＱ１より低くなるとＧａＮ−ＦＥＴＱ１がオフとなる。
従って、１つのスイッチング素子として機能する複合型半導体装置１０において、ドレイン端子Ｔｄ及びソース端子Ｔｓ間は、Ｓｉ−ＦＥＴＱ２がオンならオンとなり（導通状態となり）、Ｓｉ−ＦＥＴＱ２がオフならオフとなる（遮断状態となる）。すなわち、複合型半導体装置１０は、装置全体として１つのノーマリオフ型のＦＥＴの動作を実現する。
複合型半導体装置１０において、ドレイン端子Ｔｄからソース端子Ｔｓに流れる電流をドレイン電流Ｉｄとする。ドレイン電流Ｉｄは、複合型半導体装置１０を１つのノーマリオフ型のＦＥＴと捉えたときのドレイン電流に相当し、ＧａＮ−ＦＥＴＱ１のドレイン電流及びＦＥＴＱ２のドレイン電流と一致する。
ドレイン電流Ｉｄはソース端子Ｔｓを介して負荷３に供給され、グランドに流れこむ。負荷３の種類は任意であり、複合型半導体装置１０を用いてインバータ回路を形成する場合においては、インバータ回路のアームが負荷３に含まれ得る。
制御回路２は、Ｓｉ−ＦＥＴＱ２を交互にオン、オフするスイッチング制御を行うこともできるが、以下では、特に記述無き限り、Ｓｉ−ＦＥＴＱ２をオンさせるためのゲート電圧がＳｉ−ＦＥＴＱ２に供給されている状態を考える。
＜ＧａＮ−ＦＥＴＱ１のＶｄｓ−Ｉｄ特性＞
ここでは、本実施の形態の複合型半導体装置１０に含まれるノーマリオン型のＧａＮ−ＦＥＴＱ１の各ゲート電圧ＶｇｓＱ１における、Ｖｄｓ−Ｉｄ特性について図２を用いて説明する。図２は、複合型半導体装置１０内のＧａＮ−ＦＥＴＱ１の各ゲート電圧ＶｇｓＱ１における、Ｖｄｓ−Ｉｄ特性を示す図である。ここで、Ｖｄｓは、ドレイン−ソース間電圧、Ｉｄはドレイン電流を意味している。
ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄは、図２に示すように、ＧａＮ−ＦＥＴＱ１のドレイン−ソース間電圧ＶｄｓＱ１が０Ｖから一定の値まで高くなるにつれて大きくなり、ドレイン−ソース間電圧ＶｄｓＱ１がこの一定の値を超えると、ＧａＮ−ＦＥＴＱ１が飽和することによって電流値の増大はほとんどなくなる。以後、任意のＦＥＴが飽和した状態を、飽和状態という。
ＧａＮ−ＦＥＴＱ１に流れるドレイン電流Ｉｄは、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１と、ゲート電圧ＶｇｓＱ１との差が大きいほど、増大する。よって、図２に示すように、ゲート電圧ＶｇｓＱ１が−７Ｖから０Ｖへと増大するにつれて、ドレイン電流Ｉｄが増大すること、及び、付随してＧａＮ−ＦＥＴＱ１の飽和状態にて流れるドレイン電流Ｉｄも増大することがわかる。
図２において、ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１が０Ｖのときの、飽和状態におけるドレイン電流ＩｄをＩｄｍａｘ１とする。尚、本明細書において、以下では、このＩｄｍａｘ１を過電流時の最大ドレイン電流とも称する。
＜複合型半導体装置１０の電流特性＞
本実施の形態の複合型半導体装置１０における、ＧａＮ−ＦＥＴＱ１を流れる電流特性について説明する。複合型半導体装置１０がオンとなっており、電源電圧ＶＤＤが固定され、ドレイン端子Ｔｄからソース端子Ｔｓへとドレイン電流Ｉｄが流れているときの、ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄは、一般的に下記数式（１）で表される。
Ｉｄ＝ｇｍ（ＶｇｓＱ１−ＶＴＨＱ１） ・・・（１）
ここで、ｇｍは相互コンダクタンスを示す。また、ノーマリオン型ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１は負の値である。ここで、上述のように、ＧａＮ−ＦＥＴＱ１に印加されるゲート電圧ＶｇｓＱ１は、Ｓｉ−ＦＥＴＱ２のドレイン−ソース間の電位差の逆電圧であるため、下記数式（２）で表される。
ＶｇｓＱ１＝−ＲｏｎＱ２＊Ｉｄ ・・・（２）
数式（２）を数式（１）に代入すると、下記数式（３）が導かれる。ここで、ＶＴＨＱ１は負の値であり、絶対値をつけて表す。
Ｉｄ＝ｇｍ（−ＲｏｎＱ２＊Ｉｄ＋｜ＶＴＨＱ１｜）
⇔Ｉｄ（１＋ｇｍ＊ＲｏｎＱ２）＝ｇｍ＊｜ＶＴＨＱ１｜
⇔Ｉｄ＝ｇｍ＊｜ＶＴＨＱ１｜／（１＋ｇｍ＊ＲｏｎＱ２） ・・・（３）
上記数式（３）より、ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄは、ＲｏｎＱ２が大きいほど、又は閾値電圧ＶＴＨＱ１の絶対値が小さいほど低減されることがわかる。
＜負荷３が短絡した時のドレイン電流Ｉｄ制限作用＞
以下に、複合型半導体装置１０に接続する負荷３が短絡した場合における、複合型半導体装置１０に流れるドレイン電流Ｉｄの制限作用について図２〜６を用いて説明する。図３は、複合型半導体装置１０の各ゲート電圧Ｖｇｓにおける、Ｖｄｓ−Ｉｄ特性を示すグラフである。
複合型半導体装置１０において、仮にＳｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２≒０Ω（ＶｇｓＱ１≒０Ｖ）の場合には、負荷３が短絡したとき、図２に示すように、ＧａＮ−ＦＥＴＱ１は飽和状態となり、ドレイン電流Ｉｄとして、過電流時の最大ドレイン電流Ｉｄｍａｘ１がＧａＮ−ＦＥＴＱ１に流れることとなる。以下では、負荷３が短絡すること（即ち、ソース端子Ｔｓが０Ｖのグランドの電位となること）を負荷短絡と表現する。負荷短絡はドレイン電流Ｉｄが過電流となる要因の１つである。
制御回路２は、ドレイン電流Ｉｄが流れる経路に直列に挿入されたシャント抵抗（不図示）又はパルストランス（不図示）を用いてドレイン電流Ｉｄの電流値を検出し、検出電流値に基づき過電流対応処理を行うことができる。
過電流対応処理において、制御回路２は、検出電流値が所定の過電流判定閾値ＩＬＩＭ以上になっているとき、複合型半導体装置１０に過電流が発生していると判断して、ドレイン電流Ｉｄの流れる経路を遮断する。当該遮断は、Ｓｉ−ＦＥＴＱ２のオフ、又は、ドレイン電流Ｉｄが流れる経路に直列に挿入されたスイッチ（Ｓｉ−ＦＥＴＱ２以外の半導体スイッチング素子又は機械式リレー）のオフにより実現される。
過電流の発生有無の検出速度（過電流を検出する回路の応答速度）を大きくし過ぎると、スイッチングノイズ等の影響で誤検出の発生確率が高まり、システム全体の誤動作を招く。そのため、ドレイン電流Ｉｄの電流値が実際に過電流判定閾値ＩＬＩＭ以上になってから所定の過電流検出応答時間が経過したタイミングで過電流の発生が検出されるように制御回路２は形成されている。そのため、負荷短絡によってドレイン電流Ｉｄが過電流となってから、制御回路２がドレイン電流Ｉｄの流れる経路を遮断するまでの時間としては、一般的に数μｓｅｃの時間が必要となる。つまり、カスコード構成を有する複合型半導体装置１０において、実用上或る程度の時間、負荷短絡に耐えることが求められる。
従って、負荷短絡時に複合型半導体装置を流れるドレイン電流Ｉｄを、制御回路２がドレイン電流Ｉｄの流れる経路を遮断するまで、すなわち或る程度の時間、ＧａＮ−ＦＥＴＱ１が破壊せずに耐え得るような最大ドレイン電流Ｉｄｍａｘに制限する必要がある。
負荷短絡によりＧａＮ−ＦＥＴＱ１のドレイン電流Ｉｄが、例えば、過電流時の最大ドレイン電流Ｉｄｍａｘ１となった場合には、複合型半導体装置１０のＧａＮ−ＦＥＴＱ１はすぐに破壊するおそれがある。そのため、複合型半導体装置１０としては、負荷短絡時に或る程度の時間は破壊することなく耐える必要がある。例えば、複合型半導体装置１０のようなデバイスにおける、出力側の負荷が短絡した場合の短絡耐量の一般的な要望としては、ドレイン−ソース間電圧ＶｄｓとしてＶｄｓ＝４００Ｖの電圧が印加されたとしても、少なくとも２μｓｅｃの時間、好ましくは５μｓｅｃの時間、複合型半導体装置１０が破壊することなく耐えることが求められる。このような負荷短絡時の短絡耐量は、高速スイッチングデバイスでは一般的にスペックとして挙げられていない。
そこで本実施の形態の複合型半導体装置１０は、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が後述の関係を満たすことにより、負荷短絡時にＧａＮ−ＦＥＴＱ１に流れるドレイン電流Ｉｄを、ＧａＮ−ＦＥＴＱ１の破壊を或る程度の時間防ぐような最大ドレイン電流Ｉｄｍａｘに制限する。
言い換えれば、Ｓｉ−ＦＥＴＱ２のオン抵抗の値（後述するオン抵抗ＲｏｎＱ２）又はＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１は、ＧａＮ−ＦＥＴＱ１のドレイン電流Ｉｄを、複合型半導体装置１０に接続された負荷３の短絡に起因するＧａＮ−ＦＥＴＱ１の破壊を或る程度の時間防ぐ程度の最大ドレイン電流Ｉｄｍａｘに制限するようになっている。
以下に、まず、（ｉ）ＲｏｎＱ２を高くすることによる最大ドレイン電流Ｉｄｍａｘの制限、及び（ｉｉ）ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値を小さくすることによる最大ドレイン電流Ｉｄｍａｘの制限、について説明する。その後、（ｉｉｉ）Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が満たす関係、について説明する。
（ｉ）ＲｏｎＱ２を高くすることによる最大ドレイン電流Ｉｄｍａｘの制限について
負荷短絡時において、従来のＳｉ−ＦＥＴＱ２では、オン抵抗ＲｏｎＱ２≒０Ωのため、Ｓｉ−ＦＥＴＱ２における電圧降下は略０Ｖ（ボルト）であり、ＧａＮ−ＦＥＴＱ１に印加されるゲート電圧ＶｇｓＱ１も略０Ｖになる。そのため、負荷短絡時に、ＧａＮ−ＦＥＴＱ１には、過電流時の最大ドレイン電流Ｉｄｍａｘ１が流れてしまう。
これに対して、本実施の形態に係るＳｉ−ＦＥＴＱ２においては、オン抵抗ＲｏｎＱ２≠０Ωのため、
ＶｄｓＱ２＝ＲｏｎＱ２×Ｉｄｍａｘ
となる。このとき、ＧａＮ−ＦＥＴＱ１に逆電圧として印加されるゲート電圧ＶｇｓＱ１は、
ＶｇｓＱ１＝−ＶｄｓＱ２＝−ＲｏｎＱ２×Ｉｄｍａｘ＜０
となる。これにより、例えばＶｇｓＱ１＝−２Ｖとなる場合には、図２に示すように、負荷短絡時にＧａＮ−ＦＥＴＱ１に流れる最大ドレイン電流を、Ｉｄｍａｘ１からＩｄｍａｘへ低減できる。
このように、ＲｏｎＱ２が高くなるとＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄが低減することは、上記の数式（３）においても示されている。
また、複合型半導体装置１０のゲート電圧Ｖｇｓ、すなわちＳｉ−ＦＥＴＱ２のゲート電圧ＶｇｓＱ２が高く、複合型半導体装置１０に多くのドレイン電流Ｉｄが流れ得る場合において、負荷短絡時には、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２を高くすることによって、Ｓｉ−ＦＥＴＱ２における電圧降下に対応する逆電圧がＧａＮ−ＦＥＴＱ１に印加される。それにより、ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄが最大ドレイン電流Ｉｄｍａｘに制限される。そのため、複合型半導体装置１０を流れるドレイン電流Ｉｄは、図３に示すように、最大ドレイン電流Ｉｄｍａｘに制限される。
なお、複合型半導体装置１０のオン抵抗Ｒｏｎは、ＧａＮ−ＦＥＴＱ１のオン抵抗ＲｏｎＱ１とＳｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２との和となる。
Ｒｏｎ＝ＲｏｎＱ１＋ＲｏｎＱ２
そのため、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２を高くしすぎると、複合型半導体装置１０のオン抵抗Ｒｏｎが高くなりすぎてしまう。ＧａＮ−ＦＥＴＱ１の低オン抵抗のメリットを活かし、かつ負荷短絡時にＧａＮ−ＦＥＴＱ１が破壊しないように、後述の関係式を満たす範囲で、ドレイン電流Ｉｄを最大ドレイン電流Ｉｄｍａｘに制限することが重要となる。
（ｉｉ）ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値を小さくすることによる最大ドレイン電流Ｉｄｍａｘの制限について
負荷短絡時において、ＧａＮ−ＦＥＴＱ１には電源電圧が印加され、例えば、ドレイン−ソース間電圧ＶｄｓとしてＶｄｓ＝４００Ｖの電圧が印加される。このとき、ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄは、飽和状態となる。ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１が例えば０Ｖであるとき、ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄの飽和状態の電流値は、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値の値に依存する。すなわち、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１は負の値を有するので、閾値電圧ＶＴＨＱ１が大きいほど、換言すれば閾値電圧ＶＴＨＱ１の絶対値が小さいほど、ＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄの飽和状態の電流値は低減される。
このように、閾値電圧ＶＴＨＱ１の絶対値が小さくなるとドレイン電流Ｉｄが低減することは、上記の数式（３）においても示されている。
以上のように、複合型半導体装置１０では、負荷短絡により、例えばドレイン−ソース間電圧ＶｄｓとしてＶｄｓ＝４００Ｖの電圧が印加されたとしても、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が後述の関係を満たすことにより、少なくとも２μｓｅｃの時間、好ましくは５μｓｅｃの時間、破壊することなく耐えることができる。そのため、負荷短絡時に、ＧａＮ−ＦＥＴＱ１が破壊する前に、制御回路２がドレイン電流Ｉｄの流れる経路を遮断することができる。
（ｉｉｉ）Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が満たす関係について
以下に、本実施の形態の複合型半導体装置１０における、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が満たす関係について、詳細に説明する。
以下では、ＧａＮ−ＦＥＴＱ１に印加されている電圧が４００Ｖである場合について、説明する。
ＧａＮ−ＦＥＴＱ１では、飽和状態時のＶｇ−Ｉｄの関係が以下の数式（４）のように線形近似される。
Ｉｄｍａｘ１＝ｇｍ＊｜ＶＴＨＱ１｜ ・・・（４）
数式（４）を、上述の数式（３）に代入し、式を変形すると、以下の数式（５）となる。
Ｉｄｍａｘ＝Ｉｄｍａｘ１／（１＋ｇｍ／ＲｏｎＱ２）
⇔Ｉｄｍａｘ＝Ｉｄｍａｘ１／（１＋（Ｉｄｍａｘ１／｜ＶＴＨＱ１｜）＊ＲｏｎＱ２）
・・・（５）
上記の数式（５）を変形すると、以下の数式（６）が導かれる。
Figure 0006408146
上記数式（６）より、Ｉｄｍａｘを或る一定値Ｉｄｘ以下に低減する場合、ＲｏｎＱ２、ＶＴＨＱ１、及びＩｄｍａｘ１は次の関係式（７）を満たす。
Figure 0006408146
ここで、ＧａＮ−ＦＥＴＱ１のデバイス特性に依存して、ＧａＮ−ＦＥＴＱ１における過電流時の最大ドレイン電流Ｉｄｍａｘ１は様々な値をとり得る。その中で、ＧａＮ−ＦＥＴＱ１の過電流時の最大ドレイン電流Ｉｄｍａｘ１が、ＧａＮ−ＦＥＴＱ１を破壊する恐れがあるような電流値である場合に、問題となる。本実施の形態の複合型半導体装置１０においては、ＧａＮ−ＦＥＴＱ１の過電流時の最大ドレイン電流Ｉｄｍａｘ１が、ＧａＮ−ＦＥＴＱ１を破壊する恐れがあるような電流値となる場合に、上記数式（７）の関係を満たすことにより、複合型半導体装置１０を流れるドレイン電流Ｉｄを最大ドレイン電流Ｉｄｍａｘに制限することができ、ＧａＮ−ＦＥＴＱ１の破壊を或る程度の時間防ぐことができる。
例えば、ＧａＮ−ＦＥＴＱ１における過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合に、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２と、ＧａＮ−ＦＥＴＱ１の閾値ＶＴＨＱ１と、複合型半導体装置１０に流れる最大ドレイン電流Ｉｄｍａｘとの関係は、上記の式（６）の関係を満たすようになっていればよい。結果としての、複合型半導体装置１０のＧａＮ−ＦＥＴＱ１の各閾値電圧ＶＴＨＱ１における、複合型半導体装置１０に流れる最大ドレイン電流ＩｄｍａｘとＳｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２との関係を図４に示す。
図４に示すように、例えばＧａＮ−ＦＥＴＱ１の許容最大電流値が２００Ａである場合には、最大ドレイン電流Ｉｄｍａｘ＜２００Ａとなるように、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値ＶＴＨＱ１とすればよい。換言すれば、本実施の形態の複合型半導体装置１０における、最大ドレイン電流Ｉｄｍａｘは、ＧａＮ−ＦＥＴＱ１の許容最大電流値以下となっている。この許容最大電流値は、ＧａＮ−ＦＥＴＱ１の具体的スペック、及び後述のように負荷短絡からＧａＮ−ＦＥＴＱ１が破壊するまでの耐久時間として要求する時間の長さによって変化する。つまり、許容最大電流値とは、後述のように、所望の或る時間の間、具体的には例えば２μｓｅｃの間、ＧａＮ−ＦＥＴＱ１が破壊もしくは特性劣化しない電流値を意味している。
以下に更に詳細に、本実施の形態の複合型半導体装置１０における、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２、及びＧａＮ−ＦＥＴＱ１の閾値ＶＴＨＱ１の関係について、図５及び図６を用いて具体的に説明する。
上述のように、ＧａＮ−ＦＥＴＱ１のデバイス特性に依存して、負荷短絡時にＧａＮ−ＦＥＴＱ１に流れる過電流時の最大ドレイン電流Ｉｄｍａｘ１は様々な値をとり得る。ここでは、例えばＧａＮ−ＦＥＴＱ１に印加されている電圧が４００Ｖと固定されている場合において、説明する。ただし、実際上ＧａＮ−ＦＥＴＱ１に印加されている電圧は、本実施の形態の複合型半導体装置１０が組み込まれる回路の構成によって当然種々の電圧値となり得る。本実施の形態の複合型半導体装置１０は、どのような回路に組み込まれていたとしても、ＧａＮ−ＦＥＴＱ１に４００Ｖの電圧が印加された状態においては、以下のような関係式を満たすものとなっている。
また、上述のように、負荷短絡時にＧａＮ−ＦＥＴＱ１に流れる過電流時の最大ドレイン電流Ｉｄｍａｘ１は様々な値をとり得る。そして、負荷短絡時にＧａＮ−ＦＥＴＱ１を流れるドレイン電流Ｉｄを制限した最大ドレイン電流Ｉｄｍａｘとして求められる許容最大電流値は、過電流時の最大ドレイン電流Ｉｄｍａｘ１の値と、負荷短絡からＧａＮ−ＦＥＴＱ１が破壊するまでの耐久時間として要求する時間の長さと、によって変化する。
つまり、過電流時の最大ドレイン電流Ｉｄｍａｘ１の値と、負荷短絡からＧａＮ−ＦＥＴＱ１が破壊するまでの耐久時間として要求する時間の長さと、に基づいて、制限すべき最大ドレイン電流Ｉｄｍａｘが求められる。過電流時の最大ドレイン電流Ｉｄｍａｘ１をその最大ドレイン電流Ｉｄｍａｘに制限するために、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２と、ＧａＮ-ＦＥＴの閾値電圧ＶＴＨＱ１とが満たすべき条件が、上記の数式（６）に基づいて決定される。そのことについて、図５及び図６を用いて以下に説明する。
図５は、複合型半導体装置１０に接続された負荷が短絡した場合における、ＧａＮ−ＦＥＴＱ１の過電流時の最大ドレイン電流Ｉｄｍａｘ１と、各短絡時破壊時間Ｔｐと、複合型半導体装置１０を流れる制限した最大ドレイン電流Ｉｄｍａｘと、それらから求められるＳｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２及びＧａＮ-ＦＥＴの閾値電圧ＶＴＨＱ１が満たすべき条件を示す表である。
ここで、短絡時破壊時間Ｔｐは次に説明するような時間である。すなわち、複合型半導体装置１０では、負荷短絡によりＧａＮ−ＦＥＴＱ１に４００Ｖの電圧が印加されたとしても、或る程度の時間、ＧａＮ−ＦＥＴＱ１が破壊されることなく耐えることが要求される。ここで、負荷が短絡したタイミングからの経過時間を短絡後経過時間Ｔとし、ある最大ドレイン電流Ｉｄｍａｘが流れたときに、ＧａＮ−ＦＥＴＱ１が破壊されるまでの時間を短絡時破壊時間Ｔｐとする。短絡時破壊時間Ｔｐは、言い換えれば、負荷短絡時にＧａＮ−ＦＥＴＱ１が破壊されずに耐えた時間を意味する。
図５において、複合型半導体装置１０の各最大ドレイン電流Ｉｄｍａｘは、後述のように短絡時破壊時間Ｔｐによって決定されている。この短絡時破壊時間Ｔｐによって決定された最大ドレイン電流Ｉｄｍａｘを許容最大電流値とすれば、上記の式（６）に、過電流時の最大ドレイン電流Ｉｄｍａｘ１の値と、上記許容最大電流値とを代入することによって、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１が満たすべき条件が決定される。換言すれば、本実施の形態の複合型半導体装置１０では、各種の条件において、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１が、式（６）の関係を満たすことによって、負荷が短絡してから所望の短絡後経過時間Ｔの間、ＧａＮ−ＦＥＴＱ１が破壊することなく耐えることができる。
図５における、所望の短絡時破壊時間Ｔｐに基づく複合型半導体装置１０の各最大ドレイン電流Ｉｄｍａｘの決定について、図６を用いて以下に説明する。
図６は、複合型半導体装置１０に流れる最大ドレイン電流Ｉｄｍａｘと、該最大ドレイン電流Ｉｄｍａｘを流し始めてからＧａＮ−ＦＥＴＱ１が破壊するまでの時間との関係を示すグラフである。
図６に示すように、最大ドレイン電流Ｉｄｍａｘが大きくなるほど、短絡時破壊時間Ｔｐは短くなる。短絡時破壊時間Ｔｐを２μｓｅｃとするためには、最大ドレイン電流Ｉｄｍａｘが３００Ａであればよい。また、短絡時破壊時間Ｔｐを３μｓｅｃとするためには、最大ドレイン電流Ｉｄｍａｘが２３０Ａであればよい。また、短絡時破壊時間Ｔｐを５μｓｅｃとするためには、最大ドレイン電流Ｉｄｍａｘが１８０Ａであればよい。
ここで、本実施の形態の複合型半導体装置１０では、短絡時破壊時間Ｔｐは少なくとも２μｓｅｃ以上となっているが、複合型半導体装置１０に求められる短絡時破壊時間Ｔｐは、複合型半導体装置１０に要求される特性に依存し得る。例えば、負荷短絡時にＧａＮ−ＦＥＴＱ１が破壊するおそれを低減することを重視する場合（以下、耐量重視と表現する）には、短絡時破壊時間Ｔｐは５μｓｅｃ以上が好ましい。また、負荷短絡時にＧａＮ−ＦＥＴＱ１が破壊を防止しつつ、複合型半導体装置１０のオン抵抗Ｒｏｎをなるべく低くすることを重視する場合（以下、Ｒｏｎ重視と表現する）には、短絡時破壊時間Ｔｐは３μｓｅｃ以上が好ましい。
ＧａＮ−ＦＥＴＱ１における過電流時の最大ドレイン電流Ｉｄｍａｘ１は、種々の値であり得、例えば２５０Ａ、３００Ａ、３５０Ａであってよいし、もちろんそれ以外の電流値となっていてもよい。ここでは、以下に、本実施の形態の複合型半導体装置１０における、負荷短絡時に複合型半導体装置１０を流れるドレイン電流Ｉｄの制限作用の一例として、ＧａＮ−ＦＥＴＱ１に印加されている電圧が４００Ｖ、ＧａＮ−ＦＥＴＱ１における過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合について説明する。
図５に示すように、上記耐量重視の場合、すなわち短絡時破壊時間Ｔｐが５μｓｅｃ以上の場合には、上記数式（６）及び最大ドレイン電流Ｉｄｍａｘが１８０Ａより、以下の数式（８）の関係を満たせばよい。
Figure 0006408146
ここで、上記の数式（８）から明らかなように、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２と、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１とはトレードオフの関係となっている。例えば、｜ＶＴＨＱ１｜＝６ＶのときＲｏｎＱ２≧９．４ｍΩであればよく、｜ＶＴＨＱ１｜＝１０ＶのときＲｏｎＱ２≧１５．６ｍΩであればよく、｜ＶＴＨＱ１｜＝２０ＶのときＲｏｎＱ２≧３１，２ｍΩであればよい。
一方で、上記Ｒｏｎ重視の場合、すなわち短絡時破壊時間Ｔｐが３μｓｅｃ以上の場合には、上記数式（６）の最大ドレイン電流Ｉｄｍａｘが２３０Ａより、以下の数式（９）の関係を満たせばよい。
Figure 0006408146
ここで、例えば、｜ＶＴＨＱ１｜＝６ＶのときＲｏｎＱ２≧２．１ｍΩであればよく、｜ＶＴＨＱ１｜＝１０ＶのときＲｏｎＱ２≧３．５ｍΩであればよく、｜ＶＴＨＱ１｜＝２０ＶのときＲｏｎＱ２≧７．０ｍΩであればよい。
上記の関係において、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１は、｜ＶＴＨＱ１｜≦２０Ｖを満たすことが好ましい。これによりＳｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２をあまり大きくする必要がない。
また、ＧａＮ−ＦＥＴＱ１の低オン抵抗のメリットを活かすためには、複合型半導体装置１０全体のオン抵抗Ｒｏｎはなるべく小さくすることが求められる。そのため、複合型半導体装置１０全体のオン抵抗Ｒｏｎは、６０ｍΩ以下であることが好ましい。
それゆえ、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１は、｜ＶＴＨＱ１｜≦１０Ｖとなっていることが好ましい。ここで、本実施の形態では、例えばＧａＮ−ＦＥＴＱ１のオン抵抗ＲｏｎＱ１は略３１ｍΩとなっている。
上記オン抵抗重視の場合において、上記関係式より、ＲｏｎＱ２≧３．５ｍΩであればよく、このときＲｏｎ≧３５ｍΩとなる。
上記短絡重視の場合において、上記関係式より、ＲｏｎＱ２≧１５．６ｍΩであればよく、このときＲｏｎ≧４７ｍΩとなる。ここで、｜ＶＴＨＱ１｜＝２０Ｖの場合には、ＲｏｎＱ２≧３１．２ｍΩ、Ｒｏｎ≧６３ｍΩとなってしまう。
なお、上述のように、ここでは、ＧａＮ−ＦＥＴＱ１における過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合について、一例として説明した。しかし、このＧａＮ−ＦＥＴＱ１における過電流時の最大ドレイン電流Ｉｄｍａｘ１の電流値としては、例えば３００Ａでもよく、３５０Ａでもよく、それ以外の電流値であってもよい。それらの場合にそれぞれにおいて、図６のような関係を求めることができ、それに基づいて所望の短絡時破壊時間となる最大ドレイン電流Ｉｄｍａｘを求めることができる。そして、本実施の形態の複合型半導体装置１０は、上記関係式（６）の関係を満たすような、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２及びＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１となっている。
上述のようなオン抵抗Ｒｏｎの制御は、例えばドリフト抵抗を大きくする、ジャンクション抵抗を大きくする等によって行うことができ、その他の方法を用いて行ってもよい。
また、従来のＳｉ−ＦＥＴとしては、低オン抵抗とするためにスーパージャンクション型のＭＯＳＦＥＴが用いられ得る。これに対して、本実施の形態におけるＳｉ−ＦＥＴＱ２としては、低オン抵抗を追求しないために、プレーナ型やトレンチ型のＳｉＭＯＳＦＥＴを用いればよく、製造コストを低くできる。
〔実施の形態２〕
本発明の他の実施の形態について図７に基づいて説明すれば、以下のとおりである。尚、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
前記実施の形態１では、ノーマリオン型ＧａＮ−ＦＥＴＱ１とノーマリオフ型Ｓｉ−ＦＥＴＱ２とを備え、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２によってＧａＮ−ＦＥＴＱ１の最大ドレイン電流を制限する複合型半導体装置１０の回路構成について説明した。本実施の形態では、前記ＧａＮ−ＦＥＴＱ１と前記Ｓｉ−ＦＥＴＱ２とが、一つのＴＯ（Transistor Outline）タイプのパッケージ内に実装されている複合型半導体装置の具体的構成について説明する。
本実施の形態の複合型半導体装置１００について、図７に基づいて説明する。図７の（ａ）は、本実施の形態に係る複合型半導体装置の具体的な構成を示す上面図であり、（ｂ）は、側面図である。
本実施の形態に係る複合型半導体装置１００は、図７の（ａ）に示すように、ノーマリオン型の電界効果トランジスタ１０１（以下、単にトランジスタ１０１と呼ぶ）、ノーマリオフ型の電界効果トランジスタ１０２（以下、単にトランジスタ１０２と呼ぶ）、第１の端子１０３（ドレイン端子）、第２の端子１０４（ゲート端子）、複合型半導体装置１００のソース端子として機能するダイパッド１０６、および封止部材１０７を備えている。トランジスタ１０１は、例えばＧａＮ−ＦＥＴＱ１からなり、トランジスタ１０２よりも高い耐圧を有している。トランジスタ１０２は、例えばＳｉ−ＦＥＴＱ２である。ダイパッド１０６は、導電性を有する材料から形成されていればよく、その他の条件には限定されない。また、封止部材１０７は、例えば樹脂によって形成されている。
複合型半導体装置１００は、図７の（ａ）に示すように、トランジスタ１０１とトランジスタ１０２とがカスコード接続されている。トランジスタ１０１及びトランジスタ１０２は、ダイパッド１０６上に配置されている。また、トランジスタ１０１およびトランジスタ１０２は、封止部材１０７によって封止されている。
ダイパッド１０６、トランジスタ１０１、及びトランジスタ１０２は、図７の（ｂ）に示すように、それぞれ第１の主面と第２の主面とを有している。以下では、トランジスタ１０１の上面および下面を、それぞれ、第１の主面Ｓ１および第２の主面Ｓ４と呼ぶ。トランジスタ１０２の上面および下面を、それぞれ、第１の主面Ｓ２および第２の主面Ｓ５と呼ぶ。ダイパッド１０６の上面および下面を、それぞれ、第１の主面Ｓ３および第２の主面Ｓ６と呼ぶ。
図７の（ａ）及び（ｂ）に示すように、トランジスタ１０１は横型構造であり、第１の主面Ｓ１上に、ゲート電極１１０、ドレイン電極１１１、およびソース電極１１２が配置されている。そして、第２の主面Ｓ４には電極が形成されていない。尚、放熱を考慮して第２の主面Ｓ４に電極を形成し、この電極に対して半田を用いた実装が行われた構成であってもよい。
トランジスタ１０２は横型構造であって、ソース電極を裏面電極としており、外見上は縦型構造となっている。または、トランジスタ１０２は、縦型構造である。そして、第１の主面Ｓ２上に、ゲート電極１２０およびドレイン電極１２１が配置されている。また、トランジスタ１０２の第２の主面Ｓ５上に、図示していないがソース電極１２２が配置されている。ソース電極１２２は、トランジスタ１０２の裏面全体がソース電極１２２となっていても、該裏面の一部がソース電極１２２となっていても、本発明の趣旨には反しない。
ダイパッド１０６の第１の主面Ｓ３の一部は、複合型半導体装置１００の第３の端子１０５を兼ねている。
トランジスタ１０１の第１の主面Ｓ１上に配置されたソース電極１１２と、トランジスタ１０２の第１の主面Ｓ２上に配置されたドレイン電極１２１とは、導電体１１３によって電気的に接続されている。トランジスタ１０１の第１の主面Ｓ１上に配置されたドレイン電極１１１と、第１の端子１０３とは、導電体１１４によって電気的に接続されている。
トランジスタ１０２の第１の主面Ｓ２上に配置されたゲート電極１２０と、第２の端子１０４とは、導電部材１１６によって電気的に接続されている。トランジスタ１０１の第１の主面Ｓ１上に配置されたゲート電極１１０と、ダイパッド１０６の第１の主面Ｓ３とは、導電部材１１５によって電気的に接続されている。また、トランジスタ１０２の第２の主面Ｓ５上に配置されたソース電極１２２と、ダイパッド１０６の第１の主面Ｓ３とが、電気的に接続されている。
複合型半導体装置１００では、図７の（ｂ）に示すように、ダイパッド１０６の第１の主面Ｓ３と、トランジスタ１０２の第２の主面Ｓ５とが対向して接している。また、ダイパッド１０６の第１の主面Ｓ３と、トランジスタ１０１の第２の主面Ｓ４とが対向して接している。
トランジスタ１０１の第２の主面Ｓ４は、ダイパッド１０６の第１の主面Ｓ３上に、熱伝導性のダイボンド材を用いてダイボンドされている。ダイボンド材が熱伝導性を有していることにより、トランジスタ１０１で発生した熱を、ダイパッド１０６へ放熱することができる。尚、トランジスタ１０１とダイパッド１０６とが電気的に接続される必要がないので、ダイボンド材は、導電性を有していなくともよい。トランジスタ１０２の第２の主面Ｓ５は、ダイパッド１０６の第１の主面Ｓ３上に、はんだ等によってダイボンドされている。はんだは、トランジスタ１０２をダイパッド１０６にダイボンドする機能と共に、トランジスタ１０２とダイパッド１０６とを電気的に接続する機能を有する。尚、はんだの代わりに、ダイボンド性能の高い導電性ペーストを用いてもよい。
本実施の形態に係る複合型半導体装置１００によれば、同一のリードフレームにＧａＮ−ＦＥＴＱ１（トランジスタ１０１）とＳｉ−ＦＥＴＱ２（トランジスタ１０２）とが配置される。そして、このトランジスタ１０１のゲート電極１１０は、トランジスタ１０２のソース電極１２２及び第３の端子１０５と接続し、同電位となっている。
そのため、複合型半導体装置１００の第３の端子１０５に負荷が接続され、Ｓｉ−ＦＥＴＱ２がオンであって、ドレイン電流Ｉｄが流れている場合において、負荷短絡時には、ＧａＮ−ＦＥＴＱ１のゲート電圧として、Ｓｉ−ＦＥＴＱ２のドレイン−ソース電圧の逆電圧が印加される。ここで、本実施の形態に係る複合型半導体装置１００では、Ｓｉ−ＦＥＴＱ２のオン抵抗ＲｏｎＱ２が高くなっていることにより、ＧａＮ−ＦＥＴＱ１に流れる最大ドレイン電流は、ＧａＮ−ＦＥＴＱ１の破壊を防ぐ程度にまで制限される。または、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が低くなっていることによって、ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１と閾値電圧ＶＴＨＱ１との差が小さくなり、最大ドレイン電流Ｉｄｍａｘが制限される。
従って、低オン抵抗であって、かつ負荷短絡時の耐性の高い複合型半導体装置を得ることできる。
本実施の形態の複合型半導体装置１００は、ダイパッド１０６がソース端子として機能しており、トランジスタ１０１および１０２の両方がソースフレームであるダイパッド１０６に実装された構成となっている。
〔実施の形態３〕
本発明の他の実施の形態について図８に基づいて説明すれば、以下のとおりである。尚、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
前記実施の形態２では、前記ＧａＮ−ＦＥＴＱ１と前記Ｓｉ−ＦＥＴＱ２とが、一つのＴＯタイプのパッケージ内に実装されている複合型半導体装置１００の具体的構成について説明した。本実施の形態では、前記複合型半導体装置１００を応用した、インバータ・ブリッジ回路２００について説明する。
本実施の形態のインバータ・ブリッジ回路２００について、図８に基づいて説明する。図８は、本実施の形態に係る複合型半導体装置１００の、インバータ・ブリッジ回路２００に応用した具体的な構成を示す回路図である。
本実施の形態に係るインバータ・ブリッジ回路２００は、図８に示すように、正の電位を有する正電極Ｐと、正電極Ｐよりも低い電位を有する負電極Ｎと、正電極Ｐと負電極Ｎとの間に接続された４つのカスコードＧａＮトランジスタＴ１〜Ｔ４と、カスコードＧａＮトランジスタＴ１〜Ｔ４に接続する負荷２０１と、負荷２０１に接続する２つのコイルＬ１及びＬ２とを有している。
上記カスコードＧａＮトランジスタＴ１〜Ｔ４には、上記複合型半導体装置１００を用いている。すなわち、各カスコードＧａＮトランジスタＴ１〜Ｔ４の内部では、ＧａＮ−ＦＥＴＱ１とＳｉ−ＦＥＴＱ２とがカスコード構成になっている。各カスコードＧａＮトランジスタＴ１〜Ｔ４のＳｉ−ＦＥＴＱ２のゲート電圧は、図示しない制御装置によって制御され、それにより各カスコードＧａＮトランジスタＴ１〜Ｔ４のオン、オフが制御される。
負荷２０１は、コイルＬ１を介してカスコードＧａＮトランジスタＴ１及びＴ２と接続されており、コイルＬ２を介してカスコードＧａＮトランジスタＴ３及びＴ４と接続されている。また、正電極ＰはカスコードＧａＮトランジスタＴ１及びＴ３と接続されており、負電極ＮはカスコードＧａＮトランジスタＴ２及びＴ４と接続されている。
インバータ・ブリッジ回路２００は、各カスコードＧａＮトランジスタＴ１〜Ｔ４を制御することにより、直流を交流に変換する。このようなインバータ・ブリッジ回路２００においては、過度の負荷や誤動作等による負荷短絡時に、耐量が要望される。
本実施の形態のインバータ・ブリッジ回路２００は、各カスコードＧａＮトランジスタＴ１〜Ｔ４に複合型半導体装置１００を用いていることによって、負荷短絡に対する耐性が高いものとなっている。
すなわち、インバータ・ブリッジ回路２００の負荷短絡時に、各カスコードＧａＮトランジスタＴ１〜Ｔ４のうちオンとなっているカスコードＧａＮトランジスタにおいて、高いＶｄｓが印加され、ドレイン電流Ｉｄは飽和領域に達する。このとき、各カスコードＧａＮトランジスタＴ１〜Ｔ４を構成するＳｉ−ＦＥＴＱ２のオン抵抗が高くなっていることによって、ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１が低下し、それに伴って、最大ドレイン電流Ｉｄｍａｘが制限される。または、ＧａＮ−ＦＥＴＱ１の閾値電圧ＶＴＨＱ１の絶対値が低くなっていることによって、ＧａＮ−ＦＥＴＱ１のゲート電圧ＶｇｓＱ１と閾値電圧ＶＴＨＱ１との差が小さくなり、最大ドレイン電流Ｉｄｍａｘが制限される。
これにより、過電流が流れることによるＧａＮ−ＦＥＴＱ１の破壊を防止することができる。
〔まとめ〕
本発明の態様１に係る複合型半導体装置は、互いにカスコード接続されたノーマリオン型の第１ＦＥＴ（ＧａＮ−ＦＥＴＱ１）及びノーマリオフ型の第２ＦＥＴ（Ｓｉ−ＦＥＴＱ２）を備えている複合型半導体装置において、前記第１ＦＥＴのドレインに印加されている電圧が４００Ｖである場合、前記複合型半導体装置に接続された負荷の短絡が開始したタイミングからの経過時間を短絡後経過時間Ｔとし、前記第２ＦＥＴのオン抵抗の値をＲｏｎＱ２、前記第１ＦＥＴの閾値電圧をＶＴＨＱ１、前記第１ＦＥＴのゲート電圧が０Ｖのときの、前記第１ＦＥＴの飽和状態における前記第１ＦＥＴのドレイン電流をＩｄｍａｘ１とし、短絡後経過時間Ｔ≧２μｓｅｃの間、前記第１ＦＥＴの破壊を防ぐ程度に制限したドレイン電流をＩｄｍａｘとするときに以下の式の関係を満たす。
Figure 0006408146
上記の構成によれば、第２ＦＥＴのオン抵抗、及び第１ＦＥＴの閾値電圧が上記の関係式を満たすようになっている。このため、第２ＦＥＴのオン抵抗が少し高くなっており、複合型半導体装置に接続された負荷が短絡した場合に、第２ＦＥＴにおける電圧降下がより大きくなり、この電圧降下に対応する逆電圧が第１ＦＥＴにゲート電圧として印加され、第１ＦＥＴの最大ドレイン電流を制限することができる。または、第１ＦＥＴの閾値電圧の絶対値が少し低くなっており、複合型半導体装置に接続された負荷が短絡した場合に、第１ＦＥＴのゲート電圧と第１ＦＥＴの閾値電圧との差が小さいために、第１ＦＥＴの最大ドレイン電流を制限することができる。これにより、負荷短絡時に、短絡後経過時間Ｔが少なくとも２μｓｅｃの間、第１ＦＥＴの破壊を防ぐことができる。また、第２ＦＥＴのオン抵抗が少し高いとしても、複合型半導体装置の全体のオン抵抗は、複合型半導体装置における低オン抵抗による利点を損なうほどに高くする必要はない。従って、低オン抵抗であって、かつ負荷短絡時の耐性の高い複合型半導体装置を提供することが可能となる。
本発明の態様２に係る複合型半導体装置は、上記態様１において、以下の式を満たす。
Figure 0006408146
上記の構成によれば、上記態様１において、ある最大ドレイン電流Ｉｄｍａｘが流れたときに、負荷の短絡後第１ＦＥＴが破壊されるまでの時間を短絡時破壊時間Ｔｐとすると、第１ＦＥＴの過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合に、最大ドレイン電流Ｉｄｍａｘを２３０Ａよりも小さくすることができ、短絡時破壊時間Ｔｐを３μｓｅｃ以上とすることができる。
本発明の態様３に係る複合型半導体装置は、上記態様１において、以下の式を満たす。
Figure 0006408146
上記の構成によれば、上記態様１において、第１ＦＥＴの過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合に、最大ドレイン電流Ｉｄｍａｘを１８０Ａよりも小さくすることができ、短絡時破壊時間Ｔｐを５μｓｅｃ以上とすることができる。
本発明の態様４に係る複合型半導体装置は、上記態様１〜３のいずれかにおいて、｜ＶＴＨＱ１｜≦２０Ｖを満たす。
上記の構成によれば、上記の関係式を満たすための第２ＦＥＴのオン抵抗ＲｏｎＱ２が大きくなりすぎる必要がない。
本発明の態様５に係る複合型半導体装置は、上記態様４において、前記オン抵抗の値ＲｏｎＱ２は、７．０ｍΩ以上である。
上記の構成によれば、第１ＦＥＴの過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合に、短絡時破壊時間Ｔｐを３μｓｅｃ以上とすることができる。
本発明の態様６に係る複合型半導体装置は、上記態様４において、前記オン抵抗の値ＲｏｎＱ２は、３１．２ｍΩ以上である。
上記の構成によれば、第１ＦＥＴの過電流時の最大ドレイン電流Ｉｄｍａｘ１＝２５０Ａの場合に、短絡時破壊時間Ｔｐを５μｓｅｃ以上とすることができる。
本発明の態様７に係る複合型半導体装置は、上記態様１〜３のいずれかにおいて、前記閾値電圧ＶＴＨＱ１は、｜ＶＴＨＱ１｜≦１０Ｖを満たす。
上記の構成によれば、第２ＦＥＴのオン抵抗ＲｏｎＱ２が大きくなりすぎる必要がない。そのため、複合型半導体装置全体のオン抵抗を６０ｍΩ以下とすることが容易である。
本発明の態様８に係る複合型半導体装置は、上記態様７において、前記オン抵抗の値ＲｏｎＱ２は、３．５ｍΩ以上である。
上記の構成によれば、ＧａＮ−ＦＥＴＱ１のオン抵抗ＲｏｎＱ１が略３１ｍΩの場合に、Ｒｏｎ≧３５ｍΩで、短絡時破壊時間Ｔｐを３μｓｅｃ以上とすることができる。
本発明の態様９に係る複合型半導体装置は、上記態様７において、前記オン抵抗の値ＲｏｎＱ２は、１５．６ｍΩ以上である。
上記の構成によれば、ＧａＮ−ＦＥＴＱ１のオン抵抗ＲｏｎＱ１が略３１ｍΩの場合に、Ｒｏｎ≧４７ｍΩで、短絡時破壊時間Ｔｐを５μｓｅｃ以上とすることができる。
本発明の態様１０に係る複合型半導体装置は、上記態様１〜９のいずれかにおいて、前記第２ＦＥＴは、絶縁ゲート型ＦＥＴ又はショットキーゲート型ＦＥＴによって形成されていてもよい。
上記の構成によれば、第２ＦＥＴは、複合型半導体装置として求める特性に応じて、適宜適当なＦＥＴを選択すればよく、これにより、複合型半導体装置の設計における制限が少なくなる。
本発明の態様１１に係る複合型半導体装置は、上記態様１〜１０のいずれかにおいて、前記第１ＦＥＴは、窒化ガリウム半導体によって形成されていてもよい。
上記の構成によれば、高絶縁耐圧、高温動作及びヘテロ接合による低オン抵抗を比較的容易に実現できる。したがって、第２ＦＥＴのオン抵抗が少し高いとしても、複合型半導体装置の全体のオン抵抗はあまり大きくならない。
本発明の態様１２に係る複合型半導体装置は、上記態様１〜１１のいずれかにおいて、前記第１ＦＥＴ及び前記第２ＦＥＴが一つのパッケージ内に実装されていてもよい。
上記の構成によれば、コンパクトな複合型半導体装置を提供することができる。
尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、ノーマリオン型第１電界効果トランジスタ（ＦＥＴ）とノーマリオフ型第２ＦＥＴとがカスコード接続されてなる複合型半導体装置に利用することができる。特に、本発明は、ＧａＮ−ＦＥＴとＳｉ−ＦＥＴとがカスコード接続されてなる複合型半導体装置に利用することができる。
１ 電圧源
２ 制御回路
３ 負荷
１０、１００ 複合型半導体装置
Ｉｄ ドレイン電流
Ｑ１ ＧａＮ−ＦＥＴ（第１ＦＥＴ）
Ｑ２ Ｓｉ−ＦＥＴ（第２ＦＥＴ）
Ｒｏｎ 複合型半導体装置全体のオン抵抗
ＲｏｎＱ１ ＧａＮ−ＦＥＴのオン抵抗
ＲｏｎＱ２ Ｓｉ−ＦＥＴのオン抵抗
ＶＴＨＱ１、ＶＴＨＱ２ 閾値電圧

Claims (5)

  1. 互いにカスコード接続されたノーマリオン型の第１ＦＥＴ及びノーマリオフ型の第２ＦＥＴを備えている複合型半導体装置において、
    前記第１ＦＥＴのドレインに印加されている電圧が４００Ｖである場合、
    前記複合型半導体装置に接続された負荷の短絡が開始したタイミングからの経過時間を短絡後経過時間Ｔとし、
    前記第２ＦＥＴのオン抵抗の値をＲｏｎＱ２、前記第１ＦＥＴの閾値電圧をＶＴＨＱ１、前記第１ＦＥＴのゲート電圧が０Ｖのときの、前記第１ＦＥＴの飽和状態における前記第１ＦＥＴのドレイン電流をＩｄｍａｘ１とし、
    短絡後経過時間Ｔ≧２μｓｅｃの間、前記第１ＦＥＴの破壊を防ぐ程度に制限したドレイン電流をＩｄｍａｘとするときに以下の式の関係を満たすことを特徴とする複合型半導体装置。
    Figure 0006408146
  2. 以下の式の関係を満たすことを特徴とする請求項１に記載の複合型半導体装置。
    Figure 0006408146
  3. 以下の式の関係を満たすことを特徴とする請求項１に記載の複合型半導体装置。
    Figure 0006408146
  4. 前記閾値電圧ＶＴＨＱ１は、｜ＶＴＨＱ１｜≦２０Ｖを満たすことを特徴とする請求項１〜３のいずれか１項に記載の複合型半導体装置。
  5. 前記閾値電圧ＶＴＨＱ１は、｜ＶＴＨＱ１｜≦１０Ｖを満たすことを特徴とする請求項１〜４のいずれか１項に記載の複合型半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6822939B2 (ja) * 2017-11-30 2021-01-27 株式会社東芝 半導体装置
DE102018207308B4 (de) * 2018-05-09 2020-07-02 Infineon Technologies Ag Halbleiterbauteil mit integriertem shunt-widerstand und verfahren zu dessen herstellung
CN110277383A (zh) * 2019-05-30 2019-09-24 同辉电子科技股份有限公司 一种减小GaN HEMT功率模块封装寄生电感的DBC板布局方法
CN117155359B (zh) * 2023-10-26 2024-02-09 深圳智芯微电子科技有限公司 GaN HEMT器件预处理方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19902519C2 (de) * 1999-01-22 2002-04-18 Siemens Ag Hybrid-Leistungs-MOSFET für hohe Stromtragfähigkeit
DE19902520B4 (de) * 1999-01-22 2005-10-06 Siemens Ag Hybrid-Leistungs-MOSFET
JP2006158185A (ja) 2004-10-25 2006-06-15 Toshiba Corp 電力用半導体装置
JP4844007B2 (ja) * 2005-05-18 2011-12-21 富士電機株式会社 複合型半導体装置
US7501670B2 (en) 2007-03-20 2009-03-10 Velox Semiconductor Corporation Cascode circuit employing a depletion-mode, GaN-based FET
WO2011089837A1 (ja) * 2010-01-25 2011-07-28 シャープ株式会社 複合型半導体装置
JP5012930B2 (ja) * 2010-02-15 2012-08-29 株式会社デンソー ハイブリッドパワーデバイス
US8987833B2 (en) * 2011-04-11 2015-03-24 International Rectifier Corporation Stacked composite device including a group III-V transistor and a group IV lateral transistor
US20140225163A1 (en) * 2013-02-11 2014-08-14 International Rectifier Corporation Inverter Circuit Including Short Circuit Protected Composite Switch
JP5996465B2 (ja) * 2013-03-21 2016-09-21 株式会社東芝 半導体装置
WO2014192348A1 (ja) * 2013-05-28 2014-12-04 シャープ株式会社 半導体装置
WO2015033631A1 (ja) * 2013-09-06 2015-03-12 シャープ株式会社 トランジスタ回路
CN203826387U (zh) * 2014-03-28 2014-09-10 长安大学 一种GaN基超薄势垒增强/耗尽模式反相器及环振

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