JP5829700B2 - 短絡保護された複合スイッチを含むインバータ回路 - Google Patents

Description

本願は、２０１３年２月１１日に「Short Circuit protected Composite Cascoded devices」という名称で出願された米国仮特許出願第６１／７６３，０９３号の優先権の利益を主張する。この仮出願の開示内容は参照することにより本明細書に全て組み込まれる。

〔定義〕
本明細書で使用される、用語「III−Ｖ族」は少なくとも１つのIII族元素と少なくとも１つのＶ族元素を含む化合物半導体を意味する。例えば、III−Ｖ族半導体は、III族窒化物半導体の形を取り得る。「III族窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも１つのIII族元素を含む化合物半導体を意味し、例えば窒化アルミニウムガリウム（Ａｌ_ｘＧａ_{（１−ｘ）}Ｎ、窒化インジウムガリウムＩｎ_ｙＧａ_{（１−ｙ）}Ｎ、窒化アルミニウムインジウムガリウムＡｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ、砒化リン化窒化ガリウム（ＧａＡｓ_ａＰ_ｂＮ_{（１−ａ−ｂ）}）、砒化リン化窒化アルミニウムインジウムガリウム（Ａｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}Ａｓ_ａＰ_ｂＮ_{（１−ａ−ｂ）}）などの合金を含むが、これらに限定されない。また、III−Ｎ（III族窒化物）は一般に、Ｇａ極性、Ｎ極性、半極性又は非極性結晶方位などの任意の極性を有するが、これらに限定されない。また、III−Ｎ材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合ポリタイプ（結晶多形）のいずれかを含むことができ、単結晶又はモノクリスタル、多結晶、または非結晶の結晶構造を含むことができる。本明細書で使用される、「窒化ガリウム」、「ＧａＮ」はIII−Ｎ化合物半導体を意味し、III族元素は若干量又は相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。また、III−Ｖ族又はＧａＮトランジスタはIII−Ｖ族又はＧａＮトランジスタを低電圧IV族トランジスタとカスコード接続することによって形成される複合高電圧エンハンスメントモードトランジスタを意味する。

更に、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）などの少なくとも１つのIV族の元素を意味し、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層又はIV族元素のドーピングを含む半導体材料も意味し、例えばシリコン・オン・インシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などのIV族ベースの複合基板又はシリコン複合基板も含み得る。

また、本明細書でトランジスタ又はスイッチに関して使用される用語「低電圧」又は「ＬＶ」は約５０ボルト（５０Ｖ）までの電圧範囲を有するトランジスタ又はスイッチを意味することに留意されたい。更に、「中間電圧」又は「ＭＶ」は約５０ボルトから約２００ボルトまで（約５０Ｖ〜２００Ｖ）の範囲を意味することに留意されたい。更に、高電圧」又は「ＨＶ」は約２００ボルトから約１２００ボルトまで（約２００Ｖ〜１２００Ｖ）の範囲を意味することに留意されたい。

更に、本明細書でトランジスタ又はスイッチに関して使用される用語「低電流」は平均負荷電流の約２０パーセント（２０％）未満の平均電流を処理するために使用されるトランジスタ又はスイッチを意味する。更に、本明細書でトランジスタ又はスイッチに関して使用される用語「高電流」は平均負荷電流の約２０パーセント（２０％）以上の平均電流を処理するために使用されるトランジスタ又はスイッチを意味する。更に、本明細書でトランジスタ又はスイッチに関して使用される用語「飽和電流」はスイッチ又はトランジスタの最大オーバードライブ状態での飽和電流を意味する。

III−Ｎ材料は比較的広い直接バンドギャップを有する半導体化合物であり、強い圧電分極を有し、高いブレークダウン電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成を可能にすることができる。結果として、III−Ｎ半導体は多くのパワーマネジメント用途において、高電子移動度トランジスタ（ＨＥＭＴ）のようなヘテロ構造ＦＥＴ（ＨＦＥＴ）等の電界効果トランジスタ（ＦＥＴ）として使用するのが望ましい。更に、ノーマリオフ特性のパワーデバイスが望ましいパワーマネジメント用途においては、エンハンスメントモード（ノーマリオフ）の複合III族窒化物パワースイッチを生成するために、デプリーションモード（ノーマリオン）のIII−Ｎ ＨＥＭＴを低電圧（ＬＶ）IV族トランジスタ、例えばシリコンＦＥＴ、とカスコード接続することができる。

例えば、パワーインバータ用途においては、誘導負荷を駆動するように構成されたスイッチングブロックの高圧側及び／又は低圧側スイッチとしてIV族ＦＥＴとカスコード接続されたIII−Ｎ ＨＥＭＴを含む複合III−Ｎパワースイッチを実装することができる。しかしながら、このような誘導負荷に短絡状態が生じると、高圧側スイッチが高電圧状態と高電流状態を同時に受け、III−Ｎ ＨＥＭＴの電力処理能力を超えてしまうことが起こり得る。このような状況下でIII−Ｎ ＨＥＭＴを保護する一つの可能な手法はＨＥＭＴを飽和電流が低減するように構成することである。III−Ｎ ＨＥＭＴの飽和電流の低減は一般にその有効ゲート幅（Ｗｇ）を低減することによって達成され、これは多くの場合ダイサイズの低減と関連する。あいにく、ＨＥＭＴのＷｇ及び／又はダイサイズの低減はＨＥＭＴのオン抵抗の増大とともに熱放散機能の低減という追加の望ましくない影響を与える。

本発明は短絡保護された複合スイッチを含むインバータ回路を目的とし、このインバータ回路は図面の少なくとも１つに示され且つ又関連して説明され、請求項により完全に特定されている。

複合III−Ｎスイッチを用いて実装された高圧側及び低圧側スイッチを有するスイッチングブロックを含むインバータ回路を示す。 低電圧（ＬＶ）IV族電界効果トランジスタ（ＦＥＴ）とカスコード接続されたIII−Ｎ高電子移動度トランジスタ（ＨＥＭＴ）を用いた従来のIII−Ｎ複合スイッチを示す。 一実施形態による短絡保護された複合III−Ｎスイッチを示す。 本発明による、短絡保護された複合III−Ｎスイッチを用いて実装された高圧側及び低圧側スイッチを有するスイッチングブロックを含むインバータ回路を示す。

以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。

上述したように、ノーマリオフ特性のパワーデバイスが望ましいパワーマネジメント用途においては、エンハンスメントモード（ノーマリオフ）の複合III族窒化物パワースイッチを生成するために、デプリーションモード（ノーマリオン）のIII−Ｎ高電子移動度トランジスタ（ＨＥＭＴ）又は他のタイプのデプリーションモードのIII−Ｎヘテロ構造電界効果トランジスタ（ＨＦＥＴ）をエンハンスメントモード（ノーマリオフ）低電圧（ＬＶ）IV族トランジスタ、例えばシリコンＦＥＴ、とカスコード接続することができる。このような構成は、２００６年３月１０日に出願され、２０１１年９月１３日に特許された「Hybrid Semiconductor Device」という名称の米国特許第８，０１７，９７８号に開示されている。この特許の全開示内容は参照することによりそっくりそのまま本出願に組み込まれる。

図１は複合III−Ｎスイッチを用いて実装された高圧側及び低圧側スイッチを有するスイッチングブロックを含むインバータ回路を示す。インバータ回路１００はスイッチングブロック１１０と、スイッチドライバ１０４ａ、１０４ｂ及び１０４ｃを含むモータ駆動回路１０２とを含む。スイッチングブロック１１０は、複合III−Ｎ高圧側スイッチ１６０ａ１、１６０ｂ１及び１６０ｃ１（以後「複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１」という）、及び複合III−Ｎ低圧側スイッチ１６０ａ２、１６０ｂ２及び１６０ｃ２（以後「複合III−Ｎ低圧側スイッチ１６０ａ２−１６０ｃ２」という）を含む。図１に示されるように、インバータ回路１００は負荷１０６を駆動するように構成され、本例では負荷１０６は３相モータである。本実施形態は負荷１０６をモータとして、駆動回路１０２をモータ駆動回路１０２として表示しているが、これらの表示は単なる一例にすぎない。より一般的には、負荷１０６は任意の誘導負荷とすることができ、さらに駆動回路１０２はインバータ回路１００用の任意の適切な駆動回路１０２とすることができ、ハーフブリッジ回路、フルブリッジ回路又は誘導負荷駆動用の他のパワーマネジメント回路を含むものとすることができる。

図１に示す実施形態によれば、複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１及び複合III−Ｎ低圧側スイッチ１６０ａ２−１６０ｃ２の各々は、高電圧（ＨＶ）III−Ｎ ＦＥＴ１４０及びこのＦＥＴ１４０とカスコード接続されたIV族ＦＥＴ１５０を含む通常の複合スイッチとして実装される。複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１及び複合III−Ｎ低圧側スイッチ１６０ａ２−１６０ｃ２は概して図２に示す通常の複合III−Ｎスイッチ２６０に対応する。言い換えれば、図１のＨＶ III−Ｎ ＦＥＴ１４０及びIV族ＦＥＴ１５０は図２のＨＶIII−Ｎ族ＦＥＴ２４０及びIV族ＦＥＴ２５０にそれぞれ対応し、下記の対応する機能に属する任意の特性を共有することができる。

スイッチングブロック１１０は、図に示すように高電圧レール１１２と低電圧レール１１４との間に結合された３つのハーフブリッジ回路を含み、３つのスイッチノード１２８ａ、１２８ｂ及び１２８ｃから負荷１０６の３つの各相を駆動するために３つの出力を供給するように構成される。即ち、複合III−Ｎ 高圧側スイッチ１６０ａ１及び複合III−Ｎ 低圧側スイッチ１６０ａ２からなる第１のハーフブリッジ回路はスイッチノード１２８ａから負荷１０６の第１の相を駆動する第１の出力を供給する。更に、複合III−Ｎ高圧側スイッチ１６０ｂ１及び複合III−Ｎ低圧側スイッチ１６０ｂ２からなる第２のハーフブリッジ回路はスイッチノード１２８ｂから負荷１０６の第２の相を駆動する第２の出力を供給する。更に、複合III−Ｎ高圧側スイッチ１６０ｃ１及び複合III−Ｎ低圧側スイッチ１６０ｃ２からなる第３のハーフブリッジ回路はスイッチノード１２８ｃから負荷１０６の第３の相を駆動する第３の出力を供給する。図１に更に示されるように、スイッチドライバ１０４ａが複合III−Ｎ高圧側スイッチ１６０ａ１及び複合III−Ｎ低圧側スイッチ１６０ａ２の複合ゲートに結合され、スイッチドライバ１０４ｂが複合III−Ｎ高圧側スイッチ１６０ｂ１及び複合III−Ｎ低圧側スイッチ１６０ｂ２の複合ゲートに結合され、スイッチドライバ１０４ｃが複合III−Ｎ高圧側スイッチ１６０ｃ１及び複合III−Ｎ低圧側スイッチ１６０ｃ２の複合ゲートに結合される。

図１に明示されていないが、モータ駆動回路１０２は、負荷１０６及び／又はスイッチングブロック１１０からの帰還信号を受信し、負荷１０６における短絡状態の検出を可能にするように構成される。例えば、インバータ回路１００は負荷１０６の３つのすべてのモータ相について負荷電流をモニタするためにモータ駆動回路１０２を利用することができる。負荷電流が所定の電流限界値を超える場合、モータ駆動回路１０２は短絡状態の存在を検出し、スイッチドライバ１０４ａ及び／又はスイッチドライバ１０４ｂ及び／又はスイッチドライバ１０４ｃによって、影響を受けるスイッチをターンオフさせる。

負荷１０６が、例えばロータ及び／又はステータコイルの固着の結果として短絡状態を受ける場合、負荷１０６のインダクタンスがほぼ零に低下し、極めて高い電流がスイッチングブロック１１０内の１以上の複合III−Ｎスイッチを流れ得る。例えば、このような状態では、複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１の各々は高電圧レール１１２で供給される全電圧を受け、この電圧は約３５０ボルト（３５０Ｖ）又はそれ以上であり得る。更に、短絡状態のために、例えば約３５アンペア（３５Ａ）のような大きな電流が同時にそれらの複合III−Ｎスイッチ及びIII−Ｎ ＨＥＭＴを流れる。結果として、複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１は生存のために短絡状態の持続時間中約１２キロワット（１２ｋＷ）の電力を消費できなければならない。

通常の複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１をこのような短絡状態から保護するために、インバータ回路１００はモータ駆動回路１０２を利用して負荷１０６の３つのすべてのモータ相について負荷電流をモニタすることができる。負荷電流が所定の電流限界値を超える場合、モータ駆動回路１０２は短絡状態の存在を検出し、スイッチドライバ１０４ａ及び／又はスイッチドライバ１０４ｂ及び／又はスイッチドライバ１０４ｃによって、影響を受けるスイッチをターンオフさせる。過大負荷電流を検出し、影響を受けるスイッチをターンオフさせるためにモータ駆動回路１０２に必要とされる遅延時間は一般に約２−１０マイクロ秒（約２−１０μｓ）になり得る。従って、上述した模範的な動作状態下の負荷１０６の短絡状態の場合、複合III−Ｎ高圧側スイッチ１６０ａ１−１６０ｃ１は約２−１０μｓの期間の間約１２ｋＷを処理できる必要があり、これはＨＥＭＴの電力容量を超える。

インバータ回路１００のスイッチングブロック１１０に実装される複合III−Ｎスイッチを保護するために取り得る一つの可能な手段は、ＨＥＭＴをそれらの飽和電流を制限するように構成することにある。ＨＥＭＴの飽和電流を低減することは通常それらの有効ゲート幅（Ｗｇ）を低減することによって達成され、これは通常ダイサイズの低減と関連する。あいにく、ＨＥＭＴのＷｇ及び／又はダイサイズの低減はそれらのオン抵抗の増大とともにそれらの熱放散能力の低減という追加の望ましくない影響をもたらす。結果として、飽和電流を適度に制限するために必要とされるＨＥＭＴのＷｇ及び／又はダイサイズの低減は、得られるＨＥＭＴの電力処理性能を受け入れ難いほど低下させ、それらをインバータ回路１００のスイッチングブロック１１０での使用に適さないものとする。

図２を参照すると、図２はＨＶ III−Ｎ ＨＥＭＴ２４０及びＬＶ IV族ＦＥＴ２５０を含む通常の複合スイッチ２６０を示す。図２に更に示されるように、ＬＶ IV族ＦＥＴ２５０はダイオード２５８を含み、このダイオード２５８は例えばＬＶ IV族ＦＥＴ２５０の本体ダイオードとすることができる。図２には複合スイッチ２６０の複合ソース２６４、複合ドレイン２６２及び複合ゲート２６６も示されている。

ＨＶ III−Ｎ ＦＥＴ２４０は２次元電子ガス（２ＤＥＧ）を内蔵するように構成されたIII−ＮベースＨＥＭＴとすることができ、デプリーションモード（ノーマリオン）のIII−ＮベースＨＥＭＴの形とすることができる。幾つかの実施形態では、ＨＶ III−Ｎ ＦＥＴ２４０は金属−絶縁体−半導体ＨＦＥＴ（ＭＩＳＦＥＴ）、金属−酸化物−半導体ＨＦＥＴ（ＭＯＳＦＥＴ）、ショットキーゲートＦＥＴなどの絶縁ゲートデバイス、又はゲート構造にＰ−Ｎ接合を含むものとすることができる。

ＬＶ IV族ＦＥＴ２５０は、例えば約２５Ｖ−約４０Ｖの降伏電圧を有するシリコンＦＥＴとして実装することができる。一実施形態によれば、ＬＶ IV族ＦＥＴ２５０は、例えば本体ダイオード２５８を含むシリコンＭＩＳＦＥＴ又はＭＯＳＦＥＴとすることができる。幾つかの実施形態では、ＬＶ IV族ＦＥＴ２５０はバーチカルチャネルトレンチ型ＦＥＴの形とすることができるが、他の実施形態では、ＬＶ IV族ＦＥＴ２５０はラテラルチャネルＦＥＴとすることができる。

ＨＶ III−Ｎ ＦＥＴ２４０及びＬＶ IV族ＦＥＴ２５０のカスコード接続は複合スイッチ２６０を生成し、図２に示す実施形態によれば、事実上ＬＶ IV族ＦＥＴ２５０により提供される複合ソース２６４及び複合ゲート２６６及びＨＶ III−Ｎ ＦＥＴ２４０により提供される複合ドレイン２６２を有するＦＥＴとして機能する複合３端子デバイスを生成する。即ち、ＬＶ IV族ＦＥＴ２５０のドレイン２５２がＨＶ III−Ｎ ＦＥＴ２４０のソース２４４に結合され、ＬＶ IV族ＦＥＴ２５０のソース２５４が複合スイッチ２６０の複合ソース２６４を提供し、ＬＶ IV族ＦＥＴ２５０のゲート２５６が複合スイッチ２６０の複合ゲート２６６を提供する。更に、ＨＶ III−Ｎ ＦＥＴ２４０のドレイン２４２が複合スイッチ２６０の複合ドレイン２６２を提供するとともに、ＨＶ III−Ｎ ＦＥＴ２４０のゲート２４６がＬＶ IV族ＦＥＴ２５０のソース２５４に結合される。

複合III−Ｎスイッチの幾つかの例は、
米国特許第８，０１７，９７８号明細書（発明の名称「Hybrid Semiconductor Device」；出願日：２００６年３月１０日；発行日：２０１１年９月１３日）（この特許文献は先に言及済み）に記載され、また
米国特許第８，３６８，１２０号明細書（発明の名称「Hybrid Semiconductor Device having a GaN Transistor and a Silicon MOSFET」；出願日：２０１１年９月２日；発行日：２０１３年２月５日）、
米国特許第８，０８４，７８３号明細書（発明の名称「GaN-Based Device Cascoded with an Integrated FET/Schottky Diode Device」；出願日：２００９年１１月９日；発行日：２０１１年１２月２７日）、
米国特許出願第１３／０５３，５５６号（発明の名称「III-Nitride Transistor Stacked with FET in a Package」；出願日：２０１１年３月２２日）、
米国特許出願第１３／４１５，７７９号（発明の名称「Composite Semiconductor Device with Turn-On Prevention Control」；出願日：２０１２年３月８日）、
米国特許出願第１３／４１６，２５２号（発明の名称「High Voltage Composite Semiconductor Device with Protection for Low a Voltage Device」；出願日：２０１２年３月９日）、
米国特許出願第１３／４１９，８２０号（発明の名称「III-Nitride Transistor with Passive Oscillation Prevention」；出願日：２０１２年３月１４日）、
米国特許出願第１３／４１７，１４３号（発明の名称「Composite Semiconductor Device with Active Oscillation Prevention」；出願日：２０１２年３月９日）、
米国特許出願第１３／４３３，８６４号（発明の名称「Stacked Composite Device Including a Group III-V Transistor and a Group IV Lateral Transistor」；出願日：２０１２年３月２９日）、
米国特許出願第１３／４３４，４１２号（発明の名称「Stacked Composite Device Including a Group III-V Transistor and a Group IV Vertical Transistor」；出願日：２０１２年３月２９日）、
米国特許出願第１３／７８０，４３６号（発明の名称「Group III-V Transistor and Group IV Composite Switch」；出願日：２０１３年２月２８日）、
米国特許出願第１４／０７３，７８３号（発明の名称「Cascode Circuit Integration of Group III-N and Group IV Devices」；出願日：２０１３年１１月６日）、
米国仮特許出願第６１／７６３，１１５号（発明の名称「Half Brifge Circuit with Integrated Cascoded Device」；出願日：２０１３年２月１１日）、
にも記載されている。上記の特許及び特許出願の全開示内容は参照することにより本願明細書にすべて組み込まれる。

ここで、デプリーションモード（ノーマリオン）ＨＶ III−Ｎ ＦＥＴ２４０とカスコード接続されたＬＶ IV族ＦＥＴ２５０からなるエンハンスメント（ノーマリオフ）スイッチとして実装された複合スイッチ２６０の動作を特定のパラメータについて以下に記載するが、これらのパラメータは一例にすぎない。例えば、ＨＶ III−Ｎ ＦＥＴ２４０がオンである間に複合スイッチ２６０の複合ドレイン２６２の電圧が増加すると、ＬＶ IV族ＦＥＴ２５０の逆バイアスダイオード２５８の両端間に少しの電圧（例えば約１０Ｖ）が発生する。この電圧がゲート２４６に、ＨＶ III−Ｎ ＦＥＴ２４０のソースに対して逆極性に（例えば約−１０Ｖのゲート−ソース電圧として）供給される。これに応じて、ＨＶ III−Ｎ ＦＥＴ２４０がターンオフし（例えば、ピンチオフ電圧の大きさは１０Ｖより小さいものと仮定する）、複合ドレイン２６２のドレイン電圧の追加の増加はＨＶ III−Ｎ ＦＥＴ２４０のドレイン２４２及びソース２４４間に維持される。

従って、ダイオード２５８を含むＬＶ IV族ＦＥＴ２５０は一般に複合ドレイン２６２に供給される最初の少しの電圧（例えば約１０Ｖ）を超える平均電圧を維持する必要はない。複合スイッチ２６０がオン状態であるとき、通常ＬＶ IV族ＦＥＴ２５０の両端間に小さな電圧が存在する。この電圧はＬＶ IV族ＦＥＴ２５０のソース２５４及びドレイン２５２間に発生し、本質的にはＬＶ IV族ＦＥＴ２５０のオン抵抗とソース−ドレイン電流との積であり、一般に約１．０Ｖ未満である。この状態はＨＶ III−Ｎ ＦＥＴ２４０のゲート−ソース電圧を約１．０Ｖ未満に保ち、よってＨＶ III−Ｎ ＦＥＴ２４０をオン状態に駆動し、もしくはＨＶ III−Ｎ ＦＥＴ２４０をオン状態に維持する。しかしながら、ＬＶ IV族ＦＥＴ２５０を流れる電流がその飽和電流限界に近づくと、大きな電圧がＬＶ IV族ＦＥＴ２５０の両端間に発生し得る。この飽和駆動電圧はＬＶ IV族ＦＥＴ２５０の順方向降伏電圧と同じ高さになり得る。この降伏電圧は上述したようにＬＶ IV族ＦＥＴ２５０の逆方向降伏電圧又はデバイス定格と同程度の大きさにすることができ、例えば約２４Ｖから約４０Ｖの間とすることができる。この飽和駆動電圧がＨＶ III−Ｎ ＦＥＴ２４０のゲート２４６及びソース２４４間に逆極性に印加される。

ピンチオフ電圧の大きさが本例と同様に１０Ｖ未満である実施形態においては、ＨＶ III−Ｎ ＦＥＴ２４０はターンオフする。ＨＶ III−Ｎ ＦＥＴ２４０がターンオフすると、ＬＶ IV族ＦＥＴ２５０を流れる電流が零アンペアに向かって減少する。結果として、ＬＶ IV族ＦＥＴ２５０の両端間に発生する電圧は零電圧に低下する。ＬＶ IV族ＦＥＴ２５０の両端間に発生する電圧がＨＶ III−Ｎ ＦＥＴ２４０のピンチオフ電圧以下に低下すると、ＨＶ III−Ｎ ＦＥＴ２４０はオンに戻る。ＬＶ IV族ＦＥＴ２５０を流れる電流が再び飽和限界に近くづくと、上記のサイクルが繰り返される。このように、カスコード接続スイッチの両端間の電圧は強く振動することが理解されよう。これは極めて望ましくなく、避けなければならない。

本願は、上述した問題に取り組みそれらの問題を克服するように構成された、短絡保護された複合スイッチを開示する。本願に開示する短絡保護された複合スイッチは、III−Ｎスイッチに特有の低いオン抵抗及び大きな熱放散能力を提供すると同時に、減少した飽和電流を示すという利点を有する。更に、本願に開示する短絡保護された複合スイッチは従来の技術で見られる強い振動を回避するように有利に構成されている。

図３を参照すると、図３は一実施形態による短絡保護された複合スイッチ３６０を示す。短絡保護された複合スイッチ３６０は、ドレイン３４２、ソース３４４及びゲート３４６を有するIII−Ｎ ＦＥＴ３４０を含む。短絡保護された複合スイッチ３４０は、ドレイン３５２、ソース３５４及びゲート３５６を有するとともにダイオード３５８を含む高電流IV族ＦＥＴ３５０も含み、このダイオード３５８は高電流IV族ＦＥＴ３５０の本体ダイオードとすることができる。更に、短絡保護された複合スイッチ３６０は、ドレイン３７２、ソース３７４及びゲート３７６を有するとともに、同様に本体ダイオードとすることができるダイオード３７８を含む別の高電流IV族ＦＥＴ３７０、及び別のトランジスタ３８０を含み、このトランジスタ３８０もドレイン３８２、ソース３８４及びゲート３８６を含むＦＥＴとすることができる。

図３に示されるように、高電流IV族ＦＥＴ３５０はIII−Ｎ ＨＥＭＴ３４０と直列に結合されるが、低電流トランジスタとし得るトランジスタ３８０はIII−Ｎ ＦＥＴ３４０のゲート３４６と高電流IV族ＦＥＴ３５０のソース３５４との間に結合される。更に、同様に低電流トランジスタとし得るIV族ＦＥＴ３７０はIII−Ｎ ＦＥＴ３４０のゲート３４６とソース３４４との間に結合される。一実施形態では、低電流IV ＦＥＴ３７０のゲート３７６は高電流IV ＦＥＴ３５０のゲート３５６と同じ電位に結合することができる。従って、短絡保護された複合スイッチ３６０は複合ドレイン３６２、複合ゲート３６６、複合ソース３４４及び複合短絡制御ゲート３８８を有する４端子デバイスとして実装することができる。

いくつかの実施形態では、III−Ｎ ＦＥＴ３４０はＨＶ III−Ｎ ＦＥＴとすることができる。更に、幾つかの実施形態では、III−Ｎ ＦＥＴ３４０は２ＤＥＧを内蔵するデプリーションモード（ノーマリオフ）III−ＮベースＨＥＭＴとすることもできる。幾つかの実施形態では、III−Ｎ ＦＥＴ３４０は、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、ショットキーゲートトランジスタなどの絶縁ゲートデバイスとすることができ、またゲート構造にＰ−Ｎ接合を含むものとすることもできる。

高電流IV族 ＦＥＴ３５０は、例えば約２５Ｖ乃至約４０Ｖの降伏電圧を有する高電流シリコンＦＥＴとして実装することができる。一実施形態によれば、高電流IV族ＦＥＴ３５０は、例えば本体ダイオード３５８を含むシリコンＭＩＳＦＥＴ又はＭＯＳＦＥＴとすることができる。いくつかの実施形態では、高電流IV族ＦＥＴ３５０はバーチカルチャネルトレンチ型ＦＥＴの形とし得るが、他の実施形態では、高電流IV族ＦＥＴ３５０はラテラルチャネルＦＥＴとすることができることに留意されたい。高電流IV族ＦＥＴ３５０は、短絡状態の下で所定の仕様短絡時間（ｔ_ｓｃ）中にソース３５４及びドレイン３５２間を流れる最大電流がIII−Ｎ ＦＥＴ３４０の最大定格電流処理能力より小さくなるように、十分に制御された飽和電流挙動を有するように構成される。一実施形態では、高電流IV族ＦＥＴ３５０の飽和電流は、III−Ｎ ＦＥＴ３４０が短絡状態に少なくとも２．０μｓの間耐えることができる最大電流より小さくする。

トランジスタ３８０がオン状態であるとき、短絡保護された複合スイッチ３６０は複合スイッチ２６０と同様に動作し、その動作は上で詳細に検討されている。短絡保護された複合スイッチ３６０は複合４端子デバイスとして動作し、事実上、高電流IV族ＦＥＴ３５０とトランジスタ３８０の並列結合により与えられる複合ソース３６４及び複合ゲート３６６と、トランジスタ３８０により与えられる複合短絡制御ゲートと、III−Ｎ ＦＥＴ３４０により与えられる複合ドレイン３６２とを有するＦＥＴとして機能し、高電流IV族ＦＥＴ３５０と低電流IV族ＦＥＴ３７０のゲート３５６及び３７６が同じ電位に結合される。即ち、高電流IV族ＦＥＴ３５０のドレイン３５２はIII−Ｎ ＦＥＴ３４０のソース３４４に結合され、高電流IV族ＦＥＴ３５０のソース３５４は、トランジスタ３８０がオンのとき、低電流IV族ＦＥＴ３７０のソース３７４と一緒にトランジスタ３８０を経て短絡保護された複合スイッチ３６０の複合ソース３６４を提供する。更に、高電流IV族ＦＥＴ３５０のゲート３５６は短絡保護されたスイッチ３６０の複合ゲート３６６を提供する。更に、III−N ＦＥＴ３４０は短絡保護された複合スイッチ３６０の複合ドレイン３６２を提供するが、III−Ｎ ＦＥＴ３４０のゲートは低電流IV族ＦＥＴ３７０のソースに結合されるとともに、トランジスタ３８０のオン状態時にトランジスタ３８０により与えられる低抵抗通路を経て高電流IV族ＦＥＴ３５０のソース３５４に結合される。

しかしながら、高電流IV族ＦＥＴ３５０を流れる電流が飽和電流に近づくと、ＦＥＴ３５０はオン状態であるが、低電流トランジスタ３８０はオフ状態にスイッチすることができる。オフ状態では、IV族ＦＥＴ３５０及び３７０が両方ともオン状態であり（即ち、ゲート電圧の方が閾値電圧より大きい）、III−Ｎ ＦＥＴ３４０はオン状態に維持される。大きな電圧が高電流IV族ＦＥＴ３５０のソース３５４及びドレイン３５２間に発生する。しかしながら、IV族ＦＥＴ３７０のソース３７４は複合ソース３６４から本質的に切り離され、高電流IV族ＦＥＴ３５０は複合ソース３６４に低い抵抗電流路を提供するため、III−Ｎ ＦＥＴ３４０のソース３４４及びドレイン３４２間を流れる電流は殆どIV族ＦＥＴ３７０を経て流されない。結果として、IV族ＦＥＴ３７０のソース３７４及びドレイン３７２間の電圧、従ってIII−Ｎ ＦＥＴ３４０のゲート３４６及びソース３４４間の関連電圧は約１．０Ｖより低いままとなる。このように、III−Ｎ ＦＥＴ３４０はオン状態のままにでき、従来の実施形態で見られた前述した振動効果は避けることができる。高電流IV族ＦＥＴ３５０を流れる電流が飽和限界より十分に低下すると、トランジスタ３８０はオン状態にスイッチバックされ、短絡保護された複合スイッチ３６０は上述したように動作する。

短絡保護された複合スイッチ３６０の有用動作は、異常な短絡状態中を除いてトランジスタ３８０はオン状態である必要があるため、トランジスタ３８０はノーマリオンスイッチとして実装するのが有利もしくは望ましい。このようなノーマリオントランジスタ３８０は、接合ゲートＦＥＴ（ＪＦＥＴ）、アキュムレーションチャネルＦＥＴ（ａｃｃｕＦＥＴ）又はデプリーションモードＭＩＳＦＥＴなどのIV族デバイスとすることができ、また砒化ガリウム（ＧａＡｓ）、燐化インジウム（ＩｎＰ）などのIII−Ｖデバイス、又はIII−Ｎ ＨＥＭＴ又は他のタイプのIII−Ｎ ＦＥＴとすることができ、それらは絶縁ゲート、ショットキーゲート又はＰ−Ｎ接合デバイスとすることができる。

ほぼすべての望ましい動作状態において、トランジスタ３８０はIII−Ｎ ＦＥＴ３４０のゲート３４６への駆動電流を処理する必要があり、この駆動電流は一般に約１０ｎｓ乃至１００ｎｓの約１．０Ａのパルスの形とする。更に、トランジスタ３８０はそのソース３８４及びドレイン３８２間に一般に１．０Ｖ未満の比較的小さい電圧を発生する。従って、トランジスタ３８０はIII−Ｎ ＦＥＴ３４０より大幅に低い降伏電圧を有するように設計することができる。従って、トランジスタ３８０はIII−Ｎ ＦＥＴ３４０に比較して相対的に小さいＷｇを有するようにサイズ調整することができる。

トランジスタ３８０はIII−Ｎ ＦＥＴ３４０又は高電流IV族ＦＥＴ３５０の何れかと共同パッケージする、直接マウントする、又はモノリシック集積することができる。一実施形態では、例えばトランジスタ３８０はIII−Ｎ ＦＥＴ３４０及び高電流IV族ＦＥＴ３５０とモノリシック集積することができる。更に、低電流IV族ＦＥＴ３７０はIII−Ｎ ＦＥＴ３４０及び／又は高電流IV族ＦＥＴ３５０と共同パッケージする又はモノリシック集積することができる。更に、幾つかの実施形態では、III−Ｎ ＦＥＴ３４０、高電流IV族ＦＥＴ３５０、IV族ＦＥＴ３７０、トランジスタ３８０の全てを共通のシリコン基板を用いてモノリシック集積することができる。

トランジスタ３８０の制御は２つの制御条件の論理組み合わせで達成することができる。第１の制御条件は、高電流IV族ＦＥＴ３５０がオン状態であるとき、即ち複合ゲート３６６に供給される電圧が高電流IV族ＦＥＴ３５０の規定の閾値電圧を超えるとき、真（“１”）であるとすることができる。第２の制御条件は、前述したようにして決定される負荷電流で指示される、又は例えば高電流IV族ＦＥＴ３５０のソース−ドレイン電圧をモニタすることによって検出される高電流IV族ＦＥＴ３５０を流れる電流で指示される短絡状態が存在するとき、真（“１”）であるとすることができる。言い換えれば、このような短絡電流が短絡保護された複合スイッチ３６０の規定の過電流限界状態を超えるとき、短絡状態が存在する。

両条件が真であるとき、複合短絡制御ゲート３８８からトランジスタ３８０のゲート３８６に供給される電圧がトランジスタ３８０をターンオフするように調整される。トランジスタ３８０が例えばIII−Ｎスイッチである場合、トランジスタ３８０をターンオフする供給ゲート電圧は複合ソース３６４に結合されたソース３８４に対して負極性であって、トランジスタ３８０のピンチオフ電圧の大きさを上回る大きさを有するものとなる。このトランジスタ３８０のゲートドライブのための制御論理回路の実装は、外部比較器及びＡＮＤ（又はＮＡＮＤ）ゲートで個別に行うことができ、また複合ゲート３６６の駆動に使用されるゲートドライバの回路内に組み込むことができ、この回路には複合ゲート３６６の状態及び負荷電流に関する情報が存在する。短絡状態の存在に対する制御回路の応答時間は上述した２−１０μｓの制御応答より相当速くしなければならない。一実施形態では、トランジスタ３８０の制御の応答時間は約１００ｎｓ未満であり、好ましくは約１０ｎｓ未満である。更に、幾つかの実施形態では、トランジスタ３８０のターンオフ時間は約１０ｎｓ未満である。言い換えれば、幾つかの実施形態では、トランジスタ３８０は短絡状態の検出後約１００ｎｓ未満内にターンオフされるように構成される。このようにして、短絡保護された複合スイッチ３６０の潜在的な振動は適切に最小にすることができる。

次に図４を参照すると、図４は本発明による短絡保護された複合スイッチを用いて実装された高圧側及び低圧側スイッチを有するスイッチングブロックを含む模範的なインバータ回路を示す。インバータ回路４００は、スイッチングブロック４１６と、スイッチドライバ４０４ａ、４０４ｂ及び４０４Ｃを含むモータ駆動回路４０２とを含む。図４にはインバータ回路４００により駆動される負荷４０６も示され、負荷４０６は本例では３相モータとして示されている。本実施形態は負荷４０６をモータとして示し、駆動回路４０２をモータ駆動回路として示しているが、これらの実施形態は単なる一例にすぎない。より一般的には、負荷４０６は任意の誘導負荷とすることができ、さらに駆動回路４０２もインバータ回路４００用の任意の適切な駆動回路４０２とすることができる。より一般的には、インバータ回路４００に対応する回路は図４に示すインバータ回路４００以外のトポロジを含むことができる。このようなトポロジの例としては、ハーフブリッジ回路、フルブリッジ回路又は誘導負荷駆動用の他のパワーマネジメント回路がある。

スイッチングブロック４１６は高圧側の短絡保護された複合スイッチ４６０ａ１、４６０ｂ１及び４６０ｃ１（以後「高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１」という）、及び低圧側の短絡保護された複合スイッチ４６０ａ２、４６０ｂ２及び４６０ｃ２（以後「低圧側の短絡保護された複合スイッチ４６０ａ２−４６０ｃ２」という）を含む。高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１及び低圧側の短絡保護された複合スイッチ４６０ａ２−４６０ｃ２の各々は概して図3の短絡保護された複合スイッチ３６０に対応し、上記の対応する素子に属する特性の何れも共有することができる。

図３と図４を合わせて参照すると明らかなように、本実施形態によれば、高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１及び低圧側の短絡保護された複合スイッチ４６０ａ２−４６０ｃ２の各々は、上述したように、III−ＮＦＥＴ３４０及び高電流IV族ＦＥＴ３５０をIV族ＦＥＴ３７０及びトランジスタ３８０と組み合わせて含む短絡保護された複合スイッチングとして実装される。図４に示されるように、高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１及び低圧側の短絡保護された複合スイッチ４６０ａ２−４６０ｃ２の各々は、複合ドレイン４６２、複合ソース４６４、複合ゲート４６６及び複合短絡制御ゲート４８８を有する。

スイッチングブロック４１６は、図に示すように高電圧レール４１２と低電圧レール４１４との間に結合された３つのハーフブリッジ回路を含み、３つのスイッチノード４２８ａ、４２８ｂ及び４２８ｃから負荷４０６の３つの各相を駆動するために３つの出力を供給する構成される。即ち、高圧側の短絡保護された複合スイッチ４６０ａ１及び低圧側の短絡保護された複合スイッチ４６０ａ２からなる第１のハーフブリッジ回路はスイッチノード４２８ａから負荷４０６の第１の相を駆動する第１の出力を供給する。更に、高圧側の短絡保護された複合スイッチ４６０ｂ１及び低圧側の短絡保護された複合スイッチ４６０ｂ２からなる第２のハーフブリッジ回路はスイッチノード４２８ｂから負荷４０６の第２の相を駆動する第２の出力を供給する。更に、高圧側の短絡保護された複合スイッチ４６０ｃ１及び低圧側の短絡保護された複合スイッチ４６０ｃ２からなる第３のハーフブリッジ回路はスイッチノード４２８ｃから負荷４０６の第３の相を駆動する第３の出力を供給する。図４に更に示されるように、スイッチドライバ４０４ａが高圧側の短絡保護された複合スイッチ４６０ａ１及び低圧側の短絡保護された複合スイッチ４６０ａ２の複合ゲートに結合され、スイッチドライバ１０４ｂが高圧側の短絡保護された複合スイッチ４６０ｂ１及び低圧側の短絡保護された複合スイッチ４６０ｂ２の複合ゲートに結合され、スイッチドライバ１０４ｃが高圧側の短絡保護された複合スイッチ４６０ｃ１及び低圧側の短絡保護された複合スイッチ４６０ｃ２の複合ゲートに結合される。

図４に明示されていないが、モータ駆動回路４０２は、負荷４０６及び／又はスイッチングブロック４１６からの帰還信号を受信し、負荷４０６における短絡状態の検出を可能にするように構成される。例えば、インバータ回路４００は負荷４０６の３つのすべてのモータ相について負荷電流をモニタするためにモータ駆動回路４０２を利用することができる。負荷電流が所定の電流限界値を超える場合には、モータ駆動回路４０２は短絡状態の存在を検出し、スイッチドライバ４０４ａ及び／又はスイッチドライバ４０４ｂ及び／又はスイッチドライバ４０４ｃによって、影響を受けるスイッチをターンオフさせる。

負荷４０６が、例えばモータのロータ及び／又はステータコイルの固着の結果として短絡状態を受ける場合には、負荷４０６のインダクタンスがほぼ零に低下し、短絡電流がスイッチングブロック４１６内の１以上の短絡保護された複合スイッチを経て流れ得る。図１につき上述したように、負荷４０６の短絡状態時には、 高圧側の短絡保護されたスイッチ４６０ａ１−４６０ｃ１の各々は、短絡電流を流すと同時に、高電圧レール１１２で供給される全電圧を受け、この電圧は約３５０Ｖであり得る。

しかしながら、高圧側スイッチの実装に従来のカスコード接続ＨＥＭＴを使用すると上述した壊滅的結果の可能性があるのに対して、高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１はIII−Ｎ ＦＥＴ３４０を流れる電流を制限するように構成されている。例えば、上述したように、高電流IV族ＦＥＴ３５０は所定の飽和電流を有するようにサイズ調整することができるので、III−Ｎ ＦＥＴ３４０を流れる電流を実質的にIII−Ｎ ＦＥＴ３４０の電流処理能力内の所定の電流値に制限することができ、この電流値はIII−Ｎ ＦＥＴ３４０の飽和電流より著しく小さくすることができる。

幾つかの実施形態では、高圧側及び低圧側スイッチは図３及び図４に示すような短絡保護された複合カスコード接続スイッチとして構成される。図３に示す短絡保護された複合スイッチ構成は、さもなければ短絡状態において起こり得る強い振動も阻止する。これは、図３につき前述したように、短絡保護された複合スイッチ３６０のトランジスタ３８０をターンオフすることによって達成することができる。しかしながら、短絡保護された複合スイッチの振動を実質的に阻止するためには、トランジスタ３８０のゲート３８６の制御に使用する電流制限を電流IV族ＦＥＴ３５０の飽和電流より低くして、オン状態における高電流IV族ＦＥＴ３５０のソース３５４及びドレイン３５２間に発生する電圧の大きさを電流制限におけるIII−Ｎ ＦＥＴ３４０のピンチオフ電圧より小さくする必要がある。

いくつかの実施形態では、高電流IV族ＦＥＴ３５０はそれぞれの飽和電流を負荷４０６の定常負荷電流に相当する値に制限するようにサイズ調整することができる。特定の例として、高電流IV族ＦＥＴ３５０はそれぞれの飽和電流を負荷４０６の定常負荷電流の約３倍以下に制限するようにサイズ調整することができる。例えば、定常負荷電流が２Ａである場合、高電流IV族ＦＥＴ３５０はそれらの飽和電流を６Ａ以下に制限するようにサイズ調整する。結果として、高圧側の短絡保護されたスイッチ４６０ａ１−４６０ｃ１はこれらのスイッチをターンオフするために必要とされる時間の間６Ａまでの短絡電流を処理し得る必要がある。従って、短絡状態を生き残るためには２−１０μｓの期間に約１２ｋＷを消費できなければならない図１の高圧側スイッチ１６０ａ１−１６０ｃ１と対照的に、高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１は同じ期間に約２ｋＷを消費できれば匹敵する制御条件の下で生き延びることができる。言い換えれば、高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１は十分な短絡保護を享受することができる。

図４は高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１及び低圧側の短絡保護された複合スイッチ４６０ａ２−４６０ｃ２の全てを短絡保護された複合スイッチとして示しているが、他の実施形態では、高圧側及び低圧側スイッチの全てをこのように実装しなければならないわけではない。いくつかの実施形態では、スイッチングブロック４１６の各ハーフブロック回路内の高圧側及び低圧側スイッチの少なくとも１つを短絡保護された複合スイッチの形にすることができる。例えば、一実施形態では、スイッチングブロック４１６の高圧側スイッチを高圧側の短絡保護された複合スイッチ４６０ａ１−４６０ｃ１として実装し、低圧側スイッチは短絡保護された複合スイッチとして実装しなくてもよい。

従って、本願は短絡保護された複合III−Ｎスイッチを開示する。所定の飽和電流を有する高電流IV族ＦＥＴをIII−Ｎ ＦＥＴとカスコード接続することによって、本解決方法の種々の実施形態はIII−Ｎ ＦＥＴに対する短絡保護をもたらす。更に、III−Ｎ ＦＥＴの大きさを低減することなくIII−Ｎ ＦＥＴを流れる最大短絡電流を減少させることができるため、III−Ｎ ＦＥＴの所望の低いオン抵抗及び放熱特性を有利に保つことができる。結果として、本解決方法は高い性能を有するとともに短絡負荷状態を生き抜くことができる高耐久性複合スイッチを含むインバータ回路を実装することができる。

以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないものと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなく、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。

Claims (20)

1. ドレイン、ソース及びゲートを含むIII−Ｎ電界効果トランジスタ（ＦＥＴ）と、
   前記III−Ｎ ＦＥＴと直列に結合され、前記III−Ｎ ＦＥＴを流れる電流を制限する高電流IV族ＦＥＴと、
   前記III−Ｎ ＦＥＴの前記ゲートと前記III−Ｎ ＦＥＴの前記ソースとの間に結合された別のIV族ＦＥＴと、
   前記III−Ｎ ＦＥＴの前記ゲートと前記高電流IV族ＦＥＴのソースとの間に結合された別のトランジスタと、
   を備える短絡保護された複合スイッチ。
2. 前記III−Ｎ ＦＥＴはノーマリオンIII−Ｎ高電子移動度トランジスタ（ＨＥＭＴ）である、請求項１記載の短絡保護された複合スイッチ。
3. 前記別のトランジスタはノーマリオントランジスタである、請求項１記載の短絡保護された複合スイッチ。
4. 前記別のトランジスタはノーマリオンIII−Ｎ ＨＥＭＴである、請求項３記載の短絡保護された複合スイッチ。
5. 前記III−Ｎ ＦＥＴ及び前記別のトランジスタはモノリシック集積されている、請求項１記載の短絡保護された複合スイッチ。
6. 前記高電流IV族ＦＥＴ及び前記別のIV族ＦＥＴはモノリシック集積されている、請求項１記載の短絡保護された複合スイッチ。
7. 前記III−Ｎ ＦＥＴ、前記高電流IV族ＦＥＴ、前記別のIV族ＦＥＴ及び前記別のトランジスタは共通の基板上にモノリシック集積されている、請求項１記載の短絡保護された複合スイッチ。
8. 前記高電流IV族ＦＥＴの飽和電流は前記III−Ｎ ＦＥＴが短絡状態に少なくとも２．０μｓ間耐えることができる最大電流より小さい、請求項１記載の短絡保護された複合スイッチ。
9. 前記高電流IV族ＦＥＴのゲートは前記別のIV族ＦＥＴのゲートと同じ電位に結合されている、請求項１記載の短絡保護された複合スイッチ。
10. ４つの外部接続部を更に備え、前記４つの外部接続部は前記短絡保護された複合スイッチの複合ドレイン、複合ソース、複合ゲート及び複合短絡制御ゲートを含む、請求項１記載の短絡保護された複合スイッチ。
11. 前記別のトランジスタは、過電流限界状態が存在し且つ前記短絡保護された複合スイッチがオン状態であるときオフ状態であり、請求項１記載の短絡保護された複合スイッチ。
12. 前記別のトランジスタは、短絡状態が検出された後１００ｎｓ未満内にターンオフするように構成されている、請求項１記載の短絡保護された複合スイッチ。
13. スイッチングブロックを備える回路であって、
    前記回路の前記スイッチングブロックは少なくとも１つの短絡保護された複合スイッチを含み、前記少なくとも１つの短絡保護された複合スイッチは、
    ドレイン、ソース及びゲートを含むIII−Ｎ 電界効果トランジスタ（ＦＥＴ）と、
    前記III−Ｎ ＦＥＴと直列に結合され、前記III−Ｎ ＦＥＴを流れる電流を制限する高電流IV族ＦＥＴと、
    前記III−Ｎ ＦＥＴの前記ゲートと前記III−Ｎ ＦＥＴの前記ソースとの間に結合された別のIV族ＦＥＴと、
    前記III−Ｎ ＦＥＴの前記ゲートと前記高電流IV族ＦＥＴのソースとの間に結合された別のトランジスタと、
    を備える回路。
14. 前記回路は３相回路である、請求項１３記載の回路。
15. 前記回路はフルブリッジ回路である、請求項１３記載の回路。
16. 前記回路はハーフブリッジ回路である、請求項１３記載の回路。
17. 前記回路はモータ駆動回路である、請求項１３記載の回路。
18. 前記回路は誘導負荷を駆動するように構成されている、請求項１３記載の回路。
19. 前記短絡保護された複合スイッチの前記III−Ｎ ＦＥＴ及び前記別のトランジスタはモノリシック集積されている、請求項１３記載の回路。
20. 前記短絡保護された複合スイッチの前記III−Ｎ ＦＥＴ、前記高電流IV族ＦＥＴ、前記別のIV族ＦＥＴ及び前記別のトランジスタは共通の基板上にモノリシック集積されている、請求項１３記載の回路。
    
    

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