JP5136544B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、トランジスタのチャネルに空乏層を生じさせる半導体装置に関するものである。
ダイオードや抵抗の様な受動素子では、一般的には電圧を印加していくと、電流は増加していく。特にダイオードは、電圧を印加すればするほど電流の増加は大きくなる。たとえばブートストラップダイオードでは、電圧起動時にコンデンサが充電されるまでは瞬間的に比較的大きな電圧が印加されるので大電流が流れる。一方、通常運転状態では数Ｖ程度しか電圧が印加されないので電流は小さい。ブートストラップダイオードでは、電圧を印加すればするほど電流増加が大きくなるというダイオードの特性を打ち消すため、ダイオードに抵抗を直列接続している。
電流の流れを制限するものとしては、たとえば電流制限−半導体スイッチがある。たとえば特表２０００−５０５２３９号公報に電流制限−半導体スイッチが提案されている。
特表２０００−５０５２３９号公報
ブートストラップダイオードでは、電源起動時の大電流を避けること、通常運転時のロスを小さくするまたは通常運転時の動作速度を速くすることが特性として望まれる。この様な特性を備えるため、低電圧時の電流が適度に大きく、高電圧時の電流が小さいという特性が望まれる。しかし、従来のブートストラップダイオードでは、ダイオードに抵抗を直列接続したものであったため、この特性を得ることはできない。
本発明は、上記課題を鑑みてなされたものであり、その目的は、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することである。
本発明の半導体装置は、基板と、基板に形成されたアノードおよびカソードを有する整流素子と、基板上に配置された第１絶縁膜と、第１絶縁膜上に配置され、かつチャネルを含む半導体層と、半導体層上に配置された第２絶縁膜と、第２絶縁膜上に配置された電極パッドとを備え、整流素子のアノードおよびカソードのいずれかのゲートに対応する部分が第１絶縁膜を挟んでチャネルと対向しており、チャネルと、ゲートとを含むようにディプリーショントランジスタが構成され、整流素子と、半導体層の抵抗として機能する部分と、ディプリーショントランジスタと、電極パッドとが直列接続されており、ディプリーショントランジスタのゲート電位を抵抗の両端の電位差により生成し、かつゲート電位によってディプリーショントランジスタのチャネルに空乏層を生じさせるよう構成されている。
本発明の半導体装置によれば、ゲート電位によってディプリーショントランジスタのチャネルに空乏層を生じさせるよう構成されているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
本発明の実施の形態１における半導体装置の概略上面図である。 図１のＩＩ−ＩＩ線に沿う概略断面図である。 本発明の実施の形態１における半導体装置の概略上面図であって、ユニットセルが並列に配置された半導体装置の概略上面図である。 本発明の実施の形態１における半導体装置のアノード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態１における半導体装置のカソード側断面構造およびその等価回路を概略的に示す図である。 比較例の半導体装置の概略上面図である。 図６のＶＩＩ−ＶＩＩ線に沿う概略断面図である。 比較例の半導体装置のアノード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態１における半導体装置および比較例の半導体装置の電圧・電流特性を示す図である。 本発明の実施の形態２における半導体装置の概略上面図である。 図１０のＸＩ−ＸＩ線に沿う概略断面図である。 本発明の実施の形態２における半導体装置のアノード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態２における半導体装置のカソード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態３における半導体装置の概略上面図である。 図１４のＸＶ−ＸＶ線に沿う概略断面図である。 本発明の実施の形態３における半導体装置のアノード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態３における半導体装置、本発明の実施の形態１における半導体装置および比較例の半導体装置の電圧・電流特性を示す図である。 本発明の実施の形態４における半導体装置の概略上面図である。 図１８のＸＩＸ−ＸＩＸ線に沿う概略断面図である。 本発明の実施の形態４における半導体装置のアノード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態５における半導体装置の概略上面図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。 本発明の実施の形態６における半導体装置の概略上面図である。 図２３のＸＸＩＶ−ＸＸＩＶ線に沿う概略断面図である。 本発明の実施の形態７における半導体装置の概略上面図である。 図２５のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。 本発明の実施の形態７における半導体装置のカソード側断面構造およびその等価回路を概略的に示す図である。 本発明の実施の形態８における半導体装置の概略上面図である。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う概略断面図である。 本発明の実施の形態８における半導体装置であって、ｐ型領域がストライプ状に配置された半導体装置の概略上面図である。 本発明の実施の形態９における半導体装置の概略上面図である。 図３１のＸＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。 本発明の実施の形態９における半導体装置であって、ｎ型領域がストライプ状に配置された半導体装置の概略上面図である。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本発明の実施の形態１の半導体装置の構成について説明する。
図１および図２を参照して、本実施の形態の半導体装置１００は、基板１と、第１絶縁膜４と、コンタクト部５ａ，５ｂと、第２絶縁膜６と、配線７ａと、アノード電極パッド７ｂと、チャネル９１とを主に有している。
チャネル９１およびコンタクト部５ａ，５ｂは、ｎチャネルディプリーショントランジスタＤＴを構成している。チャネル９１は、ｎチャネルディプリーショントランジスタＤＴのチャネル領域を構成している。コンタクト部５ａは、ｎチャネルディプリーショントランジスタの低電位側ソース領域を構成している。コンタクト部５ｂは、ｎチャネルディプリーショントランジスタＤＴの高電位側ドレイン領域を構成している。本実施の形態の半導体装置１００は、ゲート電位によってｎチャネルディプリーショントランジスタＤＴのチャネル９１に空乏層を生じさせるよう構成されている。
基板１は、ｎ-不純物領域１ａと、カソード拡散層２と、アノード拡散層３とを有している。ｎ-不純物領域１ａと、ｎ型カソード拡散層２と、アノード拡散層３とが整流素子Ｄ１であるダイオードを構成している。基板１の一方主面にｎ型カソード拡散層２が構成されている。基板１の反対側主面にアノード拡散層３が構成されている。ｎ型カソード拡散層２とアノード拡散層３との間にｎ-不純物領域１ａが構成されている。
ｎ-不純物領域１ａは、たとえばｎ型不純物濃度が約１×１０14／ｃｍ3であり、厚みが約２００μｍである。ｎ型カソード拡散層２は、たとえばｎ型不純物が約１５０μｍの厚みで拡散されており、表面濃度がたとえば１×１０1９／ｃｍ3以上である。アノード拡散層３は、たとえば厚みが数μｍであり、表面濃度がたとえば２×１０17／ｃｍ３程度である。
基板１の上には、第１絶縁膜４が配置されている。第１絶縁膜４は、たとえば厚みが２００ｎｍである。第１絶縁膜４の上には、チャネル９１およびコンタクト部５ａ，５ｂが配置されている。ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、整流素子Ｄ１のアノードであるアノード拡散層３と第１絶縁膜４を介して重なっている。チャネル９１を挟むようにコンタクト部５ａ，５ｂが配置されている。チャネル９１と、コンタクト部５ａ，５ｂとは、たとえば厚みが約６００ｎｍの多結晶シリコン層で構成されている。チャネル９１は、たとえばｎ型不純物濃度が５×１０15／ｃｍ3〜５×１０17／ｃｍ3である。コンタクト部５ａ，５ｂは、たとえばｎ型不純物濃度が１×１０19／ｃｍ3以上である。コンタクト部５ａ，５ｂは、高濃度多結晶シリコン層を構成している。
チャネル９１およびコンタクト部５ａ，５ｂの上には、第２絶縁膜６が配置されている。第２絶縁膜６は、たとえば厚さが８００μｍである。第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値は、第２絶縁膜６の誘電率を第２絶縁膜６の膜厚で除した値より大きくなる。第２絶縁膜６の上には、配線７ａと、アノード電極パッド７ｂとが互いに離れて配置されている。ｎチャネルディプリーショントランジスタＤＴのチャネル９１はアノード電極パッド７ｂと第２絶縁膜６を介して重なっている。配線７ａおよびアノード電極パッド７ｂは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。
ｎチャネルディプリーショントランジスタＤＴの低電位側ソース領域であるコンタクト部５ａは、コンタクト部５ａの上面の一部を開口するコンタクト孔８ａを通じて、配線７ａにより、アノード拡散層３に電気的に接続されている。ｎチャネルディプリーショントランジスタＤＴの高電位側ドレイン領域であるコンタクト部５ｂは、コンタクト部５ｂの上面の一部を開口するコンタクト孔８ｂを通じて、アノード電極パッド７ｂに電気的に接続されている。
ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、その長さ、幅、厚み、濃度をパラメータとして、所望の伝達特性に対応した抵抗値が得られるように調整されている。
また、後述するように、ｎチャネルディプリーショントランジスタＤＴのチャネル９１の全体がゲート電圧によって制御されることはない。ｎチャネルディプリーショントランジスタＤＴのチャネル９１のソース領域であるコンタクト部５ａに近い領域は、図４に示すように抵抗Ｒ１として働くよう構成されている。抵抗Ｒ１は、ｎチャネルディプリーショントランジスタＤＴのチャネル９１と一体に形成されている。
半導体装置１００は、整流素子Ｄ１と、抵抗Ｒ１と、ｎチャネルディプリーショントランジスタＤＴと、アノード電極パッド７ｂとが直列接続された構成を有している。半導体装置１００は、ｎチャネルディプリーショントランジスタＤＴのゲート電位を抵抗Ｒ１の両端の電位差により生成し、かつゲート電位によってｎチャネルディプリーショントランジスタＤＴのチャネル９１に空乏層Ｄを生じさせるよう構成されている。
整流素子Ｄ１のアノードであるアノード拡散層３、抵抗Ｒ１、ｎチャネルディプリーショントランジスタＤＴ、アノード電極パッド７ｂは、電位の低い方から、整流素子Ｄ１のアノードであるアノード拡散層３、抵抗Ｒ１、ｎチャネルディプリーショントランジスタＤＴ、アノード電極パッド７ｂの順に直列接続されている。
なお、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａおよびドレイン領域であるコンタクト部５ｂは、低抵抗のオーミックコンタクトを得るためのものであり、省略しても本実施の形態の本質的効果は損なわれない。
なお、半導体装置１００は、チャネル９１などが並列に配置されてもよい。
図３を参照して、チャネル９１などを含むユニットセルＵが並列に配置されている。領域Ｐが上記図１で示す構成に相当する。チャネル９１の幅Ｗを６００μｍ、長さＬを７５μｍとした場合、８個のユニットセルＵが配置されている。延べ幅Ｗｔは、ユニットセルＵの幅Ｗを８個合計して、４８００μｍである。
次に、本実施の形態の半導体装置の動作について説明する。
図４を参照して、半導体装置１００では、ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、長さＬが５０μｍ、延べ幅Ｗｔが７２００μｍ、厚みが６００ｎｍ、濃度が４×１０16／ｃｍ3に構成されている。ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、概ね電圧Ｖ１が１５Ｖで１０Ω弱の抵抗値になるよう設定されている。
ｎチャネルディプリーショントランジスタＤＴのゲートに対応する部分は、ダイオードのアノードであるアノード拡散層３とアノード電極パッド７ｂである。アノード拡散層３とアノード電極パッド７ｂは、それぞれｎチャネルディプリーショントランジスタＤＴのチャネル９１に対し負値、正値の入力信号を与え、その絶対値はＶ１−Ｖ２を大きくすると大きくなる。
ｎチャネルディプリーショントランジスタＤＴのチャネル９１に対するアノード拡散層３の電位差は、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域では負値で、その絶対値が小さく、ｎチャネルディプリーショントランジスタＤＴのドレイン領域５ｂに近いチャネル９１の領域では負値で、その絶対値が大きくなる。ｎチャネルディプリーショントランジスタＤＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、低い方の電位であるアノード拡散層３の電位が用いられている。
したがって、ｎチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｂに近いチャネル９１の領域では空乏層Ｄの広がりが大きくなり、チャネル抵抗が高くなる。ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域では空乏層Ｄは広がらない。
一方、ｎチャネルディプリーショントランジスタＤＴのチャネル９１に対するアノード電極パッド７ｂの電位差は、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域では正値で、その絶対値が大きく、ｎチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｂに近いチャネル９１の領域では正値で、その絶対値が小さくなる。
この事に対応し、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域では蓄積層Ａが形成されるが、ｎチャネルディプリーショントランジスタＤＴのドレイン領域である５ｂに近いチャネル９１の領域では蓄積層Ａは広がらない。
第１絶縁膜４の膜厚を第２絶縁膜６に比べ薄くしているため、アノード電極パッド７ｂをゲートとするｎチャネルディプリーショントランジスタＤＴの影響は、アノード拡散層３をゲートとするｎチャネルディプリーショントランジスタＤＴに比べて小さい。
したがって、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域での蓄積層Ａが形成されることによる電流増加の影響は少なく、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域は実質的には多結晶シリコン層の濃度に応じた抵抗Ｒ１として働く。ｎチャネルディプリーショントランジスタＤＴのゲート電位は抵抗Ｒ１の両端の電位差により生成される。このゲート電位によってｎチャネルディプリーショントランジスタのチャネル９１に空乏層Ｄが生じる。
ｎチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｂに近いチャネル９１の領域は空乏層Ｄの広がる効果により、Ｖ１−Ｖ２が大きくなれば、ｎチャネルディプリーショントランジスタＤＴのチャネル抵抗が上昇する。
なお、第１絶縁膜４と第２絶縁膜６の厚みを同程度としても、本実施の形態の効果は小さくなるものの無くなることは無い。
なお、上記ではダイオードのアノード側にｎチャネルディプリーショントランジスタＤＴを配置したが、ダイオードのカソード側にｎチャネルディプリーショントランジスタＤＴを配置してもよい。
図５を参照して、カソード拡散層２の上に第１絶縁膜４を介してｎチャネルディプリーショントランジスタＤＴが配置されている。ｎチャネルディプリーショントランジスタＤＴにはカソード電極パッド７ｂが電気的に接続されている。また、第２絶縁膜６は第１絶縁膜４より厚みが薄くなるよう構成されている。第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値は、第２絶縁膜６の誘電率を第２絶縁膜６の膜厚で除した値より小さくなる。なお、ダイオードのカソード側にｎチャネルディプリーショントランジスタＤＴを配置した半導体装置のこれ以外の構成は、上述したダイオードのアノード側にｎチャネルディプリーショントランジスタＤＴを配置した半導体装置と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
ｎチャネルディプリーショントランジスタＤＴのゲートに対応する部分は、ダイオードのカソードであるカソード拡散層２とカソード電極パッド７ｂである。
ｎチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｂに近いチャネル９１の領域では空乏層Ｄの広がりが大きくなり、チャネル抵抗が高くなる。ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域では空乏層Ｄは広がらない。
ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域では蓄積層Ａが形成されるが、ｎチャネルディプリーショントランジスタＤＴのドレイン領域である５ｂに近いチャネル９１の領域では蓄積層Ａは広がらない。
ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域での蓄積層Ａが形成されることによる電流増加の影響は少なく、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａに近いチャネル９１の領域は実質的には多結晶シリコン層の濃度に応じた抵抗Ｒ１として働く。
次に、本実施の形態の半導体装置の作用効果について比較例の半導体装置と比較して説明する。
図６および図７を参照して、比較例の半導体装置１００は、実施の形態１の半導体装置１００に比較して、ｎチャネルディプリーショントランジスタＤＴを有していない点で主に異なっている。比較例の半導体装置１００では、第１絶縁膜４は、厚みが６００ｎｍである。第２絶縁膜６は、厚みが約１μｍである。第１絶縁膜４と第２絶縁膜６との間には、抵抗層５が配置されている。抵抗層５は、不純物濃度が１×１０19／ｃｍ3以上であり、厚みが約１〜２μｍである。抵抗層５は、高濃度多結晶シリコン抵抗層を構成している。
抵抗層５は、その長さ、幅、厚み、濃度をパラメータとして、所望の抵抗値が得られるように調整されている。なお、比較例の半導体装置１００のこれ以外の構成は、上述した実施の形態１と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
図８を参照して、比較例の半導体装置１００では、抵抗層５は、長さＬが６００μｍ、幅Ｗが６００μｍ、厚みが６００ｎｍ、濃度が１×１０20／ｃｍ3に構成されている。抵抗層５は、概ね１０Ω弱の抵抗値になるよう設定されている。
ダイオードのアノードとカソードとの間の電圧Ｖ２が高くなれば、電流の増加が著しくなるが、素子全体では約１０Ωの抵抗Ｒ０によって制限され、Ｖ１／Ｒ０以上の電流が流れることはない。したがって抵抗Ｒ０が所望の電流値でのダイオードの抵抗よりも十分に高い抵抗値（Ｖ２＜＜Ｖ１）に設定されていれば、高電圧領域での電流増加率をほぼ一定にすることができる。
比較例の半導体装置１００では、素子全体の抵抗値は、電圧増加に伴ないＲ０に近付くが、それ以下になる事はない。そのため、電圧Ｖ１がさらに印加されれば、ほぼＶ１／Ｒ０に応じた電流が流れる。つまり、ダイオードは、電流を抑制するものの制限する機能は持っていない。
図９を参照して、比較例の半導体装置１００については、たとえば、電源起動時の初期の最大電圧Ｖｍａｘを１５Ｖと見積もり、その時の最大電流Ｉｍａｘを１．５Ａ以下に設定した場合の電圧・電流特性が示されている。たとえば、不測のサージなどで１８Ｖの電圧Ｖ１が印加された場合、１．７５Ａ（Ｖｍａｘ時の電流に比べ約２５％の増加）の電流が流れてしまう。
さらに、通常動作時の電流Ｉ１がたとえば０．２５Ａ程度とすると、その際の電圧は、ダイオードの接合の仕事関数差をΔＶとすると、Ｖ１≒Ｒ０×Ｉ１＋ΔＶとなり、この場合、約３．５Ｖの電圧印加が必要になる。
ここで、Ｒ０≒Ｖｍａｘ／Ｉｍａｘなので、Ｖ１≒Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶとなり、通常動作時のＶ１を小さくするのが困難である。
図９を参照して、本実施の形態の半導体装置１００について、たとえば、最大電圧Ｖｍａｘを１５Ｖ、最大電流Ｉｍａｘを約１．５Ａと設定した場合の電圧・電流特性が示されている。たとえば、１８Ｖの電圧Ｖ１が印加された場合、電流増加は９％程度と比較例の約２５％に比べて著しく小さくなっているため、本実施の形態の半導体装置１００は電流を制限する機能を有している。つまり、電源起動時の電圧がＶｍａｘを超えた場合でもＩｍａｘに対して電流増加を小さくすることができる。この電流を制限する機能は、空乏層Ｄによるものである。
また、通常動作時の電流Ｉ１がたとえば０．２５Ａ程度とすると、その時の電圧Ｖ１は２．２Ｖ程度と比較例の３．５Ｖに比べて著しく小さくなる。つまり、通常動作時にＶ１＜Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶを達成することができる。
本実施の形態の半導体装置１００によれば、ゲート電位によってｎチャネルディプリーショントランジスタＤＴのチャネル９１に空乏層Ｄを生じさせるよう構成されているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
本実施の形態の半導体装置１００では、ｎチャネルディプリーショントランジスタＤＴのチャネル９１の濃度を低く設定する組み合わせによって、最大電流Ｉｍａｘ一定下で電圧Ｖ１を低く設定することができる。すなわち、上記の組み合わせは、チャネル９１の比抵抗を小さくすることができる組み合わせであり、チャネル９１の厚みを厚くし、コンタクト部５ａ，５ｂの濃度を高くし、チャネル９１の長さを短くし、ユニットセルの長さを短く（延べ幅を広く）する組み合わせである。チャネル９１の濃度は、２×１０18／ｃｍ3にすることができる。
また、本実施の形態の半導体装置１００によれば、ｎチャネルディプリーショントランジスタＤＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、低い方の電位であるアノード拡散層３の電位が用いられているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、整流素子Ｄ１のアノードであるアノード拡散層３、抵抗Ｒ１、ｎチャネルディプリーショントランジスタＤＴ、アノード電極パッド７ｂは、電位の低い方から、整流素子Ｄ１のアノードであるアノード拡散層３、抵抗Ｒ１、ｎチャネルディプリーショントランジスタＤＴ、アノード電極パッド７ｂの順に直列接続されている。ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、整流素子Ｄ１のアノードであるアノード拡散層３と第１絶縁膜４を介して重なり、かつアノード電極パッド７ｂと第２絶縁膜６を介して重なっている。第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値が第２絶縁膜６の誘電率を第２絶縁膜６の膜厚で除した値より大きくなるよう構成されている。このため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、整流素子Ｄ１のカソードであるカソード拡散層２、ｎチャネルディプリーショントランジスタＤＴ、抵抗Ｒ１およびカソード電極パッド７ｂは、電位の高い方から、整流素子Ｄ１のカソードであるカソード拡散層２、ｎチャネルディプリーショントランジスタＤＴ、抵抗Ｒ１、カソード電極パッド７ｂの順に直列接続されている。ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、整流素子Ｄ１のカソードであるカソード拡散層２と第１絶縁膜４を介して重なり、かつカソード電極パッド７ｂと第２絶縁膜６を介して重なっている。第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値が第２絶縁膜６の誘電率を第２絶縁膜６の膜厚で除した値より小さくなるよう構成されている。このため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、抵抗Ｒ１がｎチャネルディプリーショントランジスタＤＴのチャネル９１と一体に形成されているため、生産効率を向上することができる。
（実施の形態２）
本発明の実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、ｐチャネルディプリーショントランジスタを有している点で主に異なっている。
図１０および図１１を参照して、チャネル９２およびコンタクト部５ｘ，５ｙは、ｐチャネルディプリーショントランジスタＤＴを構成している。本実施の形態の半導体装置１００は、ゲート電位によってｐチャネルディプリーショントランジスタＤＴのチャネル９２に空乏層を生じさせるよう構成されている。
基板１の上には、第１絶縁膜４が配置されている。第１絶縁膜４は、たとえば厚みが８００ｎｍである。第１絶縁膜４の上には、チャネル９２およびコンタクト部５ｘ，５ｙが配置されている。ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、整流素子Ｄ１のアノードであるアノード拡散層３と第１絶縁膜４を介して重なっている。チャネル９２を挟むようにコンタクト部５ｘ，５ｙが配置されている。チャネル９２と、コンタクト部５ｘ，５ｙとは、たとえば厚みが約６００ｎｍの多結晶シリコン層で構成されている。チャネル９２は、たとえばｐ型不純物濃度が５×１０15／ｃｍ3〜５×１０17／ｃｍ3である。コンタクト部５ｘ，５ｙは、たとえばｐ型不純物濃度が１×１０19／ｃｍ3以上である。コンタクト部５ｘ，５ｙは、高濃度多結晶シリコン層を構成している。
チャネル９２およびコンタクト部５ｘ，５ｙの上には、第２絶縁膜６が配置されている。第２絶縁膜６は、たとえば厚さが２００μｍである。第２絶縁膜６の誘電率を第２絶縁膜４の膜厚で除した値は、第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値より大きくなる。第２絶縁膜６の上には、配線７ａと、アノード電極パッド７ｂとが互いに離れて配置されている。ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、アノード電極パッド７ｂと第２絶縁膜６を介して重なっている。
ｐチャネルディプリーショントランジスタＤＴの低電位側ドレイン領域であるコンタクト部５ｘは、コンタクト部５ｘの上面の一部を開口するコンタクト孔８ｘを通じて、配線７ａにより、アノード拡散層３に電気的に接続されている。ｐチャネルディプリーショントランジスタＤＴの高電位側ソース領域であるコンタクト部５ｙは、コンタクト部５ｙの上面の一部を開口するコンタクト孔８ｙを通じて、アノード電極パッド７ｂに電気的に接続されている。
ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、その長さ、幅、厚み、濃度をパラメータとして、所望の伝達特性に対応した抵抗値が得られるように調整されている。
また、後述するように、ｐチャネルディプリーショントランジスタＤＴのチャネル９２の全体がゲート電圧によって制御されることはない。ｐチャネルディプリーショントランジスタＤＴのチャネル９２のソース領域であるコンタクト部５ｙに近い領域は、図１２に示すように抵抗Ｒ２として働くよう構成されている。抵抗Ｒ２は、ｐチャネルディプリーショントランジスタＤＴのチャネル９２と一体に形成されている。
半導体装置１００は、整流素子Ｄ１と、抵抗Ｒ２と、ｐチャネルディプリーショントランジスタＤＴと、アノード電極パッド７ｂとが直列接続された構成を有している。半導体装置１００は、ｐチャネルディプリーショントランジスタＤＴのゲート電位を抵抗Ｒ２の両端の電位差により生成し、かつゲート電位によってｐチャネルディプリーショントランジスタＤＴのチャネル９２に空乏層Ｄを生じさせるよう構成されている。
整流素子Ｄ１のアノードであるアノード拡散層３、ｐチャネルディプリーショントランジスタＤＴ、抵抗Ｒ２、アノード電極パッド７ｂは、電位の低い方から、整流素子Ｄ１のアノードであるアノード拡散層３、ｐチャネルディプリーショントランジスタＤＴ、抵抗Ｒ２、アノード電極パッド７ｂの順に直列接続されている。
なお、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘおよびソース領域であるコンタクト部５ｙは、低抵抗のオーミックコンタクトを得るためのものであり、省略しても本実施の形態の本質的効果は損なわれない。
なお、実施の形態２の半導体装置１００のこれ以外の構成は、上述した実施の形態１と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の動作について説明する。
図１２を参照して、半導体装置１００では、ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、長さＬが５０μｍ、延べ幅Ｗｔが７２００μｍ、厚みが６００ｎｍ、濃度が４×１０16／ｃｍ3に構成されている。ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、概ね電圧Ｖ１が１５Ｖで１０Ω弱の抵抗値になるよう設定されている。
ｐチャネルディプリーショントランジスタＤＴのゲートに対応する部分は、ダイオードのアノードであるアノード拡散層３とアノード電極パッド７ｂである。アノード拡散層３とアノード電極パッド７ｂは、それぞれｐチャネルディプリーショントランジスタＤＴのチャネル９２に対し負値、正値の入力信号を与え、その絶対値はＶ１−Ｖ２を大きくすると大きくなる。
ｐチャネルディプリーショントランジスタＤＴのチャネル９２に対するアノード電極パッド７ｂの電位差は、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域では正値で、その絶対値が小さく、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では正値で、その絶対値が大きくなる。ｐチャネルディプリーショントランジスタＤＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、高い方の電位であるアノード電極パッド７ｂの電位が用いられている。
したがって、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では空乏層Ｄの広がりが大きくなり、チャネル抵抗が高くなる。ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域では空乏層Ｄは広がらない。
一方、ｐチャネルディプリーショントランジスタＤＴのチャネル９２に対するアノード拡散層３の電位差は、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域では負値で、その絶対値が大きく、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では負値で、その絶対値が小さくなる。
この事に対応し、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域では蓄積層Ａが形成されるが、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では蓄積層Ａは広がらない。
第１絶縁膜４の膜厚を第２絶縁膜６に比べ厚くしているため、アノード拡散層３をゲートとするｐチャネルディプリーショントランジスタＤＴの影響は、アノード電極パッド７ｂをゲートとするｐチャネルディプリーショントランジスタＤＴに比べて小さい。
したがって、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域での蓄積層Ａが形成されることによる電流増加の影響は少なく、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域は実質的には多結晶シリコン層の濃度に応じた抵抗Ｒ２として働く。ｐチャネルディプリーショントランジスタＤＴのゲート電位は抵抗Ｒ２の両端の電位差により生成される。このゲート電位によってｐチャネルディプリーショントランジスタのチャネル９２に空乏層Ｄが生じる。
ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域は空乏層Ｄの広がる効果により、Ｖ１−Ｖ２が大きくなれば、ｐチャネルディプリーショントランジスタＤＴのチャネル抵抗が上昇する。
なお、第１絶縁膜４と第２絶縁膜６の厚みを同程度としても、本実施の形態の効果は小さくなるものの無くなる事は無い。
なお、上記ではダイオードのアノード側にｐチャネルディプリーショントランジスタＤＴを配置したが、ダイオードのカソード側にｐチャネルディプリーショントランジスタＤＴを配置してもよい。
図１３を参照して、カソード拡散層２の上に第１絶縁膜４を介してｐチャネルディプリーショントランジスタＤＴが配置されている。ｐチャネルディプリーショントランジスタＤＴにはカソード電極パッド７ｂが電気的に接続されている。また、第１絶縁膜４は第２絶縁膜より厚みが薄く構成されている。第２絶縁膜６の誘電率を第２絶縁膜４の膜厚で除した値は、第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値より小さくなる。なお、ダイオードのカソード側にｐチャネルディプリーショントランジスタＤＴを配置した半導体装置のこれ以外の構成は、上述したダイオードのアノード側にｐチャネルディプリーショントランジスタＤＴを配置した半導体装置と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
ｐチャネルディプリーショントランジスタＤＴのゲートに対応する部分は、ダイオードのカソードであるカソード拡散層２とカソード電極パッド７ｂである。
ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では空乏層Ｄの広がりが大きくなり、チャネル抵抗が高くなる。ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域では空乏層Ｄは広がらない。
ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域では蓄積層Ａが形成されるが、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では蓄積層Ａは広がらない。
ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域での蓄積層Ａが形成されることによる電流増加の影響は少なく、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域は実質的には多結晶シリコン層の濃度に応じた抵抗Ｒ２として働く。
本実施の形態の半導体装置１００によれば、ゲート電位によってｐチャネルディプリーショントランジスタＤＴのチャネル９２に空乏層Ｄを生じさせるよう構成されているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
本実施の形態の半導体装置１００では、ｐチャネルディプリーショントランジスタＤＴのチャネル９２の濃度を低く設定する組み合わせによって、最大電流Ｉｍａｘ一定下で電圧Ｖ１を低く設定することができる。すなわち、上記の組み合わせは、チャネル９２の比抵抗を小さくすることができる組み合わせであり、チャネル９２の厚みを厚くし、コンタクト部５ｘ，５ｙの濃度を高くし、チャネル９２の長さを短くし、ユニットセルの長さを短く（延べ幅を広く）する組み合わせである。チャネル９２の濃度は、２×１０18／ｃｍ3にすることができる。
また、本実施の形態の半導体装置１００によれば、ｐチャネルディプリーショントランジスタＤＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、高い方の電位であるアノード電極パッド７ｂの電位が用いられているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、整流素子Ｄ１のアノードであるアノード拡散層３、ｐチャネルディプリーショントランジスタＤＴ、抵抗Ｒ２、アノード電極パッド７ｂは、電位の低い方から、整流素子Ｄ１のアノードであるアノード拡散層３、ｐチャネルディプリーショントランジスタＤＴ、抵抗Ｒ２、アノード電極パッド７ｂの順に直列接続されている。ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、整流素子Ｄ１のアノード電極パッド７ｂと第２絶縁膜６を介して重なり、かつ整流素子Ｄ１のアノードであるアノード拡散層３と第１絶縁膜４を介して重なっている。第２絶縁膜６の誘電率を第２絶縁膜６の膜厚で除した値が第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値より大きくなるよう構成されている。このため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、整流素子Ｄ１のカソードであるカソード拡散層２、抵抗Ｒ２、ｐチャネルディプリーショントランジスタＤＴおよびカソード電極パッド７ｂは、電位の高い方から、整流素子Ｄ１のカソードであるカソード拡散層２、抵抗Ｒ２、ｐチャネルディプリーショントランジスタＤＴ、カソード電極パッド７ｂの順に直列接続されている。ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、カソード電極パッド７ｂと第２絶縁膜６を介して重なり、かつ整流素子Ｄ１のカソードであるカソード拡散層２と第１絶縁膜４を介して重なっている。第２絶縁膜６の誘電率を第２絶縁膜６の膜厚で除した値が第１絶縁膜４の誘電率を第１絶縁膜４の膜厚で除した値より小さくなるよう構成されている。このため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、抵抗Ｒ２がｐチャネルディプリーショントランジスタＤＴのチャネル９２と一体に形成されているため、生産効率を向上することができる。
（実施の形態３）
本発明の実施の形態３の半導体装置は、実施の形態１の半導体装置と比較して、ｎチャネルディプリーショントランジスタのチャネルの長さで主に異なっている。
図１４および図１５を参照して、チャネル９１は、ｎチャネルディプリーショントランジスタの低電位側ソース領域を構成しているコンタクト部５ａより長さが短く構成されている。コンタクト部５ａは、図１６に示すように一定の抵抗Ｒ３を持つように長さが長く構成されている。抵抗Ｒ３は、ｎチャネルディプリーショントランジスタＤＴのソースとしてのコンタクト部５ａと一体に形成されている。ｎチャネルディプリーショントランジスタのコンタクト部５ａ，５ｂは、たとえばｎ型不純物濃度が約１×１０1８／ｃｍ3以上である。コンタクト部５ａのうち配線７ａとコンタクトする部分以外の部分は、不純物濃度が配線７ａとコンタクトする部分より低くてもよい。また、コンタクト部５ａのうち配線７ａとコンタクトする部分以外の部分は、不純物濃度がコンタクト部５ｂより低くてもよい。
なお、実施の形態３の半導体装置１００のこれ以外の構成は、上述した実施の形態１と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の動作について説明する。
図１６を参照して、半導体装置１００では、ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、長さＬが１０μｍ、延べ幅Ｗｔが３０００μｍ、厚みが６００ｎｍ、濃度が４×１０16／ｃｍ3に構成されている。コンタクト部５ｂは、長さが９０μｍに構成されている。ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、概ね電圧Ｖ１が１５Ｖで１０Ω弱の抵抗値になるよう設定されている。
ｎチャネルディプリーショントランジスタＤＴのチャネル９１に対するアノード拡散層３の電位差について、ｎチャネルディプリーショントランジスタの低電位側ソース領域を構成しているコンタクト部５ａとチャネル９１の境界の電位は、抵抗Ｒ３×電流ＩだけＶ２に比べ電位が高くなっている。そのため、チャネル９１のソース側とドレイン側の電位差は小さくなるので、ほぼチャネル９１全体が空乏化される。したがって、ｎチャネルディプリーショントランジスタのほぼチャネル９１全体で空乏層Ｄの広がりが大きくなるためチャネル抵抗が高くなる。
一方、ｎチャネルディプリーショントランジスタＤＴのチャネル９１に対するアノード電極パッド７ｂの電位差について、ｎチャネルディプリーショントランジスタの低電位側ソース領域を構成しているコンタクト部５ａとチャネル９１の境界の電位は、抵抗Ｒ３×電流ＩだけＶ２に比べ電位が高くなっている。そのため、チャネル９１のソース側とドレイン側の電位差は小さくなり、アノード電極パッド７ｂとの電位差が大きな領域はコンタクト部５ａとなる。
この事に対応し、ｎチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｂに近いチャネル９１の領域では蓄積層Ａは広がらず、またｎチャネルディプリーショントランジスタＤＴのソース領域である５ａに近いチャネル９１の領域でも蓄積層Ａは広がらない。
図１７を参照して、本実施の形態の半導体装置１００について、たとえば、最大電圧Ｖｍａｘを１５Ｖ、最大電流Ｉｍａｘを約１．５Ａと設定した場合の電圧・電流特性が示されている。たとえば、１８Ｖの電圧Ｖ１が印加された場合、電流増加は５％程度と実施の形態１に比べて小さくなっているため、本実施の形態の半導体装置１００は実施の形態１の半導体装置より電流を制限する機能を大きくすることができる。
また、通常動作時の電流Ｉ１がたとえば０．２５Ａ程度とすると、その時の電圧Ｖ１は２．１Ｖ程度と実施の形態１に比べて同等以下にすることができる。
本実施の形態の半導体装置１００によれば、実施の形態１の半導体装置１００に比べて、空乏化に寄与しない領域の比抵抗を低く抑えているので、高電圧で同程度の電流制限効果の場合、低電圧での抵抗を低くすることができる。
また、本実施の形態の半導体装置１００によれば、抵抗Ｒ３がｎチャネルディプリーショントランジスタＤＴのソースとしてのコンタクト部５ａと一体に形成されているため、生産効率を向上することができる。
（実施の形態４）
本発明の実施の形態４の半導体装置は、実施の形態２の半導体装置と比較して、ｐチャネルディプリーショントランジスタのチャネルの長さで主に異なっている。
図１８および図１９を参照して、チャネル９２は、ｐチャネルディプリーショントランジスタの高電位側ソース領域を構成しているコンタクト部５ｙより長さが短く構成されている。コンタクト部５ｙは、図２０に示すように一定の抵抗Ｒ４を持つように長さが長く構成されている。抵抗Ｒ４は、ｐチャネルディプリーショントランジスタＤＴのソースとしてのコンタクト部５ｙと一体に形成されている。ｐチャネルディプリーショントランジスタのコンタクト部５ｘ，５ｙは、たとえばｐ型不純物濃度が約１×１０1８／ｃｍ3以上である。コンタクト部５ｙのうちアノード電極パッド７ｂとコンタクトする部分以外の部分は、不純物濃度がアノード電極パッド７ｂとコンタクトする部分より低くてもよい。また、コンタクト部５ｙのうちアノード電極パッド７ｂとコンタクトする部分以外の部分は、不純物濃度がコンタクト部５ｘより低くてもよい。
なお、実施の形態４の半導体装置１００のこれ以外の構成は、上述した実施の形態２と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の動作について説明する。
図２０を参照して、半導体装置１００では、ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、長さＬが１０μｍ、延べ幅Ｗｔが３０００μｍ、厚みが６００ｎｍ、濃度が４×１０16／ｃｍ3に構成されている。コンタクト部５ｙは、長さが９０μｍに構成されている。ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、概ね電圧Ｖ１が１５Ｖで１０Ω弱の抵抗値になるよう設定されている。
ｐチャネルディプリーショントランジスタＤＴのチャネル９２に対するアノード電極パッド７ｂの電位差について、ｐチャネルディプリーショントランジスタの高電位側ソース領域を構成しているコンタクト部５ｙとチャネル９２の境界の電位は、抵抗Ｒ４×電流ＩだけＶ１に比べ電位が低くなっている。そのため、チャネル９２のソース側とドレイン側の電位差は小さくなるので、ほぼチャネル９２全体が空乏化される。したがって、ｐチャネルディプリーショントランジスタのほぼチャネル９２全体で空乏層Ｄの広がりが大きくなるためチャネル抵抗が高くなる。
一方、ｐチャネルディプリーショントランジスタＤＴのチャネル９２に対するアノード拡散層３の電位差について、ｐチャネルディプリーショントランジスタの高電位側ソース領域を構成しているコンタクト部５ｙとチャネル９２の境界の電位は、抵抗Ｒ４×電流ＩだけＶ１に比べ電位が低くなっている。そのため、チャネル９２のソース側とドレイン側の電位差は小さくなり、アノード拡散層３との電位差が大きな領域はコンタクト部５ｙとなる。
この事に対応し、ｐチャネルディプリーショントランジスタＤＴのドレイン領域であるコンタクト部５ｘに近いチャネル９２の領域では蓄積層Ａは広がらず、またｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙに近いチャネル９２の領域でも蓄積層Ａは広がらない。
本実施の形態の半導体装置１００によれば、実施の形態２の半導体装置１００に比べて、空乏化に寄与しない領域の比抵抗を低く抑えているので、高電圧で同程度の電流制限効果の場合、低電圧での抵抗を低くすることができる。
また、本実施の形態の半導体装置１００によれば、抵抗Ｒ４がｐチャネルディプリーショントランジスタＤＴのソースとしてのコンタクト部５ａと一体に形成されているため、生産効率を向上することができる。
（実施の形態５）
本発明の実施の形態５の半導体装置は、実施の形態３の半導体装置と比較して、ｎチャネルディプリーショントランジスタのチャネルが中濃度チャネル領域を有している点で主に異なっている。
図２１および図２２を参照して、ｎチャネルディプリーショントランジスタＤＴは、アノード拡散層３とアノード電極パッド７ｂとの間に挟まれた部分であるチャネル９１を有している。チャネル９１は、第１の不純物濃度部分９３ａと、第２の不純物濃度部分９３ｂとを有している。第２の不純物濃度部分９３ｂが中濃度チャネル領域を構成している。第１の不純物濃度部分９３ａは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の高い方側に配置されている。第２の不純物濃度部分９３ｂは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の低い方側に配置されている。第２の不純物濃度部分９３ｂは、第１の不純物濃度部分９３ａよりも高いｎ型不純物濃度を有している。なお、実施の形態５の半導体装置１００のこれ以外の構成は、上述した実施の形態３と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
中濃度チャネル領域である第２の不純物濃度部分９３ｂの厚みおよび濃度は、電流制限をかけはじめたい電圧の場合の空乏層幅が概ね第２不純物濃度部分９３ｂの厚みになるように設定されている。
半導体装置１００では、ｎチャネルディプリーショントランジスタＤＴのゲートとしてのダイオードのアノード拡散層３側でチャネル９１の不純物濃度を高くしているため、Ｖ１−Ｖ２が小さな場合には空乏層Ｄの広がりが小さいので、チャネル抵抗を小さくでき、Ｖ１−Ｖ２が一定値を超えると急速に空乏層Ｄが広がってくるので、チャネル抵抗を急速に大きくすることができる。
本実施の形態の半導体装置１００によれば、チャネル９１の第１の不純物濃度部分９３ａは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の高い方側に配置されており、第２の不純物濃度部分９３ｂは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の低い方側に配置されており、かつ第１の不純物濃度部分９３ａよりも高いｎ型不純物濃度を有しているため、実施の形態３に比べて、通常動作時の抵抗を小さくすることができる。
（実施の形態６）
本発明の実施の形態６の半導体装置は、実施の形態４の半導体装置と比較して、ｐチャネルディプリーショントランジスタのチャネルが中濃度チャネル領域を有している点で主に異なっている。
図２３および図２４を参照して、ｐチャネルディプリーショントランジスタＤＴは、アノード拡散層３とアノード電極パッド７ｂとの間に挟まれた部分であるチャネル９２を有している。チャネル９２は、第１の不純物濃度部分９４ａと、第２の不純物濃度部分９４ｂとを有している。第２の不純物濃度部分９４ｂが中濃度チャネル領域を構成している。第１の不純物濃度部分９４ａは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の低い方側に配置されている。第２の不純物濃度部分９４ｂは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の高い方側に配置されている。第２の不純物濃度部分９４ｂは、第１の不純物濃度部分９４ａよりも高いｐ型不純物濃度を有している。
なお、実施の形態６の半導体装置１００のこれ以外の構成は、上述した実施の形態４と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
中濃度チャネル領域である第２の不純物濃度部分９４ｂの厚みおよび濃度は、電流制限をかけはじめたい電圧の場合の空乏層幅が概ね第２不純物濃度部分９４ｂの厚みになるように設定されている。
半導体装置１００では、ｐチャネルディプリーショントランジスタＤＴのゲートとしてのアノード電極パッド７ｂ側でチャネル９２の不純物濃度を高くしているため、Ｖ１−Ｖ２が小さな場合には空乏層Ｄの広がりが小さいので、チャネル抵抗を小さくでき、Ｖ１−Ｖ２が一定値を超えると急速に空乏層Ｄが広がってくるので、チャネル抵抗を急速に大きくすることができる。
本実施の形態の半導体装置１００によれば、チャネル９２の第１の不純物濃度部分９４ａは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の低い方側に配置されており、第２の不純物濃度部分９４ｂは、アノード拡散層３とアノード電極パッド７ｂとの内、電位の高い方側に配置されており、かつ第１の不純物濃度部分９４ａよりも高いｐ型不純物濃度を有しているため、実施の形態４に比べて、通常動作時の抵抗を小さくすることができる。
（実施の形態７）
本発明の実施の形態７の半導体装置は、実施の形態１の半導体装置と比較して、ｎチャネルディプリーショントランジスタとｐチャネルディプリーショントランジスタとを有している点で主に異なっている。
図２５および図２６を参照して、本実施の形態の半導体装置１００は、ｎチャネルディプリーショントランジスタＤＴとｐチャネルディプリーショントランジスタＤＴとを有している。
高電位側に、第１絶縁膜４１を介し、チャネル９１とコンタクト部５ａ，５ｂとを有するｎチャネルディプリーショントランジスタＤＴが配置されている。第１絶縁膜４１は、たとえば厚みが２００ｎｍである。チャネル９１と、コンタクト部５ａ，５ｂとは、たとえば厚みが約６００ｎｍの多結晶シリコン層で構成されている。チャネル９１は、たとえばｎ型不純物濃度が５×１０15／ｃｍ3〜５×１０17／ｃｍ3である。コンタクト部５ａ，５ｂは、たとえばｎ型不純物濃度が１×１０19／ｃｍ3以上である。
さらに、高電位側には、第２絶縁膜６１を介し、アノード電極パッド７ｂが配置されている。第２絶縁膜６１は、たとえば厚みが約８００ｎｍである。アノード電極パッド７ｂは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。ｎチャネルディプリーショントランジスタＤＴの高電位側ドレイン領域であるコンタクト部５ｂは、コンタクト孔８ｂを通じて、アノード電極パッド７ｂに電気的に接続されている。
低電位側に、第１絶縁膜４２を介し、チャネル９２とコンタクト部５ｘ，５ｙとを有するｐチャネルディプリーショントランジスタＤＴが配置されている。第１絶縁膜４２は、たとえば厚みが８００ｎｍである。チャネル９２と、コンタクト部５ｘ，５ｙとは、たとえば厚みが約６００ｎｍの多結晶シリコン層で構成されている。チャネル９２は、たとえばｐ型不純物濃度が５×１０15／ｃｍ3〜５×１０17／ｃｍ3である。コンタクト部５ｘ，５ｙは、たとえばｐ型不純物濃度が１×１０19／ｃｍ3以上である。
さらに、低電位側には、第２絶縁膜６２を介し、アノード電極パッド７ｂが配置されている。第２絶縁膜６２は、たとえば厚みが約２００ｎｍである。
ｐチャネルディプリーショントランジスタＤＴの低電位側ドレイン領域であるコンタクト部５ｘは、コンタクト孔８ｘを通じて配線７ａによりアノード拡散層３に電気的に接続されている。配線７ａは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。
ｎチャネルディプリーショントランジスタＤＴの低電位側ソース領域であるコンタクト部５ａと、ｐチャネルディプリーショントランジスタＤＴの高電位側ソース領域であるコンタクト部５ｙは、それぞれ開口されたコンタクト孔８ａ、コンタクト孔８ｙを通じてディプリーショントランジスタ直列配線７ｃにより、互いに直列接続されている。ディプリーショントランジスタ直列配線７ｃは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。
ｎチャネルディプリーショントランジスタＤＴのチャネル９１およびｐチャネルディプリーショントランジスタＤＴのチャネル９２は、その長さ、幅、厚み、濃度をパラメータとして、所望の伝達特性に対応した抵抗値が得られるように調整されている。
なお、ｎチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ａおよびドレイン領域であるコンタクト部５ｂは、低抵抗のオーミックコンタクトを得るためのものであり、省略しても本実施の形態の本質的効果は損なわれない。また、ｐチャネルディプリーショントランジスタＤＴのソース領域であるコンタクト部５ｙおよびドレイン領域であるコンタクト部５ｘは、低抵抗のオーミックコンタクトを得るためのものであり、省略しても本実施の形態の本質的効果は損なわれない。
また、第１絶縁膜４１と第２絶縁膜６１の厚みを同程度としても、第１絶縁膜４２と第２絶縁膜６２の厚みを同程度としても本実施の形態の効果は小さくなるものの無くなることは無い。また、ｎチャネルディプリーショントランジスタＤＴとｐチャネルディプリーショントランジスタＤＴとで第１絶縁膜４１と第１絶縁膜４２または第２絶縁膜６１と第２絶縁膜６２の厚みを同程度としても、効果は小さくなるものの無くなることは無い。
なお、実施の形態７の半導体装置１００のこれ以外の構成は、上述した実施の形態１および実施の形態２と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
なお、本実施の形態では、実施の形態１に係るｎチャネルディプリーショントランジスタＤＴと実施の形態２に係るｐチャネルディプリーショントランジスタＤＴを抵抗を介して直列接続したが、ｎチャネルディプリーショントランジスタＤＴとして実施の形態３または実施の形態５係るｎチャネルディプリーショントランジスタＤＴが用いられてもよく、ｐチャネルディプリーショントランジスタＤＴとして実施の形態４または実施の形態６に係るｐチャネルディプリーショントランジスタＤＴが用いられてもよい。
半導体装置１００では、実施の形態１および実施の形態２で上述したように、高電位側にｎチャネルディプリーショントランジスタＤＴ、低電位側にｐチャネルディプリーショントランジスタＤＴが配置され、ｎチャネルディプリーショントランジスタＤＴのゲート電位をチャネル電位に比べ負電位のダイオードのアノード拡散層３から、ｐチャネルディプリーショントランジスタのゲート電位をチャネル電位に比べ正電位のアノード電極パッド７ｂから取ることにより、Ｖ１−Ｖ２が大きな場合、ｎチャネルディプリーショントランジスタＤＴのチャネル９１、ｐチャネルディプリーショントランジスタＤＴのチャネル９２の双方が空乏化する。これにより、半導体装置１００は、強い電流を制限する機能を有し、通常動作時にＶ１＜Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶを達成することができる。
本実施の形態の半導体装置１００によれば、アノード拡散層３、ｐチャネルディプリーショントランジスタＤＴ、抵抗Ｒ１，Ｒ２、ｎチャネルディプリーショントランジスタＤＴおよびアノード電極パッド７ｂは、電位の低い方から、アノード拡散層３、ｐチャネルディプリーショントランジスタＤＴ、抵抗Ｒ１，Ｒ２、ｎチャネルディプリーショントランジスタＤＴおよびアノード電極パッド７ｂの順に直列接続され、ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、少なくともアノード拡散層３の一部と第１絶縁膜４１を介して重なり、ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、少なくともアノード電極パッド７ｂの一部と第２絶縁膜６２を介して重なるよう構成されている。これにより、強い電流を制限する機能を有することができ、通常動作時にＶ１＜Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶを達成することができる。
なお、上記ではダイオードのアノード側にｎチャネルディプリーショントランジスタＤＴおよびｐチャネルディプリーショントランジスタＤＴを配置したが、ダイオードのカソード側にｎチャネルディプリーショントランジスタＤＴおよびｐチャネルディプリーショントランジスタＤＴを配置してもよい。
図２７を参照して、高電位側に、第１絶縁膜４１を介し、チャネル９１とコンタクト部５ａ，５ｂとを有するｎチャネルディプリーショントランジスタＤＴが配置されている。第１絶縁膜４１は、たとえば厚みが８００ｎｍである。チャネル９１と、コンタクト部５ａ，５ｂとは、たとえば厚みが約６００ｎｍの多結晶シリコン層で構成されている。チャネル９１は、たとえばｎ型不純物濃度が５×１０15／ｃｍ3〜５×１０17／ｃｍ3である。コンタクト部５ａ，５ｂは、たとえばｎ型不純物濃度が１×１０19／ｃｍ3以上である。
さらに、低電位側には、第２絶縁膜６１を介し、カソード電極パッド７ｂが配置されている。第２絶縁膜６１は、たとえば厚みが約２００ｎｍである。カソード電極パッド７ｂは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。ｎチャネルディプリーショントランジスタＤＴの高電位側ドレイン領域であるコンタクト部５ｂは、コンタクト孔８ｂを通じて、配線７ａによりカソード拡散層２に電気的に接続されている。配線７ａは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。
低電位側に、第１絶縁膜４２を介し、チャネル９２とコンタクト部５ｘ，５ｙとを有するｐチャネルディプリーショントランジスタＤＴが配置されている。第１絶縁膜４２は、たとえば厚みが２００ｎｍである。チャネル９２と、コンタクト部５ｘ，５ｙとは、たとえば厚みが約６００ｎｍの多結晶シリコン層で構成されている。チャネル９２は、たとえばｐ型不純物濃度が５×１０15／ｃｍ3〜５×１０17／ｃｍ3である。コンタクト部５ｘ，５ｙは、たとえばｐ型不純物濃度が１×１０19／ｃｍ3以上である。
さらに、低電位側には、第２絶縁膜６２を介し、カソード電極パッド７ｂが配置されている。第２絶縁膜６２は、たとえば厚みが約８００ｎｍである。
ｐチャネルディプリーショントランジスタＤＴの低電位側ドレイン領域であるコンタクト部５ｘは、コンタクト孔８ｘを通じてカソード電極パッド７ｂに電気的に接続されている。
ｎチャネルディプリーショントランジスタＤＴの低電位側ソース領域であるコンタクト部５ａと、ｐチャネルディプリーショントランジスタＤＴの高電位側ソース領域であるコンタクト部５ｙは、それぞれ開口されたコンタクト孔８ａ、コンタクト孔８ｙを通じてディプリーショントランジスタ直列配線７ｃにより、互いに直列接続されている。ディプリーショントランジスタ直列配線７ｃは、たとえばアルミニウムまたはアルミニウム合金などの金属で構成されている。
ｎチャネルディプリーショントランジスタＤＴのチャネル９１およびｐチャネルディプリーショントランジスタＤＴのチャネル９２は、その長さ、幅、厚み、濃度をパラメータとして、所望の伝達特性に対応した抵抗値が得られるように調整されている。
ダイオードのカソード側にｎチャネルディプリーショントランジスタＤＴおよびｐチャネルディプリーショントランジスタを配置した半導体装置のこれ以外の構成は、上述したダイオードのアノード側にｎチャネルディプリーショントランジスタＤＴおよびｐチャネルディプリーショントランジスタを配置した半導体装置と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態の半導体装置１００によれば、カソード拡散層２、ｎチャネルディプリーショントランジスタＤＴ、抵抗Ｒ１，Ｒ２、ｐチャネルディプリーショントランジスタＤＴおよびアノード電極パッド７ｂは、電位の高い方から、カソード拡散層２、ｎチャネルディプリーショントランジスタＤＴ、抵抗Ｒ１，Ｒ２、ｐチャネルディプリーショントランジスタＤＴおよびカソード電極パッド７ｂの順に直列接続され、ｐチャネルディプリーショントランジスタＤＴのチャネル９２は、少なくともカソード拡散層２の一部と第１絶縁膜４２を介して重なり、ｎチャネルディプリーショントランジスタＤＴのチャネル９１は、少なくともアノード電極パッド７ｂの一部と第２絶縁膜６１を介して重なるよう構成されている。これにより、強い電流を制限する機能を有することができ、通常動作時にＶ１＜Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶを達成することができる。
（実施の形態８）
本発明の実施の形態８の半導体装置は、実施の形態１の半導体装置と比較して、ｎチャネル接合形電界効果トランジスタを有している点で主に異なっている。
図２８および図２９を参照して、チャネル９１およびコンタクト部５ａ，５ｂは、ｎチャネル接合形電界効果トランジスタＪＴを構成している。本実施の形態の半導体装置１００は、ゲート電位によってｎチャネル接合形電界効果トランジスタＪＴのチャネル９１に空乏層を生じさせるよう構成されている。
ｎチャネル接合形電界効果トランジスタＪＴのチャネル９１のドレイン領域であるコンタクト部５ｂに近い領域にはｎチャネル接合形電界効果トランジスタＪＴのゲートに相当するｐ型領域１０ｐが配設され、ダイオードのアノード拡散層３の電位が与えられている。
ｎチャネル接合形電界効果トランジスタＪＴは、空乏層Ｄをチャネル幅方向にも広げることができるので、図２９に示すようにチャネル９１の幅方向に間隔持ち飛び石状にｐ型領域１０ｐが複数設置されている。
なお、図３０を参照して、ｐ型領域１０ｐはストライプ状に配置されていてもよい。
ｎチャネル接合形電界効果トランジスタＪＴのチャネル９１はその長さ、幅、厚み、濃度をパラメータとして、所望の伝達特性に対応した抵抗値が得られるように調整されている。
半導体装置１００は、整流素子Ｄ１と、抵抗Ｒ１と、ｎチャネル接合形電界効果トランジスタＪＴと、アノード電極パッド７ｂとが直列接続された構成を有している。半導体装置１００は、ｎチャネル接合形電界効果トランジスタＪＴのゲート電位を抵抗Ｒ１の両端の電位差により生成し、かつゲート電位によってｎチャネル接合形電界効果トランジスタＪＴのチャネル９１に空乏層Ｄを生じさせるよう構成されている。
ｎチャネル接合形電界効果トランジスタＪＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、低い方の電位であるアノード拡散層３の電位が用いられている。
なお、ｎチャネル接合形電界効果トランジスタＪＴのソース領域であるコンタクト部５ａおよびドレイン領域であるコンタクト部５ｂは低抵抗のオーミックコンタクトを得るためのものであり、省略しても本実施の形態の本質的効果は損なわれない。
なお、実施の形態８の半導体装置１００のこれ以外の構成は、上述した実施の形態１と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
次に本実施の形態の半導体装置の動作について説明する。
ｎチャネル接合形電界効果トランジスタＪＴは、そのゲートに負電位を与られると空乏層Ｄが広がり、チャネル抵抗が大きくなる。
したがって、半導体装置１００は、実施の形態１と同様の動作によって、電流を制限する機能を有し、通常動作時にＶ１＜Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶを達成することができる。
なお、本実施の形態では、実施の形態１のｎチャネルディプリーショントランジスタＤＴに代えて同様のｎチャネル接合形電界効果トランジスタＪＴを用いたが、実施の形態３または実施の形態５のｎチャネルディプリーショントランジスタＤＴに相当する構造のｎチャネル接合形電界効果トランジスタＪＴが用いられてもよい。
本実施の形態の半導体装置１００によれば、ゲート電位によってｎチャネル接合形電界効果トランジスタＪＴのチャネル９１に空乏層Ｄを生じさせるよう構成されているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、ｎチャネル接合形電界効果トランジスタＪＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、低い方の電位であるアノード拡散層３の電位が用いられているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、抵抗Ｒ１がｎチャネル接合形電界効果トランジスタＪＴのチャネル９１と一体に形成されているため、生産効率を向上することができる。
また、本実施の形態の半導体装置１００によれば、ｎチャネル接合形電界効果トランジスタＪＴのゲートとしてのｐ型領域１０ｐがチャネル９１の幅方向に間隔を持ち飛び石状に配置されているため、間隔部分のチャネル厚みが厚くなるので、通常動作時の電圧Ｖ１を低くすることができる。
なお、上記ではダイオードのアノード側にｎチャネル接合形電界効果トランジスタＪＴを配置したが、ダイオードのカソード側にｎチャネル接合形電界効果トランジスタが配置されてもよい。この場合、整流素子Ｄ１であるダイオードは、カソード拡散層２を含み、電極パッドは、カソード電極パッド７ｂを含んでいる。
（実施の形態９）
本発明の実施の形態９の半導体装置は、実施の形態２の半導体装置と比較して、ｐチャネル接合形電界効果トランジスタを有している点で主に異なっている。
図３１および図３２を参照して、チャネル９２およびコンタクト部５ｘ，５ｙは、ｐチャネル接合形電界効果トランジスタＪＴを構成している。本実施の形態の半導体装置１００は、ゲート電位によってｐチャネル接合形電界効果トランジスタＪＴのチャネル９２に空乏層を生じさせるよう構成されている。
ｐチャネル接合形電界効果トランジスタＪＴのチャネル９２のドレイン領域であるコンタクト部５ｘに近い領域にはｐチャネル接合形電界効果トランジスタＪＴのゲートに相当するｎ型領域１０ｎが配設され、ダイオードのアノード電極パッド７ｂの電位が与えられている。
ｐチャネル接合形電界効果トランジスタＪＴは、空乏層Ｄをチャネル幅方向にも広げることができるので、図３１に示すようにチャネル９２の幅方向に間隔持ち飛び石状にｎ型領域１０ｎが複数設置されている。
なお、図３３を参照して、ｎ型領域１０ｎはストライプ状に配置されていてもよい。
ｐチャネル接合形電界効果トランジスタＪＴのチャネル９２はその長さ、幅、厚み、濃度をパラメータとして、所望の伝達特性に対応した抵抗値が得られるように調整されている。
半導体装置１００は、整流素子Ｄ１と、抵抗Ｒ２と、ｐチャネル接合形電界効果トランジスタＪＴと、アノード電極パッド７ｂとが直列接続された構成を有している。半導体装置１００は、ｐチャネル接合形電界効果トランジスタＪＴのゲート電位を抵抗Ｒ２の両端の電位差により生成し、かつゲート電位によってｐチャネル接合形電界効果トランジスタＪＴのチャネル９２に空乏層Ｄを生じさせるよう構成されている。
ｐチャネル接合形電界効果トランジスタＪＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、高い方の電位であるアノード電極パッド７ｂの電位が用いられている。
なお、ｐチャネル接合形電界効果トランジスタＪＴのドレイン領域であるコンタクト部５ｘおよびソース領域であるコンタクト部５ｙは低抵抗のオーミックコンタクトを得るためのものであり、省略しても本実施の形態の本質的効果は損なわれない。
なお、実施の形態８の半導体装置１００のこれ以外の構成は、上述した実施の形態２と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
なお、上記ではダイオードのアノード側にｐチャネル接合形電界効果トランジスタＪＴを配置したが、ダイオードのカソード側にｐチャネル接合形電界効果トランジスタが配置されてもよい。この場合、整流素子Ｄ１であるダイオードは、カソード拡散層２を含み、電極パッドは、カソード電極パッド７ｂを含んでいる。
次に本実施の形態の半導体装置の動作について説明する。
ｐチャネル接合形電界効果トランジスタＪＴは、そのゲートに正電位を与られると空乏層Ｄが広がり、チャネル抵抗が大きくなる。
したがって、半導体装置１００は、実施の形態２と同様の動作によって、電流を制限する機能を有し、通常動作時にＶ１＜Ｖｍａｘ×Ｉ１／Ｉｍａｘ＋ΔＶを達成することができる。
なお、本実施の形態では、実施の形態２のｐチャネルディプリーショントランジスタＤＴに代えて同様のｐチャネル接合形電界効果トランジスタＪＴを用いたが、実施の形態４または実施の形態６のｐチャネルディプリーショントランジスタＤＴに相当する構造のｐチャネル接合形電界効果トランジスタＪＴが用いられてもよい。
本実施の形態の半導体装置１００によれば、ゲート電位によってｐチャネル接合形電界効果トランジスタＪＴのチャネル９２に空乏層Ｄを生じさせるよう構成されているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、ｐチャネル接合形電界効果トランジスタＪＴのゲート電位として、アノード拡散層３の電位とアノード電極パッド７ｂの電位との内、高い方の電位であるアノード電極パッド７ｂの電位が用いられているため、低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供することができる。
また、本実施の形態の半導体装置１００によれば、抵抗Ｒ２がｎチャネル接合形電界効果トランジスタＪＴのチャネル９２と一体に形成されているため、生産効率を向上することができる。
また、本実施の形態の半導体装置１００によれば、ｐチャネル接合形電界効果トランジスタＪＴのゲートとしてのｎ型領域１０ｎがチャネル９２の幅方向に間隔を持ち飛び石状に配置されているため、間隔部分のチャネル厚みが厚くなるので、通常動作時の電圧Ｖ１を低くすることができる。
上記の各実施の形態は、適時組み合わせることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１ 基板、１ａ ｎ-不純物領域、２ カソード拡散層、３ アノード拡散層、４，４１，４２ 第１絶縁膜、５ 抵抗層、５ａ，５ｂ，５ｘ，５ｙ コンタクト部、６，６１，６２ 第２絶縁膜、７ａ 配線、７ｂ アノード電極パッド，カソード電極パッド、７ｃ ディプリーショントランジスタ直列配線、８ａ，８ｂ，８ｘ，８ｙ コンタクト孔、１０ｐ ｐ型領域、１０ｎ ｎ型領域、９１，９２ チャネル、９３ａ，９４ａ 第１の不純物濃度部分、９３ｂ，９４ｂ 第２の不純物濃度部分、Ｄ 空乏層、Ｄ１ 整流素子、ＤＴ ディプリーショントランジスタ、ＪＴ 接合形電界効果トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗。

Claims (13)

  1. 基板と、
    前記基板に形成されたアノードおよびカソードを有する整流素子と、
    前記基板上に配置された第１絶縁膜と、
    前記第１絶縁膜上に配置され、かつチャネルを含む半導体層と、
    前記半導体層上に配置された第２絶縁膜と、
    前記第２絶縁膜上に配置された電極パッドとを備え、
    前記整流素子の前記アノードおよび前記カソードのいずれかのゲートに対応する部分が前記第１絶縁膜を挟んで前記チャネルと対向しており、
    前記チャネルと、前記ゲートとを含むようにディプリーショントランジスタが構成され、
    前記整流素子と、前記半導体層の抵抗として機能する部分と、前記ディプリーショントランジスタと、前記電極パッドとが直列接続されており、前記ディプリーショントランジスタのゲート電位を前記抵抗の両端の電位差により生成し、かつ前記ゲート電位によって前記ディプリーショントランジスタの前記チャネルに空乏層を生じさせるよう構成されている、半導体装置。
  2. 前記ディプリーショントランジスタは、ｎチャネルディプリーショントランジスタを含み、
    前記ｎチャネルディプリーショントランジスタの前記ゲート電位として、前記電極パッドの電位よりも低い前記整流素子の前記アノードおよび前記カソードのいずれかの電位が用いられるよう構成されている、請求項１に記載の半導体装置。
  3. 前記ディプリーショントランジスタは、ｐチャネルディプリーショントランジスタを含み、
    前記ｐチャネルディプリーショントランジスタの前記ゲート電位として、前記電極パッドの電位よりも高い前記整流素子の前記アノードおよび前記カソードのいずれかの電位が用いられるよう構成されている、請求項１に記載の半導体装置。
  4. 前記ディプリーショントランジスタはｎチャネルディプリーショントランジスタを含み、
    前記電極パッドはアノード電極パッドを含み、
    前記整流素子の前記アノード、前記抵抗、前記ｎチャネルディプリーショントランジスタおよび前記アノード電極パッドは、電位の低い方から、前記整流素子の前記アノード、前記抵抗、前記ｎチャネルディプリーショントランジスタ、前記アノード電極パッドの順に直列接続され、
    前記ｎチャネルディプリーショントランジスタの前記チャネルは、前記整流素子の前記アノードと前記第１絶縁膜を介して重なり、かつ前記アノード電極パッドと前記第２絶縁膜を介して重なり、
    前記第１絶縁膜の誘電率を前記第１絶縁膜の膜厚で除した値が前記第２絶縁膜の誘電率を前記第２絶縁膜の膜厚で除した値より大きくなるよう構成されている、請求項１に記載の半導体装置。
  5. 前記ディプリーショントランジスタはｐチャネルディプリーショントランジスタを含み、
    前記電極パッドはカソード電極パッドを含み、
    前記整流素子の前記カソード、前記抵抗、前記ｐチャネルディプリーショントランジスタおよび前記カソード電極パッドは、電位の高い方から、前記整流素子の前記カソード、前記抵抗、前記ｐチャネルディプリーショントランジスタ、前記カソード電極パッドの順に直列接続され、
    前記ｐチャネルディプリーショントランジスタの前記チャネルは、前記カソード電極パッドと前記第２絶縁膜を介して重なり、かつ前記整流素子の前記カソードと前記第１絶縁膜を介して重なり、
    前記第２絶縁膜の誘電率を前記第２絶縁膜の膜厚で除した値が前記第１絶縁膜の誘電率を前記第１絶縁膜の膜厚で除した値より小さくなるよう構成されている、請求項１に記載の半導体装置。
  6. 前記ディプリーショントランジスタは、ソースを含み、
    前記抵抗が前記ディプリーショントランジスタの前記チャネルまたは前記ソースと一体に形成されている、請求項１に記載の半導体装置。
  7. 前記ディプリーショントランジスタは、ｎチャネルディプリーショントランジスタを含み、
    前記ｎチャネルディプリーショントランジスタが、前記整流素子の一部と前記電極パッドとの間に挟まれた部分を有し、
    前記挟まれた部分は、第１の不純物濃度部分と、第２の不純物濃度部分とを含み、
    前記第１の不純物濃度部分は、前記整流素子の一部と前記電極パッドとの内、電位の高い方側に配置されており、
    前記第２の不純物濃度部分は、前記整流素子の一部と前記電極パッドとの内、電位の低い方側に配置されており、かつ前記第１の不純物濃度部分よりも高いｎ型不純物濃度を有している、請求項１に記載の半導体装置。
  8. 基板と、
    前記基板に形成されたアノードおよびカソードを有する整流素子と、
    前記アノードまたはカソードに接続されたゲートと、
    前記基板上に配置された第１絶縁膜と、
    前記第１絶縁膜上に配置され、かつチャネルを含む半導体層と、
    前記半導体層上に配置された第２絶縁膜と、
    前記第２絶縁膜上に配置された電極パッドとを備え、
    前記ゲートは前記チャネルと接し、かつ前記チャネルと異なる導電型に形成されており、
    前記チャネルと、前記ゲートとを含むように接合形電界効果トランジスタが構成され、
    前記整流素子と、前記半導体層の抵抗として機能する部分と、前記接合形電界効果トランジスタと、前記電極パッドとが直列接続されており、前記接合形電界効果トランジスタのゲート電位を前記抵抗の両端の電位差により生成し、かつ前記ゲート電位によって前記接合形電界効果トランジスタの前記チャネルに空乏層を生じさせるよう構成されている、半導体装置。
  9. 前記接合形電界効果トランジスタは、ｎチャネル接合形電界効果トランジスタを含み、
    前記ｎチャネル接合形電界効果トランジスタの前記ゲート電位として、前記電極パッドの電位よりも低い前記整流素子の前記アノードおよび前記カソードのいずれかの電位が用いられるよう構成されている、請求項８に記載の半導体装置。
  10. 前記接合形電界効果トランジスタは、ソースを含み、
    前記抵抗が前記接合形電界効果トランジスタの前記チャネルまたは前記ソースと一体に形成されている、請求項８に記載の半導体装置。
  11. 前記電極パッドは、アノード電極パッドを含んでいる、請求項１または８に記載の半導体装置。
  12. 前記電極パッドは、カソード電極パッドを含んでいる、請求項１または８に記載の半導体装置。
  13. 前記前記接合形電界効果トランジスタの前記ゲートが前記チャネルの幅方向に間隔を持ち飛び石状に配置されている、請求項８または９に記載の半導体装置。
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