JPH0474479A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0474479A JPH0474479A JP18911390A JP18911390A JPH0474479A JP H0474479 A JPH0474479 A JP H0474479A JP 18911390 A JP18911390 A JP 18911390A JP 18911390 A JP18911390 A JP 18911390A JP H0474479 A JPH0474479 A JP H0474479A
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- Japan
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- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 20
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- 239000012535 impurity Substances 0.000 description 4
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- 238000007796 conventional method Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高電圧か印加される集積回路に使用する半導
体装置に関する。
体装置に関する。
従来の技術
以下に従来の半導体装置について説明する。
第４図には従来方法による高耐圧集積回路中で高電圧か
印加されるダイオードの断面図を示した。ダイオードは
第１導電型領域１１と第２導電型領域１２で構成され、
それぞれの電極すなわち第１導電型領域電極１３と第２
導電型領域電極１４か表面に取り出しである。ダイオー
ドを周囲の素子から分離するため、第１導電型の素子分
離領域１５が設けられている。
印加されるダイオードの断面図を示した。ダイオードは
第１導電型領域１１と第２導電型領域１２で構成され、
それぞれの電極すなわち第１導電型領域電極１３と第２
導電型領域電極１４か表面に取り出しである。ダイオー
ドを周囲の素子から分離するため、第１導電型の素子分
離領域１５が設けられている。
発明か解決しようとする課題
第４図に示した構成では、ダイオードに高電圧か印加さ
れる場合を考えて、ダイオードの第２導電型領域１２と
素子分離領域１５との間の耐圧を高くするために、第２
導電型領域］２の不純物濃度を下げなければならなかっ
たり、第２導電型領域１２の厚さを厚くしなければなら
ないという課題を有していた。
れる場合を考えて、ダイオードの第２導電型領域１２と
素子分離領域１５との間の耐圧を高くするために、第２
導電型領域］２の不純物濃度を下げなければならなかっ
たり、第２導電型領域１２の厚さを厚くしなければなら
ないという課題を有していた。
本発明は上記従来の課題を解決するもので、特別な分離
工程なしに高電圧を印加できるダイオードを組み込んだ
半導体装置を提供することを目的とする。
工程なしに高電圧を印加できるダイオードを組み込んだ
半導体装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明は、第１導電型の半導
体基板中に第２導電型のウェル領域を形成し、このウェ
ル領域表面を一部残して第１導電型領域を形成し、第２
導電型のウェル領域表面に第２導電型領域と第１導電型
領域によるダイオードを形成し、上記第１．第２導電型
領域は高濃度とし、ダイオードを形成している第２導電
型領域か第１導電型領域の周囲を囲んだ構造とし、第１
導電型の半導体基板を接地する構成としたものである。
体基板中に第２導電型のウェル領域を形成し、このウェ
ル領域表面を一部残して第１導電型領域を形成し、第２
導電型のウェル領域表面に第２導電型領域と第１導電型
領域によるダイオードを形成し、上記第１．第２導電型
領域は高濃度とし、ダイオードを形成している第２導電
型領域か第１導電型領域の周囲を囲んだ構造とし、第１
導電型の半導体基板を接地する構成としたものである。
作用
この構成により、第２導電型のウェル領域と第１導電型
の半導体基板間に高電圧が印加された場合、表面の第１
導電型領域と第２導電型のウェル領域間に空乏層が広が
り、また第２導電型のウェル領域と第１導電型の半導体
基板間に空乏層か広かり、上記２つの空乏層か接して第
２導電型のウェル領域は空乏化し、さらに表面の第１導
電型領域も空乏化する。このことにより第２導電型のウ
ェル領域と第１導電型の半導体基板間の耐圧は第２導電
型のウェル領域の基板表面に並行な方向の長さを長くす
ることで高めることかできる。すなわち第１導電型の半
導体基板と第２導電型のウェル領域間を高耐圧化でき、
ダイオードに高電圧を印加することかできる。
の半導体基板間に高電圧が印加された場合、表面の第１
導電型領域と第２導電型のウェル領域間に空乏層が広が
り、また第２導電型のウェル領域と第１導電型の半導体
基板間に空乏層か広かり、上記２つの空乏層か接して第
２導電型のウェル領域は空乏化し、さらに表面の第１導
電型領域も空乏化する。このことにより第２導電型のウ
ェル領域と第１導電型の半導体基板間の耐圧は第２導電
型のウェル領域の基板表面に並行な方向の長さを長くす
ることで高めることかできる。すなわち第１導電型の半
導体基板と第２導電型のウェル領域間を高耐圧化でき、
ダイオードに高電圧を印加することかできる。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第１図および第２図はそれぞれ本発明の一実施例におけ
る半導体装置の断面図、第３図は同半導体装置をパワー
用ＭＯ３ＦＥＴのサージ保護用ダイオードとして使用し
た回路図である。第１図に示すように、第１導電型の半
導体基板１中に第２導電型のウェル領域２が形成され、
その表面の部に第１導電型の第１の拡散領域３が形成さ
れている。そして、上記表面の第１の拡散領域３の開口
部表面に第１導電型の第２の拡散領域４と高濃度の第２
の導電型の第３の拡散領域５によってダイオードか形成
されている。この構造において半導体基板１−ウェル領
域２間の降伏電圧か４５０Ｖ１ダイオード自身の降伏電
圧５Ｖを達成した。
る半導体装置の断面図、第３図は同半導体装置をパワー
用ＭＯ３ＦＥＴのサージ保護用ダイオードとして使用し
た回路図である。第１図に示すように、第１導電型の半
導体基板１中に第２導電型のウェル領域２が形成され、
その表面の部に第１導電型の第１の拡散領域３が形成さ
れている。そして、上記表面の第１の拡散領域３の開口
部表面に第１導電型の第２の拡散領域４と高濃度の第２
の導電型の第３の拡散領域５によってダイオードか形成
されている。この構造において半導体基板１−ウェル領
域２間の降伏電圧か４５０Ｖ１ダイオード自身の降伏電
圧５Ｖを達成した。
ここでは第１導電型はＮ型、第２導電型をＰ型で形成し
、半導体基板１はＮ型でその不純物濃度を３ ｘ １０
”ｃｍ−”とし、表面のウェル領域２はＰ型でその不
純物濃度を５ Ｘ １０１６ａｎ−３とした。またダイ
オードを構成する第２の拡散領域４はＮ型でその不純物
濃度を２ Ｘ １０ ”ａｎ−”とした。
、半導体基板１はＮ型でその不純物濃度を３ ｘ １０
”ｃｍ−”とし、表面のウェル領域２はＰ型でその不
純物濃度を５ Ｘ １０１６ａｎ−３とした。またダイ
オードを構成する第２の拡散領域４はＮ型でその不純物
濃度を２ Ｘ １０ ”ａｎ−”とした。
以上のように構成された半導体装置について、以下第３
図を用いてその動作を説明する。第３図はインダクタン
ス負荷６の駆動用としてＭＯＳＦＥＴ７を同一半導体基
板内に形成した例である。
図を用いてその動作を説明する。第３図はインダクタン
ス負荷６の駆動用としてＭＯＳＦＥＴ７を同一半導体基
板内に形成した例である。
ＭＯＳＦＥＴ７を停止させた瞬間にＭＯＳＦＥＴ７のド
レインに高電圧（正電圧）のサージか発生する。このと
きＭＯＳＦＥＴ７かこのサージによって降伏しないよう
に、ＭＯＳＦＥＴ７のドレイン・ソース間耐圧よりも低
い降伏電圧をもつダイオード８をＭＯＳＦＥＴのトレイ
ン・ゲート間に、抵抗９をゲート・ソース間に接続する
。サージが発生すると、ＭＯＳＦＥＴ７か降伏する前に
ダイオード８が降伏し、ゲート・ソース間の抵抗９に電
流が流れ、この抵抗の両端に電圧が発生し、ＭＯＳＦＥ
Ｔ７かこの電圧によって動作し発生したサージを吸収す
る。ここでは特に降伏電圧５Ｖｔ７）ダイｔ−）’を１
０ａ、ＭＯＳＦＥＴ７の）’レイン・ゲート間に直列に
接続し、ゲート・ソース間に抵抗９を接続した。ここで
破線で示した範囲か同一半導体基板内に形成した部分で
ある。
レインに高電圧（正電圧）のサージか発生する。このと
きＭＯＳＦＥＴ７かこのサージによって降伏しないよう
に、ＭＯＳＦＥＴ７のドレイン・ソース間耐圧よりも低
い降伏電圧をもつダイオード８をＭＯＳＦＥＴのトレイ
ン・ゲート間に、抵抗９をゲート・ソース間に接続する
。サージが発生すると、ＭＯＳＦＥＴ７か降伏する前に
ダイオード８が降伏し、ゲート・ソース間の抵抗９に電
流が流れ、この抵抗の両端に電圧が発生し、ＭＯＳＦＥ
Ｔ７かこの電圧によって動作し発生したサージを吸収す
る。ここでは特に降伏電圧５Ｖｔ７）ダイｔ−）’を１
０ａ、ＭＯＳＦＥＴ７の）’レイン・ゲート間に直列に
接続し、ゲート・ソース間に抵抗９を接続した。ここで
破線で示した範囲か同一半導体基板内に形成した部分で
ある。
また第２図は第２の拡散領域４と、その第２の拡散領域
４を囲むウェル領域２とでダイオードを構成した例であ
り、第１図に示した実施例と同様の効果を有する。
４を囲むウェル領域２とでダイオードを構成した例であ
り、第１図に示した実施例と同様の効果を有する。
この構造において、半導体基板１とウェル領域２の間の
降伏電圧が４５０■、ダイオード自身の降伏電圧３０Ｖ
を達成した。
降伏電圧が４５０■、ダイオード自身の降伏電圧３０Ｖ
を達成した。
発明の効果
上記実施例より明らかなように本発明によれば、半導体
集積回路内において、高電圧を印加できるダイオードを
従来方法のような特別な分離工程なしに同一半導体基板
内に作り込むこきかできる。
集積回路内において、高電圧を印加できるダイオードを
従来方法のような特別な分離工程なしに同一半導体基板
内に作り込むこきかできる。
第１図および第２図はそれぞれ本発明の一実施例におけ
る半導体装置の断面図、第３図は同半導体装置をパワー
ＭＯ３ＦＥＴのサージ保護ダイオードとして使用した回
路図、第４図は従来の半導体装置の断面図である。 １・・・・・・半導体基板、２・・・・・・ウェル領域
、３・・・・・・第１の拡散領域、４・・・・・・第２
の拡散領域、５・・・・・第３の拡散領域。 代理人の氏名 弁理士 粟野重孝 ほか１名・半１１１
イ、ｆ；−−≧七Ｆｉ ウェル領域 葛１の孤奴領域 第２＾拡飲鎖成
る半導体装置の断面図、第３図は同半導体装置をパワー
ＭＯ３ＦＥＴのサージ保護ダイオードとして使用した回
路図、第４図は従来の半導体装置の断面図である。 １・・・・・・半導体基板、２・・・・・・ウェル領域
、３・・・・・・第１の拡散領域、４・・・・・・第２
の拡散領域、５・・・・・第３の拡散領域。 代理人の氏名 弁理士 粟野重孝 ほか１名・半１１１
イ、ｆ；−−≧七Ｆｉ ウェル領域 葛１の孤奴領域 第２＾拡飲鎖成
Claims (2)
- （１）第１導電型の半導体基板に設けられた第２導電型
のウエル領域内にそのウエル領域の一部を除いて第１導
電型の第１の拡散領域が設けられており、前記第１の拡
散領域に囲まれたウエル領域内に設けられた高濃度の第
１導電型の第２の拡散領域とその第２の拡散領域を囲ん
で設けられた高濃度の第２導電型の第３の拡散領域とで
ダイオードを構成した半導体装置。 - （２）第１導電型の半導体基板に設けられた第２導電型
のウエル領域内にそのウエル領域の一部を除いて第１導
電型の第１の拡散領域が設けられており、前記第１の拡
散領域内に囲まれたウエル領域内に設けられた高濃度の
第１導電型の第２の拡散領域とその周囲のウエル領域と
でダイオードを構成し、そのダイオードを第２導電型の
第３の拡散領域で囲んだ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18911390A JP2907504B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18911390A JP2907504B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474479A true JPH0474479A (ja) | 1992-03-09 |
| JP2907504B2 JP2907504B2 (ja) | 1999-06-21 |
Family
ID=16235600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18911390A Expired - Fee Related JP2907504B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907504B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043534A (en) * | 1997-11-05 | 2000-03-28 | Matsushita Electronics Corporation | High voltage semiconductor device |
-
1990
- 1990-07-16 JP JP18911390A patent/JP2907504B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043534A (en) * | 1997-11-05 | 2000-03-28 | Matsushita Electronics Corporation | High voltage semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907504B2 (ja) | 1999-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |