JP2793925B2 - 制御ゲート付きサイリスタ - Google Patents
制御ゲート付きサイリスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、制御ゲート付きサイリ
スタに関するものであり、大電力を高速度でスイッチン
グする用途に特に適するものである。
スタに関するものであり、大電力を高速度でスイッチン
グする用途に特に適するものである。
【０００２】
【従来の技術】図２は本発明者らの先願に係る制御ゲー
ト付きサイリスタ（特願平３−２６５８４０号）の断面
構造を示している。以下、その構造について説明する。
Ｎ型の不純物を含む半導体基板をベース領域１とし、こ
の半導体基板の一方の表面部分に、Ｐ型のベース領域２
と、同じくＰ型のゲート領域５と、同じくＰ型のコレク
タ領域６とを分離して形成している。Ｐ型のベース領域
２の中には、Ｎ型のエミッタ領域３が設けられている。
また、前記半導体基板の反対裏面側には、Ｐ型のアノー
ド領域７が設けられている。Ｐ型のベース領域２とコレ
クタ領域６に挟まれた部分の半導体基板の表面部分上に
は、絶縁ゲート構造の制御ゲート２８が設けられてい
る。前記エミッタ領域３と前記コレクタ領域６はカソー
ド電極１３に接続され、ゲート領域５と絶縁ゲート構造
の制御ゲート２８はゲート電極１５に接続され、前記ア
ノード領域７はアノード電極１７に接続されている。こ
れにより、アノード電極１７とカソード電極１３の間に
は、Ｐ型のアノード領域７と、Ｎ型のベース領域１と、
Ｐ型のベース領域２と、Ｎ型のエミッタ領域３とからな
るＰＮＰＮ４層構造の縦型サイリスタが構成される。ま
た、ゲート電極１５とカソード電極１３の間には、Ｐ型
のゲート領域５と、Ｎ型のベース領域１と、Ｐ型のベー
ス領域２と、Ｎ型のエミッタ領域３とからなるＰＮＰＮ
４層構造の横型サイリスタが構成される。さらに、Ｐ型
のベース領域２とカソード電極１３の間には、絶縁ゲー
ト構造の制御ゲート２８を有するＰチャンネル型のＭＯ
ＳＦＥＴが構成される。このＭＯＳＦＥＴのチャンネル
は、カソード電極１３に対して制御ゲート２８を逆バイ
アスしたときに、Ｐ型のベース領域２とＰ型のコレクタ
領域６に挟まれた半導体基板の表面部分に形成されるも
のである。
ト付きサイリスタ（特願平３−２６５８４０号）の断面
構造を示している。以下、その構造について説明する。
Ｎ型の不純物を含む半導体基板をベース領域１とし、こ
の半導体基板の一方の表面部分に、Ｐ型のベース領域２
と、同じくＰ型のゲート領域５と、同じくＰ型のコレク
タ領域６とを分離して形成している。Ｐ型のベース領域
２の中には、Ｎ型のエミッタ領域３が設けられている。
また、前記半導体基板の反対裏面側には、Ｐ型のアノー
ド領域７が設けられている。Ｐ型のベース領域２とコレ
クタ領域６に挟まれた部分の半導体基板の表面部分上に
は、絶縁ゲート構造の制御ゲート２８が設けられてい
る。前記エミッタ領域３と前記コレクタ領域６はカソー
ド電極１３に接続され、ゲート領域５と絶縁ゲート構造
の制御ゲート２８はゲート電極１５に接続され、前記ア
ノード領域７はアノード電極１７に接続されている。こ
れにより、アノード電極１７とカソード電極１３の間に
は、Ｐ型のアノード領域７と、Ｎ型のベース領域１と、
Ｐ型のベース領域２と、Ｎ型のエミッタ領域３とからな
るＰＮＰＮ４層構造の縦型サイリスタが構成される。ま
た、ゲート電極１５とカソード電極１３の間には、Ｐ型
のゲート領域５と、Ｎ型のベース領域１と、Ｐ型のベー
ス領域２と、Ｎ型のエミッタ領域３とからなるＰＮＰＮ
４層構造の横型サイリスタが構成される。さらに、Ｐ型
のベース領域２とカソード電極１３の間には、絶縁ゲー
ト構造の制御ゲート２８を有するＰチャンネル型のＭＯ
ＳＦＥＴが構成される。このＭＯＳＦＥＴのチャンネル
は、カソード電極１３に対して制御ゲート２８を逆バイ
アスしたときに、Ｐ型のベース領域２とＰ型のコレクタ
領域６に挟まれた半導体基板の表面部分に形成されるも
のである。
【０００３】以下、図２に示す制御ゲート付きサイリス
タのターンオン動作並びにターンオフ動作について説明
する。今、カソード電極１３が接地電位であるとしたと
きに、ゲート電極１５に適当な正の電圧が印加されるこ
とにより、ゲート電極１５とカソード電極１３の間の横
型ＰＮＰＮサイリスタがブレークオーバー条件に達し
て、ゲート電極１５とカソード電極１３の間が導通状態
に達するものであり、これにより、アノード電極１７と
カソード電極１３の間の縦型ＰＮＰＮサイリスタよりな
る主電流路が導通状態へと移行するものである。ここ
で、ゲート電極１５とカソード電極１３の間の横型ＰＮ
ＰＮサイリスタのブレークオーバー条件は、Ｎ型のベー
ス領域１の幅により規定されるものであるが、このＮ型
のベース領域１の幅は、アノード電極１７とカソード電
極１３の間の縦型ＰＮＰＮサイリスタにおけるＮ型のベ
ース領域１の幅よりも遙に狭く設計されている。したが
って、アノード電極１７とカソード電極１３の間のブレ
ークオーバー電圧よりも低い電圧でゲート電極１５とカ
ソード電極１３の間の横型ＰＮＰＮサイリスタがブレー
クオーバーするものである。
タのターンオン動作並びにターンオフ動作について説明
する。今、カソード電極１３が接地電位であるとしたと
きに、ゲート電極１５に適当な正の電圧が印加されるこ
とにより、ゲート電極１５とカソード電極１３の間の横
型ＰＮＰＮサイリスタがブレークオーバー条件に達し
て、ゲート電極１５とカソード電極１３の間が導通状態
に達するものであり、これにより、アノード電極１７と
カソード電極１３の間の縦型ＰＮＰＮサイリスタよりな
る主電流路が導通状態へと移行するものである。ここ
で、ゲート電極１５とカソード電極１３の間の横型ＰＮ
ＰＮサイリスタのブレークオーバー条件は、Ｎ型のベー
ス領域１の幅により規定されるものであるが、このＮ型
のベース領域１の幅は、アノード電極１７とカソード電
極１３の間の縦型ＰＮＰＮサイリスタにおけるＮ型のベ
ース領域１の幅よりも遙に狭く設計されている。したが
って、アノード電極１７とカソード電極１３の間のブレ
ークオーバー電圧よりも低い電圧でゲート電極１５とカ
ソード電極１３の間の横型ＰＮＰＮサイリスタがブレー
クオーバーするものである。
【０００４】一方、ゲート電極１５に適当な負の電圧が
印加されることにより、絶縁ゲート型の制御ゲート２８
は負の電位となり、絶縁膜３８を介して半導体基板のベ
ース領域２とコレクタ領域６とで挟まれた表面部分にＰ
チャンネルが形成されて、このＰチャンネルのＭＯＳＦ
ＥＴがオン状態となる。このＭＯＳＦＥＴのソース領
域、すなわち、Ｐ型のコレクタ領域６はカソード電極１
３に接続されているため、アノード電極１７とカソード
電極１３の間の縦型ＰＮＰＮサイリスタにおけるＰ型の
ベース領域２は、ＰチャンネルＭＯＳＦＥＴを介してカ
ソード電極１３と短絡され、アノード電極１７とカソー
ド電極１３の間に流れていた主電流は非導通状態へと移
行するものである。しかも、この際に、Ｐ型のベース領
域２より引き出されるゲートターンオフ電流は、例え
ば、従来のＧＴＯの場合とは異なり、ＰチャンネルのＭ
ＯＳＦＥＴを介してカソード電極１３に流れ込むため
に、ターンオフ時に大きなゲート駆動電流を必要とはし
ない。ターンオフ時に必要とされるゲート駆動電流（電
荷量）は、ＰチャンネルＭＯＳＦＥＴのチャンネルを導
通状態にするのに必要なゲート電極１５への蓄積電荷量
だけであり、従来の静電誘導サイリスタや或いはＧＴＯ
と比較して、ターンオフ時のゲート引き抜き電流（電荷
量）は、遙に小さくて済むものである。
印加されることにより、絶縁ゲート型の制御ゲート２８
は負の電位となり、絶縁膜３８を介して半導体基板のベ
ース領域２とコレクタ領域６とで挟まれた表面部分にＰ
チャンネルが形成されて、このＰチャンネルのＭＯＳＦ
ＥＴがオン状態となる。このＭＯＳＦＥＴのソース領
域、すなわち、Ｐ型のコレクタ領域６はカソード電極１
３に接続されているため、アノード電極１７とカソード
電極１３の間の縦型ＰＮＰＮサイリスタにおけるＰ型の
ベース領域２は、ＰチャンネルＭＯＳＦＥＴを介してカ
ソード電極１３と短絡され、アノード電極１７とカソー
ド電極１３の間に流れていた主電流は非導通状態へと移
行するものである。しかも、この際に、Ｐ型のベース領
域２より引き出されるゲートターンオフ電流は、例え
ば、従来のＧＴＯの場合とは異なり、ＰチャンネルのＭ
ＯＳＦＥＴを介してカソード電極１３に流れ込むため
に、ターンオフ時に大きなゲート駆動電流を必要とはし
ない。ターンオフ時に必要とされるゲート駆動電流（電
荷量）は、ＰチャンネルＭＯＳＦＥＴのチャンネルを導
通状態にするのに必要なゲート電極１５への蓄積電荷量
だけであり、従来の静電誘導サイリスタや或いはＧＴＯ
と比較して、ターンオフ時のゲート引き抜き電流（電荷
量）は、遙に小さくて済むものである。
【０００５】
【発明が解決しようとする課題】上述のように、図２に
示す半導体装置は、従来の静電誘導サイリスタやＧＴＯ
と比較して、ターンオフ時のゲート引き抜き電流（電荷
量）が遙に小さくて済むという長所があるが、その反
面、ターンオン時には接合ゲート構造からなるオンゲー
ト領域５よりターンオン駆動のためのゲート電流を流す
必要があり、ターンオン時のゲート駆動電流が大きくな
るという問題がある。また、ターンオン制御のためのオ
ンゲート領域５を別途必要とする上に、オンゲートの電
気特性は、ゲート領域５とベース領域２の間の距離にも
支配され、このデバイスパラメータは直接チップサイズ
を支配する要素となっているために、チップサイズの縮
小化が困難になるという問題があった。
示す半導体装置は、従来の静電誘導サイリスタやＧＴＯ
と比較して、ターンオフ時のゲート引き抜き電流（電荷
量）が遙に小さくて済むという長所があるが、その反
面、ターンオン時には接合ゲート構造からなるオンゲー
ト領域５よりターンオン駆動のためのゲート電流を流す
必要があり、ターンオン時のゲート駆動電流が大きくな
るという問題がある。また、ターンオン制御のためのオ
ンゲート領域５を別途必要とする上に、オンゲートの電
気特性は、ゲート領域５とベース領域２の間の距離にも
支配され、このデバイスパラメータは直接チップサイズ
を支配する要素となっているために、チップサイズの縮
小化が困難になるという問題があった。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、小さなチップサイ
ズで、しかもターンオン時に大きなゲート駆動電流を必
要としない制御ゲート付きサイリスタを提供することに
ある。
のであり、その目的とするところは、小さなチップサイ
ズで、しかもターンオン時に大きなゲート駆動電流を必
要としない制御ゲート付きサイリスタを提供することに
ある。
【０００７】
【課題を解決するための手段】本発明に係る制御ゲート
付きサイリスタにあっては、上記の課題を解決するため
に、図１に示すように、Ｎ型の半導体基板をベース領域
１とし、この半導体基板の一方の表面部分に設けられた
Ｐ型のベース領域２と、前記Ｐ型のベース領域２の中に
設けられたＮ型のエミッタ領域３と、前記Ｐ型のベース
領域２とは分離されたＰ型のコレクタ領域６とを備え、
前記半導体基板の反対裏面側にＰ型のアノード領域７を
備え、前記Ｐ型のベース領域２の表面上の前記エミッタ
領域３を除いた前記半導体基板の表面部分上に絶縁ゲー
ト構造の第１の制御ゲート１８を形成され、前記Ｐ型の
ベース領域２と前記Ｐ型のコレクタ領域６に挟まれた部
分の前記Ｎ型のベース領域１の半導体基板の表面部分上
に絶縁ゲート構造の第２の制御ゲート２８を形成され、
前記エミッタ領域３と前記コレクタ領域６はカソード電
極１３に接続され、第１及び第２の絶縁ゲート１８，２
８はゲート電極１５に接続され、前記アノード領域７は
アノード電極１７に接続されていることを特徴とするも
のである。
付きサイリスタにあっては、上記の課題を解決するため
に、図１に示すように、Ｎ型の半導体基板をベース領域
１とし、この半導体基板の一方の表面部分に設けられた
Ｐ型のベース領域２と、前記Ｐ型のベース領域２の中に
設けられたＮ型のエミッタ領域３と、前記Ｐ型のベース
領域２とは分離されたＰ型のコレクタ領域６とを備え、
前記半導体基板の反対裏面側にＰ型のアノード領域７を
備え、前記Ｐ型のベース領域２の表面上の前記エミッタ
領域３を除いた前記半導体基板の表面部分上に絶縁ゲー
ト構造の第１の制御ゲート１８を形成され、前記Ｐ型の
ベース領域２と前記Ｐ型のコレクタ領域６に挟まれた部
分の前記Ｎ型のベース領域１の半導体基板の表面部分上
に絶縁ゲート構造の第２の制御ゲート２８を形成され、
前記エミッタ領域３と前記コレクタ領域６はカソード電
極１３に接続され、第１及び第２の絶縁ゲート１８，２
８はゲート電極１５に接続され、前記アノード領域７は
アノード電極１７に接続されていることを特徴とするも
のである。
【０００８】すなわち、図２に示した従来構造の半導体
装置と比較すると、ターンオンゲートとして機能するゲ
ート構造が、図１に示した本発明の半導体装置では、従
来の接合ゲート構造に代えて、絶縁ゲート構造になって
いることが特徴である。
装置と比較すると、ターンオンゲートとして機能するゲ
ート構造が、図１に示した本発明の半導体装置では、従
来の接合ゲート構造に代えて、絶縁ゲート構造になって
いることが特徴である。
【０００９】
【作用】図１に示した本発明の半導体装置では、ターン
オンに必要なゲートの駆動エネルギーは、絶縁ゲート構
造の制御ゲート１８を有するＭＯＳＦＥＴのチャンネル
をオン状態とするのに要するゲート蓄積電荷量のみが必
要とされ、このオンゲートがオン状態に移行すると、主
電流経路を構成するＰＮＰＮサイリスタを導通状態にす
るために必要なベース電流は主電流成分であるアノード
電極１７から供給される。すなわち、主電流経路である
ＰＮＰＮサイリスタを導通状態に移行させるのに必要な
トリガー電流は主電流自身から供給される機構となり、
新たにゲート電極１５より供給する必要は無い。これに
比べると、図２に示した従来構造の半導体装置では、オ
ンゲートが接合ゲート構造によって構成されており、主
電流経路を構成している縦型のＰＮＰＮサイリスタを導
通状態にするために必要なベース電流はゲート電極１５
から供給する必要がある。
オンに必要なゲートの駆動エネルギーは、絶縁ゲート構
造の制御ゲート１８を有するＭＯＳＦＥＴのチャンネル
をオン状態とするのに要するゲート蓄積電荷量のみが必
要とされ、このオンゲートがオン状態に移行すると、主
電流経路を構成するＰＮＰＮサイリスタを導通状態にす
るために必要なベース電流は主電流成分であるアノード
電極１７から供給される。すなわち、主電流経路である
ＰＮＰＮサイリスタを導通状態に移行させるのに必要な
トリガー電流は主電流自身から供給される機構となり、
新たにゲート電極１５より供給する必要は無い。これに
比べると、図２に示した従来構造の半導体装置では、オ
ンゲートが接合ゲート構造によって構成されており、主
電流経路を構成している縦型のＰＮＰＮサイリスタを導
通状態にするために必要なベース電流はゲート電極１５
から供給する必要がある。
【００１０】以上のような作用上の相違を有することに
より、本発明の半導体装置では、従来構造の半導体装置
と比較して、明らかにターンオンのためのゲート駆動エ
ネルギーは小さくて済むものである。また、本発明の半
導体装置では、従来構造の半導体装置と比較すると、半
導体基板の表面上に新たにオンゲート構造を構成するた
めの領域を必要としていないために、チップサイズの縮
小化も可能になるという作用がある。なお、特開昭６３
−３１０１７１号公報には、１つの絶縁ゲートのみを用
いてオン制御とオフ制御を行うサイリスタが提案されて
いるが、本発明のサイリスタは、第１の制御ゲートによ
りオン特性を、第２の制御ゲートによりオフ特性を設計
できるので、１つの絶縁ゲートのみで構成する場合に比
べて、ターンオン特性とターンオフ特性を独立して設計
しやすいという利点がある。
より、本発明の半導体装置では、従来構造の半導体装置
と比較して、明らかにターンオンのためのゲート駆動エ
ネルギーは小さくて済むものである。また、本発明の半
導体装置では、従来構造の半導体装置と比較すると、半
導体基板の表面上に新たにオンゲート構造を構成するた
めの領域を必要としていないために、チップサイズの縮
小化も可能になるという作用がある。なお、特開昭６３
−３１０１７１号公報には、１つの絶縁ゲートのみを用
いてオン制御とオフ制御を行うサイリスタが提案されて
いるが、本発明のサイリスタは、第１の制御ゲートによ
りオン特性を、第２の制御ゲートによりオフ特性を設計
できるので、１つの絶縁ゲートのみで構成する場合に比
べて、ターンオン特性とターンオフ特性を独立して設計
しやすいという利点がある。
【００１１】
【実施例】図１は本発明による制御ゲート付きサイリス
タの一実施例の断面構造を示している。以下、その構造
について説明する。Ｎ型の不純物を含む半導体基板をベ
ース領域１とし、この半導体基板の一方の表面部分に、
Ｐ型のベース領域２と、同じくＰ型のコレクタ領域６と
を分離して形成している。ベース領域２とコレクタ領域
６は共にＰ型であるので、Ｎ型の半導体基板の表面にＰ
型の不純物を拡散するときに、同一の製造工程で形成し
ても良く、或いは、別々の製造工程で形成しても良い。
また、Ｐ型の拡散領域の不純物プロファイルはベース領
域２及びコレクタ領域６の両者が同一の不純物プロファ
イルであっても良いし、別々の不純物プロファイルであ
っても良い。Ｐ型のベース領域２の中には、Ｎ型のエミ
ッタ領域３が設けられている。また、前記半導体基板の
反対裏面側には、Ｐ型のアノード領域７が設けられてい
る。
タの一実施例の断面構造を示している。以下、その構造
について説明する。Ｎ型の不純物を含む半導体基板をベ
ース領域１とし、この半導体基板の一方の表面部分に、
Ｐ型のベース領域２と、同じくＰ型のコレクタ領域６と
を分離して形成している。ベース領域２とコレクタ領域
６は共にＰ型であるので、Ｎ型の半導体基板の表面にＰ
型の不純物を拡散するときに、同一の製造工程で形成し
ても良く、或いは、別々の製造工程で形成しても良い。
また、Ｐ型の拡散領域の不純物プロファイルはベース領
域２及びコレクタ領域６の両者が同一の不純物プロファ
イルであっても良いし、別々の不純物プロファイルであ
っても良い。Ｐ型のベース領域２の中には、Ｎ型のエミ
ッタ領域３が設けられている。また、前記半導体基板の
反対裏面側には、Ｐ型のアノード領域７が設けられてい
る。
【００１２】次に、Ｎ型のエミッタ領域３とベース領域
１に挟まれた部分のＰ型のベース領域２の表面部分上に
は、絶縁ゲート構造の第１の制御ゲート１８が設けられ
ている。また、Ｐ型のベース領域２とコレクタ領域６に
挟まれた部分の半導体基板の表面部分上には、絶縁ゲー
ト構造の第２の制御ゲート２８が設けられている。各制
御ゲート１８，２８はポリシリコンゲートで形成されて
おり、シリコン酸化膜よりなる絶縁膜３８を介して半導
体基板の表面から絶縁分離されている。
１に挟まれた部分のＰ型のベース領域２の表面部分上に
は、絶縁ゲート構造の第１の制御ゲート１８が設けられ
ている。また、Ｐ型のベース領域２とコレクタ領域６に
挟まれた部分の半導体基板の表面部分上には、絶縁ゲー
ト構造の第２の制御ゲート２８が設けられている。各制
御ゲート１８，２８はポリシリコンゲートで形成されて
おり、シリコン酸化膜よりなる絶縁膜３８を介して半導
体基板の表面から絶縁分離されている。
【００１３】前記エミッタ領域３と前記コレクタ領域６
はカソード電極１３に接続され、絶縁ゲート構造の第１
及び第２の制御ゲート１８，２８はゲート電極１５に接
続され、前記アノード領域７はアノード電極１７に接続
されている。これにより、アノード電極１７とカソード
電極１３の間には、Ｐ型のアノード領域７と、Ｎ型のベ
ース領域１と、Ｐ型のベース領域２と、Ｎ型のエミッタ
領域３とからなるＰＮＰＮ４層構造の縦型サイリスタが
構成される。また、Ｎ型のベース領域１とカソード電極
１３の間には、絶縁ゲート構造の制御ゲート１８を有す
るＮチャンネル型のＭＯＳＦＥＴが構成される。このＭ
ＯＳＦＥＴのチャンネルは、カソード電極１３に対して
制御ゲート１８を順バイアスしたときに、Ｎ型のベース
領域１とＮ型のエミッタ領域３に挟まれたＰ型のベース
領域２の表面部分に形成されるものである。さらに、Ｐ
型のベース領域２とカソード電極１３の間には、絶縁ゲ
ート構造の制御ゲート２８を有するＰチャンネル型のＭ
ＯＳＦＥＴが構成される。このＭＯＳＦＥＴのチャンネ
ルは、カソード電極１３に対して制御ゲート２８を逆バ
イアスしたときに、Ｐ型のベース領域２とＰ型のコレク
タ領域６に挟まれた半導体基板の表面部分に形成される
ものである。
はカソード電極１３に接続され、絶縁ゲート構造の第１
及び第２の制御ゲート１８，２８はゲート電極１５に接
続され、前記アノード領域７はアノード電極１７に接続
されている。これにより、アノード電極１７とカソード
電極１３の間には、Ｐ型のアノード領域７と、Ｎ型のベ
ース領域１と、Ｐ型のベース領域２と、Ｎ型のエミッタ
領域３とからなるＰＮＰＮ４層構造の縦型サイリスタが
構成される。また、Ｎ型のベース領域１とカソード電極
１３の間には、絶縁ゲート構造の制御ゲート１８を有す
るＮチャンネル型のＭＯＳＦＥＴが構成される。このＭ
ＯＳＦＥＴのチャンネルは、カソード電極１３に対して
制御ゲート１８を順バイアスしたときに、Ｎ型のベース
領域１とＮ型のエミッタ領域３に挟まれたＰ型のベース
領域２の表面部分に形成されるものである。さらに、Ｐ
型のベース領域２とカソード電極１３の間には、絶縁ゲ
ート構造の制御ゲート２８を有するＰチャンネル型のＭ
ＯＳＦＥＴが構成される。このＭＯＳＦＥＴのチャンネ
ルは、カソード電極１３に対して制御ゲート２８を逆バ
イアスしたときに、Ｐ型のベース領域２とＰ型のコレク
タ領域６に挟まれた半導体基板の表面部分に形成される
ものである。
【００１４】ここで、ＮチャンネルとＰチャンネルの２
つのＭＯＳＦＥＴのゲート酸化膜厚、Ｎチャンネルのチ
ャンネル長やチャンネル濃度及びＰチャンネルのチャン
ネル長等は、Ｐ型のベース領域２やＮ型のエミッタ領域
３の拡散長やマスク合わせ精度等の製造技術によって適
当に選択されるが、ＮチャンネルとＰチャンネルの２つ
のＭＯＳＦＥＴのゲート容量がそのまま本発明の半導体
装置のスイッチング時のゲート駆動電荷量となり、ま
た、チャンネル抵抗（ＮチャンネルとＰチャンネルＭＯ
ＳＦＥＴのオン抵抗）は、本発明の半導体装置のターン
オフ特性を支配するために、厚いゲート酸化膜厚、短チ
ャンネル長、及び短チャンネル幅が望ましくはあるが、
ＭＯＳＦＥＴのゲートしきい値電圧が本発明の半導体装
置のゲートターンオフ電圧となるために、両者を鑑み適
当な値に設定される。
つのＭＯＳＦＥＴのゲート酸化膜厚、Ｎチャンネルのチ
ャンネル長やチャンネル濃度及びＰチャンネルのチャン
ネル長等は、Ｐ型のベース領域２やＮ型のエミッタ領域
３の拡散長やマスク合わせ精度等の製造技術によって適
当に選択されるが、ＮチャンネルとＰチャンネルの２つ
のＭＯＳＦＥＴのゲート容量がそのまま本発明の半導体
装置のスイッチング時のゲート駆動電荷量となり、ま
た、チャンネル抵抗（ＮチャンネルとＰチャンネルＭＯ
ＳＦＥＴのオン抵抗）は、本発明の半導体装置のターン
オフ特性を支配するために、厚いゲート酸化膜厚、短チ
ャンネル長、及び短チャンネル幅が望ましくはあるが、
ＭＯＳＦＥＴのゲートしきい値電圧が本発明の半導体装
置のゲートターンオフ電圧となるために、両者を鑑み適
当な値に設定される。
【００１５】以下、図１に示す制御ゲート付きサイリス
タのターンオン動作並びにターンオフ動作について説明
する。今、カソード電極１３が接地電位であるとしたと
きに、ゲート電極１５に適当な正の電圧が印加されるこ
とにより、絶縁ゲート構造の制御ゲート１８は正の電位
に充電され、絶縁膜３８を介して制御ゲート１８の下の
Ｐ型のベース領域２の表面部分にＮチャンネルが形成さ
れる。これにより、アノード電極１７からアノード領域
７、ベース領域１、ベース領域２の表面のＮチャンネ
ル、及びエミッタ領域３を介して電流が流れる。この電
流は、主電流経路を構成する縦型ＰＮＰＮサイリスタを
導通状態にするために必要なトリガー電流となる。この
ように、主電流経路である縦型ＰＮＰＮサイリスタを導
通状態に移行させるのに必要なトリガー電流は主電流自
身から供給される機構となり、新たにゲート電極１５よ
り供給する必要は無い。つまり、本発明の構造では、タ
ーンオンに必要なゲートの駆動エネルギーは、絶縁ゲー
ト構造の制御ゲート１８を有するＭＯＳＦＥＴのチャン
ネルをオン状態とするのに要するゲート蓄積電荷量のみ
であり、ターンオンのためのゲート駆動電流は少なくて
済む。
タのターンオン動作並びにターンオフ動作について説明
する。今、カソード電極１３が接地電位であるとしたと
きに、ゲート電極１５に適当な正の電圧が印加されるこ
とにより、絶縁ゲート構造の制御ゲート１８は正の電位
に充電され、絶縁膜３８を介して制御ゲート１８の下の
Ｐ型のベース領域２の表面部分にＮチャンネルが形成さ
れる。これにより、アノード電極１７からアノード領域
７、ベース領域１、ベース領域２の表面のＮチャンネ
ル、及びエミッタ領域３を介して電流が流れる。この電
流は、主電流経路を構成する縦型ＰＮＰＮサイリスタを
導通状態にするために必要なトリガー電流となる。この
ように、主電流経路である縦型ＰＮＰＮサイリスタを導
通状態に移行させるのに必要なトリガー電流は主電流自
身から供給される機構となり、新たにゲート電極１５よ
り供給する必要は無い。つまり、本発明の構造では、タ
ーンオンに必要なゲートの駆動エネルギーは、絶縁ゲー
ト構造の制御ゲート１８を有するＭＯＳＦＥＴのチャン
ネルをオン状態とするのに要するゲート蓄積電荷量のみ
であり、ターンオンのためのゲート駆動電流は少なくて
済む。
【００１６】一方、ゲート電極１５に適当な負の電圧が
印加されることにより、絶縁ゲート型の制御ゲート２８
は負の電位となり、絶縁膜３８を介して半導体基板のベ
ース領域２とコレクタ領域６とで挟まれた表面部分にＰ
チャンネルが形成されて、このＰチャンネルのＭＯＳＦ
ＥＴがオン状態となる。このＭＯＳＦＥＴのソース領
域、すなわち、Ｐ型のコレクタ領域６はカソード電極１
３に接続されているため、アノード電極１７とカソード
電極１３の間の縦型ＰＮＰＮサイリスタにおけるＰ型の
ベース領域２は、ＰチャンネルＭＯＳＦＥＴを介してカ
ソード電極１３と短絡され、アノード電極１７とカソー
ド電極１３の間に流れていた主電流は非導通状態へと移
行するものである。しかも、この際に、Ｐ型のベース領
域２より引き出されるゲートターンオフ電流は、例え
ば、従来のＧＴＯの場合とは異なり、ＰチャンネルのＭ
ＯＳＦＥＴを介してカソード電極１３に流れ込むため
に、ターンオフ時に大きなゲート駆動電流を必要とはし
ない。ターンオフ時に必要とされるゲート駆動電流（電
荷量）は、ＰチャンネルＭＯＳＦＥＴのチャンネルを導
通状態とするのに必要なゲート電極１５への蓄積電荷量
だけであり、従来の静電誘導サイリスタや或いはＧＴＯ
と比較して、ターンオフ時のゲート引き抜き電流（電荷
量）は、遙に小さくて済むものである。
印加されることにより、絶縁ゲート型の制御ゲート２８
は負の電位となり、絶縁膜３８を介して半導体基板のベ
ース領域２とコレクタ領域６とで挟まれた表面部分にＰ
チャンネルが形成されて、このＰチャンネルのＭＯＳＦ
ＥＴがオン状態となる。このＭＯＳＦＥＴのソース領
域、すなわち、Ｐ型のコレクタ領域６はカソード電極１
３に接続されているため、アノード電極１７とカソード
電極１３の間の縦型ＰＮＰＮサイリスタにおけるＰ型の
ベース領域２は、ＰチャンネルＭＯＳＦＥＴを介してカ
ソード電極１３と短絡され、アノード電極１７とカソー
ド電極１３の間に流れていた主電流は非導通状態へと移
行するものである。しかも、この際に、Ｐ型のベース領
域２より引き出されるゲートターンオフ電流は、例え
ば、従来のＧＴＯの場合とは異なり、ＰチャンネルのＭ
ＯＳＦＥＴを介してカソード電極１３に流れ込むため
に、ターンオフ時に大きなゲート駆動電流を必要とはし
ない。ターンオフ時に必要とされるゲート駆動電流（電
荷量）は、ＰチャンネルＭＯＳＦＥＴのチャンネルを導
通状態とするのに必要なゲート電極１５への蓄積電荷量
だけであり、従来の静電誘導サイリスタや或いはＧＴＯ
と比較して、ターンオフ時のゲート引き抜き電流（電荷
量）は、遙に小さくて済むものである。
【００１７】図１の実施例では、ＮチャンネルとＰチャ
ンネルの２つのＭＯＳＦＥＴの制御ゲート１８，２８は
ポリシリコンゲートで形成されており、絶縁膜３８はシ
リコン酸化膜で形成されているが、Ｎチャンネル或いは
ＰチャンネルのＭＯＳＦＥＴが構成される絶縁ゲート構
造であれば、他の構成を用いても良いことは当然であ
る。
ンネルの２つのＭＯＳＦＥＴの制御ゲート１８，２８は
ポリシリコンゲートで形成されており、絶縁膜３８はシ
リコン酸化膜で形成されているが、Ｎチャンネル或いは
ＰチャンネルのＭＯＳＦＥＴが構成される絶縁ゲート構
造であれば、他の構成を用いても良いことは当然であ
る。
【００１８】なお、本実施例においては、第１導電型を
Ｎ型、第２導電型をＰ型としたが、これとは反対に、第
１導電型をＰ型、第２導電型をＮ型としても良い。ま
た、図１では、本発明の制御ゲート付きサイリスタの要
部の断面構造のみを示したが、図中の横方向について同
一の構造を必要なだけ配列しても良いことは言うまでも
ない。
Ｎ型、第２導電型をＰ型としたが、これとは反対に、第
１導電型をＰ型、第２導電型をＮ型としても良い。ま
た、図１では、本発明の制御ゲート付きサイリスタの要
部の断面構造のみを示したが、図中の横方向について同
一の構造を必要なだけ配列しても良いことは言うまでも
ない。
【００１９】
【発明の効果】本発明の制御ゲート付きサイリスタで
は、主電流路をＰＮＰＮサイリスタで構成したので、大
電力をスイッチングすることができ、また、絶縁ゲート
構造の第１の制御ゲートを有するＭＯＳＦＥＴによりオ
ン制御ゲートを構成し、同じく絶縁ゲート構造の第２の
制御ゲートを有するＭＯＳＦＥＴによりオフ制御ゲート
を構成したので、ターンオン制御並びにターンオフ制御
に要するゲート駆動電流を小さくすることができ、しか
も、ターンオン制御のための絶縁ゲート構造の制御ゲー
トは、従来の接合ゲート構造とは異なり、主電流経路を
形成するベース領域の半導体基板の表面上に形成される
ので、新たにチップ面積の増大を招くことなく構成でき
るという効果が得られるものである。また、第１の制御
ゲートによりオン特性を、第２の制御ゲートによりオフ
特性を設計できるので、１つの絶縁ゲートのみで構成す
る場合に比べて、ターンオン特性とターンオフ特性を独
立して設計しやすいという利点もある。
は、主電流路をＰＮＰＮサイリスタで構成したので、大
電力をスイッチングすることができ、また、絶縁ゲート
構造の第１の制御ゲートを有するＭＯＳＦＥＴによりオ
ン制御ゲートを構成し、同じく絶縁ゲート構造の第２の
制御ゲートを有するＭＯＳＦＥＴによりオフ制御ゲート
を構成したので、ターンオン制御並びにターンオフ制御
に要するゲート駆動電流を小さくすることができ、しか
も、ターンオン制御のための絶縁ゲート構造の制御ゲー
トは、従来の接合ゲート構造とは異なり、主電流経路を
形成するベース領域の半導体基板の表面上に形成される
ので、新たにチップ面積の増大を招くことなく構成でき
るという効果が得られるものである。また、第１の制御
ゲートによりオン特性を、第２の制御ゲートによりオフ
特性を設計できるので、１つの絶縁ゲートのみで構成す
る場合に比べて、ターンオン特性とターンオフ特性を独
立して設計しやすいという利点もある。
【図１】本発明の制御ゲート付きサイリスタの断面図で
ある。
ある。
【図２】従来の静電誘導サイリスタの断面図である。
１ Ｎ型のベース領域 ２ Ｐ型のベース領域 ３ エミッタ領域 ６ コレクタ領域 ７ アノード領域 １３ カソード電極 １５ ゲート電極 １７ アノード電極 １８ オン制御ゲート ２８ オフ制御ゲート ３８ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 富井 和志 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭63−310171（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 第１導電型の半導体基板をベース領域
とし、この半導体基板の一方の表面部分に設けられた第
２導電型のベース領域と、前記第２導電型のベース領域
の中に設けられた第１導電型のエミッタ領域と、前記第
２導電型のベース領域とは分離された第２導電型のコレ
クタ領域とを備え、前記半導体基板の反対裏面側に第２
導電型のアノード領域を備え、前記第２導電型のベース
領域の表面上の前記エミッタ領域を除いた前記半導体基
板の表面部分上に絶縁ゲート構造の第１の制御ゲートを
形成され、前記第２導電型のベース領域と前記コレクタ
領域に挟まれた部分の前記第１導電型のベース領域の半
導体基板の表面部分上に絶縁ゲート構造の第２の制御ゲ
ートを形成され、前記エミッタ領域と前記コレクタ領域
はカソード電極に接続され、第１及び第２の絶縁ゲート
はゲート電極に接続され、前記アノード領域はアノード
電極に接続されていることを特徴とする制御ゲート付き
サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005230A JP2793925B2 (ja) | 1992-01-14 | 1992-01-14 | 制御ゲート付きサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005230A JP2793925B2 (ja) | 1992-01-14 | 1992-01-14 | 制御ゲート付きサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190836A JPH05190836A (ja) | 1993-07-30 |
| JP2793925B2 true JP2793925B2 (ja) | 1998-09-03 |
Family
ID=11605389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005230A Expired - Fee Related JP2793925B2 (ja) | 1992-01-14 | 1992-01-14 | 制御ゲート付きサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793925B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0718893A3 (en) * | 1994-11-25 | 1999-07-14 | Fuji Electric Co., Ltd. | MOS controlled thyristor having two gates |
| JP2007012834A (ja) * | 2005-06-30 | 2007-01-18 | Sony Corp | 半導体装置、半導体装置の駆動方法、および半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624244B2 (ja) * | 1987-06-12 | 1994-03-30 | 株式会社日立製作所 | 複合半導体装置 |
-
1992
- 1992-01-14 JP JP4005230A patent/JP2793925B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05190836A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |