JP2007012834A

JP2007012834A - 半導体装置、半導体装置の駆動方法、および半導体装置の製造方法

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Publication number: JP2007012834A
Application number: JP2005190934A
Authority: JP
Inventors: Taro Sugizaki; 太郎杉崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-18

Abstract

【課題】スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成の半導体装置、さらにはこのような半導体装置の駆動方法および製造方法を提供する。
【解決手段】第１のｐ型領域ｐ１、第１のｎ型領域ｎ１、第２のｐ型領域ｐ２、および第２のｎ型領域ｎ２がこの順に接して設けられた半導体層１０１、第１のｐ型領域ｐ１に接続されたアノード電極Ａと、第２のｎ型領域ｎ２に接続されたカソード電極Ｋと、第１のｎ型領域ｎ１と第２のｐ型領域ｐ２とに、それぞれ独立して制御可能に接続されたゲート電極Ｇn1，Ｇp2とを備えたことを特徴とする半導体装置。
【選択図】図１

Description

本発明は、サイリスタ構成の半導体装置、この半導体装置の駆動方法、さらにはこの半導体装置の製造方法に関する。

図８（１）に示すように、サイリスタ構成の半導体装置は、ｐ型領域ｐ１，ｐ２とｎ型領域ｎ１，ｎ２とを交互に４層設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、外側に配置されたｐ型領域ｐ１にアノード電極Ａを接続し、対する外側に配置されたｎ型領域ｎ２にカソード電極Ｋを接続し、さらに中央に配置されたｐ型領域ｐ２にゲート電極Ｇを接続してなる。このようなサイリスタは、シリコン基板の表面層にｐ１／ｎ１／ｐ２／ｎ２構造を縦型に設けた構成、およびＳＯＩ基板を用いてｐ１／ｎ１／ｐ２／ｎ２構造を横型に設けた構成がある。

以上のような構成の半導体装置においては、図８（２）に示すように、アノード電極Ａ−カソード電極Ｋ間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給さる。そして、これらのホールと電子とがｎ型領域ｎ１／ｐ型領域ｐ２間のｎｐ接合部で再結合することによって電流が流れ、オン状態となる。

また、図８（３）に示すように、アノード電極Ａ−カソード電極Ｋ間に逆バイアスを印加することによりオフ状態とするが、これだけだと実質的なオフ状態となるのに数ｍｓ程度の時間を要してしまう。つまり、一度オン状態になると、アノード電極Ａ−カソード電極Ｋ間に逆バイアス印加しただけでは自発的にオフ状態になる事はなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させる必要がある。

このため、オン状態からオフ状態とする場合には、アノード電極Ａ−カソード電極Ｋ間に逆バイアス印加すると共に、ｐ型領域ｐ２に設けたゲート電極に電圧を印加する。これにより、ｐ型領域ｐ２中に電界を発生させて強制的に過剰キャリアである電子を吐き出させ、より速く実質的なオフ状態となるように動作させている。

尚、図９には、このような構成の半導体装置におけるアノード電極Ａ−カソード電極Ｋ間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を示した。ここで示すように、アノードＡに正の電圧を印加していくと、電圧（ＶAK）が臨界電圧（ＶFB）に達したところでｎ型領域ｎ１／ｐ型領域ｐ２間のｐｎ接合が順バイアスとなり、電圧（ＶAK）が低下して保持電流（ＩH）以上の電流が流れ始める。ただし、臨界電圧（ＶFB）までは、保持電流（ＩH）よりも低いスイッチング電流（ＩS）しか流れず、これを越えたところで保持電流（ＩH）よりも高い電流が流れ始める。

また以上のようなスイッチング動作を早めるために、ゲート電極の構成を、ｐ型領域ｐ２上に絶縁膜を介して電極を配置したＭＯＳ構造とする構成が提案されている（下記特許文献１および下記非特許文献１〜３参照）。

US patents 6,462,359 B1 F. Nemati and J. plummer, 1998, VLSI Tech., pp.66 F. Nemati and J. plummer, 1999, IEDM Tech., pp.283 F. Nemati et.al., 2004, IEDM Tech., pp.273

しかしながら、上述したように、ゲート電極をＭＯＳ構造とした場合であっても、ｐ型領域ｐ２中のキャリアを吐き出させるには、ある程度の時間を要することは同様である。

近年、上述した構成のサイリスタをメモリーに用いる素子構成が提案されている。これは、サイリスタのオフ状態を”０“、オン状態を”１“としてメモリー動作させるものである。そして、このような素子を実現するにあたり、メモリーとして用いられるサイリスタのスイッチング速度にさらなる高速化が求められている。

そこで本発明は、スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成の半導体装置を提供すること、さらにはこのような半導体装置の駆動方法および製造方法を提供することを目的とする。

このような目的を達成するための本発明は、サイリスタ構成の半導体装置であり、第１のｐ型領域、第１のｎ型領域、第２のｐ型領域、および第２のｎ型領域がこの順に接して設けられた半導体層を備えている。そして、第１のｐ型領域はアノード電極が接続され、第２のｎ型領域にはカソード電極が接続されている。また本発明に特徴的な構成としては、第１のｎ型領域と前記第２のｐ型領域とに、それぞれ独立して制御可能にゲート電極が設けられているところにある。

このような構成の半導体装置は次のような駆動を行うことができ、本発明はこのような駆動方法でもある。すなわち、半導体装置をオン状態とする場合には、アノード電極とカソード電極との間に順バイアスを印加する。またその後、この半導体装置をオフ状態とする場合には、アノード電極とカソード電極との間に逆バイアスを印加する。またこれと同時に、２つのゲート電極に対して、アノード電極とカソード電極との中間の電位を印加する。

また本発明は、以上のような構成の半導体装置の製造方法でもある。

以上のような半導体装置は、上述したように駆動させることにより、オフ状態の場合には、第１のｐ型領域と第１のｎ型領域との間も逆バイアスになるため、オン状態で第１のｐ型領域から第１のｎ型領域中に供給された少数キャリア（ホール）が、第１のｐ型領域に直ちに掃き出される。これと同時に、第２のｐ型領域と第２のｎ型領域との間も逆バイアスになるため、オン状態で第２のｎ型領域から第２のｐ型領域中に供給された少数キャリア（電子）が、第２のｎ型領域に直ちに掃き出される。つまり、オン状態からオフ状態に切り換えた際に、第１のｎ型領域および第２のｐ型領域ともに、小数キャリアがで再結合によって減衰して消滅するのを待つのではなく、これらの両方の領域いゲート電極を設けることによって強制的に小数キャリアを掃き出させるのである。これにより、第１のｎ型領域と第２のｐ型領域との両方から、直ちに少数キャリアが掃き出されるため、第１のｎ型領域と第２のｐ型領域との間のｐｎ接合部で少数キャリアが結合して電流が流れることが、直ちに停止されるのである。

以上説明したように本発明によれば、オン状態からオフ状態に切り換えた際に、第１のｎ型領域と第２のｐ型領域との両方から、直ちに少数キャリアを掃き出すことが可能になるため、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

＜半導体装置の構成＞
図１は、本発明の半導体装置の概略を示す構成図である。この図に示す半導体装置と、図８を用いて説明した半導体装置との異なるところは、中央に配置されたｎ型領域ｎ１とｐ型領域ｐ２との両方に、それぞれ独立して制御可能なゲート電極Ｇn1、Ｇp2を設けたところにある。

すなわち、この半導体装置は、第１のｐ型領域ｐ１（以下、単にｐ型領域ｐ１と記す）、第１のｎ型領域ｎ１（以下、単にｎ型領域ｎ１と記す）、第２のｐ型領域ｐ２（以下、単にｐ型領域ｐ２と記す）、第２のｎ型領域ｎ２（以下、単にｎ型領域ｎ２と記す）を、この順に隣接して設けた半導体層１０１を備えている。そして、外側に配置されたｐ型領域ｐ１にアノード電極Ａが接続され、対する外側に配置されたｎ型領域ｎ２にカソード電極Ｋが接続されている。また、中央に配置されたｎ型領域ｎ１には、ゲート電極Ｇn1が設けられると共に、同じく中央に配置されたｐ型領域ｐ２にも、ゲート電極Ｇp2が設けられた構成となっている。

これらのゲート電極Ｇn1、Ｇp2は、上述したように独立して制御可能に設けられており、ｎ型領域ｎ１とｐ型領域ｐ２とに、異なる電位を印加することが可能である。また、これらのゲート電極Ｇn1、Ｇp2は、図示したように、半導体層１０１上にゲート絶縁膜１０２を介して電極膜１０３を設けた、いわゆるＭＯＳ構成であっても良い。尚、ゲート電極Ｇn1、Ｇp2の両方が、ＭＯＳ構造であっても良く、一方のみがＭＯＳ構造であっても良く、さらに両方ともが半導体層１０１に対する金属材料の拡散接合によって構成されていても良い。

＜半導体装置の駆動方法＞
図２および図３は、上述した構成の半導体装置の駆動方法を説明する図であり、図２がオン状態、図３がオフ状態を示す。

先ず図２に示すように、この半導体装置をオン状態とするには、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加する。また、この際、ｎ型領域ｎ２／ｐ型領域ｐ２間およびｎ型領域ｎ１／ｐ型領域ｐ１間のそれぞれが順バイアスにとなるように、ゲート電極Ｇn1，Ｇp2は、ＶＡ＞ＶＧｎ１、ＶＧｐ２＞ＶＫとすることが好ましい。

ここでは上記オン状態の一例として、アノード電位ＶA＝０．６Ｖとし、カソード電位ＶK＝０Ｖとする。また、ゲート電位ＶＧn1＝０．４Ｖとし、ゲート電位ＶＧp2＝０．２Ｖとする。

これにより、アノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１／ｐ型領域ｐ２間のｎｐ接合部で再結合することによって電流が流れ、オン状態となる。

次に、上述したオン状態からオフ状態へのスイッチングについて説明する。

この場合、図３に示すように、アノード電極Ａ／カソード電極Ｋ間に逆バイアスを印加する。ここでは、ｎ型領域ｎ１／ｐ型領域ｐ２間が逆バイアスとなるように、アノード電極Ａに印加するアノード電位ＶAとカソード電極Ｋに印加するカソード電位ＶKとを設定することが重要である。またこれと同時に、ｎ型領域ｎ１に設けられたゲート電極Ｇn1と、ｐ型領域に設けられたゲート電極Ｇp2とに、アノード電位ＶAとカソード電位ＶKとの中間の電位を印加する。つまり、ＶA＜Ｇn1，Ｇp2＜ＶKとする。ここでは、ｎ１およびｐ２領域の少数キャリアの掃き出される効率を考慮すると、ＶA＜Ｇn1＜Ｇp2＜ＶKとすることが好ましい。ただし、ｎ型領域ｎ１／ｐ型領域ｐ２間が逆バイアスに維持されるように、ゲート電極Ｇn1に印加するゲート電位ＶＧn1と、ゲート電極Ｇp2に印加するゲート電位ＶＧp2とを設定することが重要である。

ここでは上記オフ状態の一例として、アノード電位ＶA＝０．６Ｖとし、カソード電位ＶK＝１．２Ｖとする。また、ゲート電位ＶＧn1＝０．８Ｖとし、ゲート電位ＶＧp2＝１．０Ｖとする。

これにより、ＶA＜Ｇn1であるため、ｐ型領域ｐ１／ｎ型領域ｎ１間が逆バイアスとなる。そして、オン状態においてｐ型領域ｐ１からｎ型領域ｎ１中に供給された少数キャリア（ホール）が、ｐ型領域ｐ１に直ちに掃き出される。一方、Ｇp2＜ＶKであるため、ｐ型領域ｐ２／ｎ型領域ｎ２間も逆バイアスになる。そして、オン状態でｎ型領域ｎ２からｐ型領域ｐ２中に供給された少数キャリア（電子）が、ｎ型領域ｎ２に直ちに掃き出される。

つまり、オン状態からオフ状態に切り換えた際に、中央のｎ型領域ｎ１とｐ型領域ｐ２との両方から、直ちに少数キャリアが掃き出されるため、ｎ型領域ｎ１／ｐ型領域ｐ２間のｐｎ接合部で少数キャリアが結合して電流が流れることが、直ちに停止されるのである。

この結果、オン状態からオフ状態に切り換えた際に、中央のｎ型領域ｎ１とｐ型領域ｐ２との両方から、直ちに少数キャリアを掃き出すことが可能になるため、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。

＜半導体装置の製造方法−１＞
図４および図５は、上述した半導体装置の製造方法についての第１実施形態を示す断面工程図である。以下、これらの図に基づいて第１実施形態の製造方法を説明する。尚、本実施形態においては、第１導電型をｐ型、第２導電型をｎ型として説明を行うが、逆であっても良く、この場合には以下の説明におけるｐ型とｎ型とを入れ換えれば良い。

先ず、図４（１）に示すように、単結晶シリコンからなる半導体基板（半導体層）１０１の表面側に素子分離２０１を形成し、半導体基板１０１の表面側を各活性領域１０１ａに分離する。その後、この活性領域１０１ａの表面層に、イオン注入によってｐ型領域ｐ２を形成する。この際、ｐ型領域ｐ２に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）５Ｅ１８個／ｃｍ³であり、１Ｅ１８〜１Ｅ１９個／ｃｍ³程度が好ましい。尚、ｐ型ドーパントはインジウム（Ｉｎ）でも良い。

次に、図４（２）に示すように、半導体基板１０１の表面層にゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２は、例えばＳｉＯ₂膜を１〜１０ｎｍ程度の膜厚で成膜したものであることとなる。尚、ゲート絶縁膜１０２は、ＳｉＯ₂からなるものに限定されることはなく、ＳｉＯＮはもちろんのこと、ＨｆＯ₂、ＨｆＯＮ、Ａｌ₂Ｏ₃、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｌａ₂Ｏ₃など、通常のＣＭＯＳにおいて検討されているゲート絶縁膜であればよい。

次に、ゲート絶縁膜１０２上に、ｐ型領域ｐ２に電圧を印加するためのゲート電極Ｇp2を、第１ゲート電極として形成する。このゲート電極Ｇp2は、ｐ型領域ｐ２（活性領域１０１ａ）の中央を横切る状態で配置される。このゲート電極Ｇp2は、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。この際、ゲート電極Ｇp2上に、オフセット絶縁膜２０３が積層されるように、電極材料膜と絶縁膜との積層構造をパターニングすることにより、ゲート電極Ｇp2を形成することとする。尚、オフセット絶縁膜２０３としては、ＳｉＯ₂またはＳｉ₃Ｎ₄を用いることとする。

次に図４（３）に示すように、ゲート電極Ｇp2の一方側における活性領域１０１ａ上を開口し他の部分を覆う形状のレジストパターン２０５を形成する。そして、このレジストパターン２０５をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、ｎ型領域ｎ２を形成する。この際、ｎ型領域ｎ２に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１Ｅ１９個／ｃｍ³であり、１Ｅ１８〜１Ｅ２１個／ｃｍ³程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。

続いて、レジストパターン２０５を除去した後、以上の工程で半導体基板１０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。

図４（４）に示すように、ゲート電極Ｇp2およびその上部のオフセット絶縁膜２０３の側壁に、絶縁性のサイドウォール２０７を形成する。このサイドウォール２０７は、ＳｉＯ₂、Ｓｉ₃Ｎ₄どちらでもよく、またそれらの積層膜でもよい。またこのサイドウォール２０７の横方向の膜厚は、ｐ型領域ｐ２と次に形成するｎ型領域（ｎ１）のジャンクションが、ゲート電極Ｇp2と次に形成するゲート電極（Ｇn1）との間に来るように設定する。これにより、形成するゲート電極（Ｇn1）によるｎ型領域（ｎ１）への電圧印加の効果が得られるようにする。尚、サイドウォールの形成はｎ型領域ｎ２を形成するイオン注入前に行っても良い。

次に、図５（５）に示すように、先に形成したｎ型領域ｎ２を覆い、かつゲート電極Ｇp2の一方側における活性領域１０１ａ上を開口する形状のレジストパターン２０９を形成する。そして、このレジストパターン２０９およびオフセット絶縁膜２０３をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、ｎ型領域ｎ１を形成する。この際、ｎ型領域ｎ１に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１Ｅ１９個／ｃｍ³であり、１Ｅ１８〜１Ｅ２１個／ｃｍ³程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。また、ｎ型領域ｎ１がｎ型領域ｎ２と同一のドーズ量であって良い場合には、これらのｎ型領域ｎ１，ｎ２は同一工程で形成しても良い。

続いて、レジストパターン２０９を除去した後、以上の工程で半導体基板１０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。

以上の後、先に形成したゲート絶縁膜１０２をフッ化水素酸などを用いて一度剥離し、再度形成するか、または、先に形成したゲート絶縁膜１０２のダメージを回復するためのアニールを行う。これにより、次に形成するゲート電極（Ｇn1）の下部となるゲート絶縁膜１０２部分に加えられたダメージを取り除くことが好ましい。

次に、図５（６）に示すように、ｎ型領域ｎ１上に、ゲート絶縁膜１０２を介して、ｎ型領域ｎ１に電圧を印加するためのゲート電極Ｇn1を、第２のゲート電極として形成する。このゲート電極Ｇn1は、先に形成されたゲート電極Ｇp2に対してサイドウォール２０７によって絶縁された状態で、ゲート電極Ｇp2と平行に配置される。このゲート電極Ｇn1は、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。この際、ゲート電極Ｇn1上に、オフセット絶縁膜２１１が積層されるように、電極材料膜と絶縁膜との積層構造をパターニングすることにより、ゲート電極Ｇn1を形成することとする。尚、オフセット絶縁膜２１１としては、ＳｉＯ₂またはＳｉ₃Ｎ₄を用いることとする。

以上のようにして、ゲート電極Ｇn1を形成した後、図５（７）に示すように、先に形成したｎ型領域ｎ２を覆い、かつゲート電極Ｇn1の一方側における活性領域１０１ａ上を開口する形状のレジストパターン２１３を形成する。そして、このレジストパターン２１３およびゲート電極Ｇn1／オフセット絶縁膜２１１をマスクにしたイオン注入により、先に形成されたｎ型領域ｎ１の表面層に、ｐ型領域ｐ１を形成する。この際、ｐ型領域ｐ１に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）１Ｅ２０個／ｃｍ³であり、１Ｅ１８〜１Ｅ２１個／ｃｍ³程度が好ましい。ただし、このｐ型領域ｐ１に導入されるｐ型ドーパントの濃度は、先に形成されたｎ型領域ｎ１内に設けられるため、ｎ型領域ｎ１に導入したｎ型ドーパントの濃度より高いことが必要である。尚、ｐ型ドーパントはボロン（Ｂ）の代わりにインジウム（Ｉｎ）でも良い。

続いて、レジストパターン２１３を除去した後、ｐ型領域ｐ１に導入したｐ型ドーパントの活性化アニールを行う。ここでは、例えば１０００℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。

以上の後には、図５（８）に示すように、ｐ型領域ｐ１に接続されたアノード電極Ａと、ｎ型領域ｎ２に接続されたカソード電極Ｋとをそれぞれ形成する。この際、両端部のｐ型領域ｐ１とｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成し、以降は通常のＣＭＯＳ工程と同様の配線工程を行う。

以上により、図１を用いて説明したように、中央に配置されたｎ型領域ｎ１とｐ型領域ｐ２に、それぞれ独立して制御可能なゲート電極Ｇn1，Ｇp2を設けてなる実施形態の半導体装置を完成させることができる。

＜半導体装置の製造方法−２＞
図６および図７は、上述した半導体装置の製造方法についての第２実施形態を示す断面工程図である。以下、これらの図に基づいて第２実施形態の製造方法を説明する。尚、本実施形態においては、第１導電型をｐ型、第２導電型をｎ型として説明を行うが、逆であっても良く、この場合には以下の説明におけるｐ型とｎ型とを入れ換えれば良い。

先ず、図６（１）に示す工程は、第１実施形態と同様に行い、単結晶シリコンからなる半導体基板（半導体層）１０１の表面側に素子分離３０１を形成して各活性領域１０１ａを分離した後、この活性領域１０１ａの表面層に、イオン注入によって中央のｐ型領域ｐ２を形成する。

その後、図６（２）に示すように、半導体基板１０１の表面層にゲート絶縁膜１０２を形成する。ここまでの工程は、第１実施形態と同様に行って良い。

次に、ゲート絶縁膜１０２上に、活性領域１０１ａの一部を露出させる形状で、ゲート電極Ｇp2上にオフセット絶縁膜３０３を積層させた積層パターンを形成する。この際、ゲート電極Ｇp2は、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。また、オフセット絶縁性３０３としては、ＳｉＯ₂またはＳｉ₃Ｎ₄を用いることとする。

その後、このオフセット絶縁膜３０３／ゲート電極Ｇp2の積層パターン側壁に、絶縁性のサイドウォール３０５を形成する。このサイドウォール３０５は、ＳｉＯ₂、Ｓｉ₃Ｎ₄どちらでもよく、またそれらの積層膜でもよい。またこのサイドウォール３０５の横方向の膜厚は、ｐ型領域ｐ２と次に形成するｎ型領域（ｎ１）のジャンクションが、次に形成するゲート電極（Ｇp2）と次に形成するゲート電極（Ｇn1）との間に来るように設定する。これにより、形成するゲート電極（Ｇn1）によるｎ型領域（ｎ１）への電圧印加の効果が得られるようにする。

次に、オフセット絶縁膜３０３／ゲート電極Ｇp2、およびサイドウォール３０５をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、中央部のｎ型領域ｎ１を形成する。この際、ｎ型領域ｎ１に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１．５Ｅ１９個／ｃｍ³であり、１Ｅ１８〜１Ｅ２０個／ｃｍ³程度が好ましい。ただし、このｎ型領域ｎ１に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。

続いて、以上の工程で半導体基板１０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。

次に、図６（３）に示すように、ｎ型領域ｎ１上に、ゲート絶縁膜１０２を介してｎ型領域ｎ１に電圧を印加するためのゲート電極Ｇn1を形成する。これと共に、オフセット絶縁膜３０３／ゲート電極Ｇp2をさらにパターニングして、ｐ型領域ｐ２に電圧を印加するためのゲート電極Ｇp2を形成する。この際、先ずオフセット絶縁膜３０３／ゲート電極Ｇp2、および側壁のサイドウォール３０５を覆う状態で、電極材料膜と絶縁膜とをこの順で成膜する。そして、ｎ型領域ｎ１と反対側のｐ型領域ｐ２を露出させるように、絶縁膜／電極材料膜／オフセット絶縁膜３０３／ゲート電極Ｇp2をパターニングする。また、露出させたｐ型領域ｐ２と反対側におけるｎ型領域ｎ１を露出させるように、絶縁膜／電極材料膜をパターニングする。

以上により、ｐ型領域ｐ２に電圧を印加するためのゲート電極Ｇp2を、最初に形成したｐ型領域ｐ２の中央を横切る形状に成形する。これと共に、ｎ型領域ｎ１に電圧を印加するためのゲート電極Ｇn1を、先に形成されたゲート電極Ｇp2に対してオフセット絶縁膜３０３およびサイドウォール３０５によって絶縁された状態で、ゲート電極Ｇp2と平行に形成する。尚、このゲート電極Ｇn1は、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。また、オフセット絶縁膜３０７としては、ＳｉＯ₂またはＳｉ₃Ｎ₄を用いることとする。

次に、図６（４）に示すように、先に形成したｎ型領域ｎ１を覆い、かつゲート電極Ｇp2の一方側における活性領域１０１ａ上を開口する形状のレジストパターン３０９を形成する。そして、このレジストパターン３０９およびオフセット絶縁膜３０７をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、端部のｎ型領域ｎ２を形成する。この際、ｎ型領域ｎ２に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１Ｅ１９個／ｃｍ³であり、１Ｅ１８〜１Ｅ２１個／ｃｍ³程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。

続いて、レジストパターン３０９を除去した後、以上の工程で半導体基板１０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。

次に、図７（５）に示すように、先に形成したｎ型領域ｎ２を覆い、かつゲート電極Ｇn1の一方側における活性領域１０１ａ上を開口する形状のレジストパターン３１１を形成する。そして、このレジストパターン３１１およびオフセット絶縁膜３０７をマスクにしたイオン注入により、先に形成されたｎ型領域ｎ１の表面層に、端部のｐ型領域ｐ１を形成する。この際、ｐ型領域ｐ１に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）１Ｅ２０個／ｃｍ³であり、１Ｅ１８〜１Ｅ２１個／ｃｍ³程度が好ましい。ただし、このｐ型領域ｐ１に導入されるｐ型ドーパントの濃度は、先に形成されたｎ型領域ｎ１内に設けられるため、ｎ型領域ｎ１に導入したｎ型ドーパントの濃度より高いことが必要である。尚、ｐ型ドーパントはボロン（Ｂ）の代わりにインジウム（Ｉｎ）でも良い。

続いて、レジストパターン３１１を除去した後、ｐ型領域ｐ１に導入したｐ型ドーパントの活性化アニールを行う。ここでは、例えば１０００℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。

次いで、図７（６）に示す工程は、第１実施形態において図５（８）を用いて説明したと同様に行う。すなわち、ｐ型領域ｐ１に接続されたアノード電極Ａと、ｎ型領域ｎ２に接続されたカソード電極Ｋとをそれぞれ形成し、以降は通常のＣＭＯＳ工程と同様の配線工程を行う。

本発明の半導体装置の概略を示す構成図である。本発明の半導体装置の駆動方法においてオン状態を示す図である。本発明の半導体装置の駆動方法においてオフ状態を示す図である。第１実施形態の製造方法を示す断面工程図（その１）である。第１実施形態の製造方法を示す断面工程図（その２）である。第２実施形態の製造方法を示す断面工程図（その１）である。第２実施形態の製造方法を示す断面工程図（その２）である。従来のサイリスタ構成の半導体装置の構成図である。図８の半導体装置におけるＶ−Ｉ特性を示す図である。

符号の説明

１０１…半導体層（半導体基板）、１０２…ゲート絶縁膜、Ａ…アノード電極、Ｋ…カソード電極、Ｇp2…ゲート電極、Ｇn1…ゲート電極、ｐ１…第１のｐ型領域、ｎ１…第１のｎ型領域、ｐ２…第２のｐ型領域、ｎ２…第２のｎ型領域

Claims

第１のｐ型領域、第１のｎ型領域、第２のｐ型領域、および第２のｎ型領域がこの順に接して設けられた半導体層と、
前記第１のｐ型領域に接続されたアノード電極と、
前記第２のｎ型領域に接続されたカソード電極と、
前記第１のｎ型領域と前記第２のｐ型領域とに、それぞれ独立して制御可能に接続されたゲート電極とを備えた
ことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記ゲート電極のうちの少なくとも一方は、絶縁膜を介して当該領域に接続されたＭＯＳ構造となっている
ことを特徴とする半導体装置。
第１のｐ型領域、第１のｎ型領域、第２のｐ型領域、および第２のｎ型領域がこの順に接して設けられた半導体層と、前記第１のｐ型領域に接続されたアノード電極と、前記第２のｎ型領域に接続されたカソード電極と、前記第１のｎ型領域と前記第２のｐ型領域とに、それぞれ独立して制御可能に接続されたゲート電極とを備えた半導体装置の駆動方法であって、
前記アノード電極と前記カソード電極との間に順バイアスを印加してオン状態とした後に、前記アノード電極と前記カソード電極との間に逆バイアスを印加すると共に、前記２つのゲート電極に当該アノード電極とカソード電極との中間の電位を印加してオフ状態とする
ことを特徴とする半導体装置の駆動方法。
請求項３記載の半導体装置の駆動方法において、
前記第２のｐ型領域に接続されたゲート電極に、前記第１のｎ型領域に接続されたゲート電極よりも高い電位を印加する
ことを特徴とする半導体装置の駆動方法。
半導体層の表面側に第１の第１導電型領域を形成する工程と、
前記第１導電型領域の中央部上に第１ゲート電極とその上部のオフセット絶縁膜との積層膜パターンを形成する工程と、
前記第１ゲート電極の両脇おける前記半導体層の表面側に、前記第１の第１導電型領域によって分離された第１の第２導電型領域と第２の第２導電型領域を形成する工程と、
前記積層膜パターンの側壁に設けた絶縁性のサイドウォールによって当該第１ゲート電極に対して絶縁された状態で、前記２つの第２導電型領域の一方の上部に第２ゲート電極を形成する工程と、
上部に前記第２ゲート電極が設けられた前記第２導電型領域の表面層における当該第２ゲート電極脇に、第２の第１導電型領域を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
半導体層の表面側に第１の第１導電型領域を形成する工程と、
前記第１の第１導電型領域上にその一部を露出させる形状で、第１ゲート電極とその上部のオフセット絶縁膜との積層膜パターンを形成する工程と、
前記積層膜パターンから露出する前記半導体層の表面側に、前記第１の第１導電型領域に接する第１の第２導電型領域を形成する工程と、
前記積層膜パターンとその側壁に設けた絶縁性のサイドウォールとを覆う状態で導電膜を形成し、当該導電膜と共に前記積層膜パターンを再びパターニングすることにより、前記第１の第２導電型領域に接続された当該導電膜からなる第２ゲート電極を形成すると共に、当該前記第１導電型領域の一部を露出させる工程と、
前記第２ゲート電極から露出された前記第１の第１導電型領域に重なる位置に第２の第２導電型領域を形成する工程と、
前記第２ゲート電極から露出された前記第１の第２導電型領域の表面層に第２の第１導電型領域を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。