KR20010074380A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 열 캐리어 효과(hot carrier effect)의 발생을 억제하면서 소자의 성능과 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 의한 반도체 소자는 반도체 기판과; 상기 반도체 기판 상면에 형성된 게이트 절연층과; 상기 게이트 절연층 상면에 형성된, 제 1 게이트 전극과 상기 제 1 게이트 상면에 형성되고, 상기 제 1 게이트 전극과 전기적으로 절연되고 상기 제 2 게이트 전극과 전기적으로 연결되는 전도성 측벽 스페이서를 포함하여 구성된 것을 특징으로 한다. 또한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상면에 게이트 절연층, 제 1 게이트 전극, 제 2 게이트 전극을 순차로 형성하는 단계와; 상기 게이트 절연층을 재산화하는 단계와; 상기 제 1 게이트 전극과 제 2 게이트 전극의 측면에 전도성 스페이서를 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 열 캐리어 효과(hot carrier effect)의 발생을 억제하면서 소자의 성능과 신뢰성을 향상시킬 수 있는 모스페트(MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도를 증가시킴으로써 소자의 작동속도를 향상시킬 수 있고, 집적도가 증가할수록 하나의 웨이퍼(wafer)에서 생산할 수 있는 칩(chip)의 수가 많아지기 때문에 칩의 단가를 낮출 수 있다. 이러한 이유로 소자의 집적도가 꾸준히 증가되어 현재는 서브마이크론(submicron) 반도체 소자가 제조되고 있다.
그러나, 소자의 크기가 점점 작아지는데 반하여 소자의 공급되는 전압은 거의 일정하게 유지되고 있기 때문에, 소자의 집적도가 증가할수록 소자 내의 형성되는 전계(electric field)가 점점 강해지게 된다. 그 결과 다양한 열 캐리어 효과(hot carrier effect)가 발생한다.
이하, n-채널(channel) 모스페트 소자의 경우를 예로 들어 설명하도록 한다.
상기의 열 캐리어 효과가 소자 특성에 미치는 영향을 예시하면 다음과 같다. 1) 역방향으로 바이어스(bias)된 드레인 접합(junction)의 전계는 충돌 이온화(impact ionization)와 캐리어 증식을 일으킬 수 있다. 이때 생성된 정공(hole)이 기판 전류의 원인이 되며, 생성된 정공 중 일부는 소스(source)로 이동하여 소스장벽(source barrier)을 낮추고, 소스로부터 p형 영역으로의 전자 주입을 초래한다. 실제로, 소스(source)-채널(channel)-드레인(drain) 사이에 n-p-n 트랜지스터(transistor) 동작이 발생하여 게이트(gate)가 전류를 제어하지 못하게 될 수도 있다. 2) 강한 전계에 의하여 전자들이 반도체 기판과 게이트 절연막 사이의 계면(interface)에 존재하는 에너지 장벽(energy barrier)을 넘어 게이트 절연층 속으로 주입(injection)될 수 있다. 이러한 주입된 전자들은 게이트 절연층 속에 포획(trap)되어 계면 상태(interface states)를 발생시킬 수 있으며, 그 결과 문턱전압(threshold voltage)과 소자의 전류-전압 특성(current-voltage characteristics)을 변화시킨다. 그 밖에도 여러 가지 문제를 일으킬 수 있다.
상기와 같은 열 캐리어 효과에 의한 소자 성능 저하의 문제점을 극복하고, 고성능과 고신뢰성을 가지는 반도체 소자를 제조하게 위하여 여러 가지의 모스페트 소자 구조가 제안되어 왔다. 그 중 대표적인 것이 LDD(lightly doped drain) 구조를 가지는 모스페트 소자이다. 상기 LDD 구조는 모스페트 소자의 공핍 영역(depletion region)에서 발생하는 피크(peak) 전계의 크기를 감소시켜 열 캐리어 효과의 발생을 억제한다. 또한 게이트 모서리(edge)와 소스/드레인 영역 (n+영역) 사이에 낮은 도핑 농도를 가지는 n-영역을 형성함으로써, 전통적인 모스페트 소자 구조에 비하여 소자 내에서 발생하는 전압강하가 더 넓어진 영역에서 일어난다.
그러나, 상기 LDD 구조에서는 게이트와 드레인이 겹치는 영역이 감소하는 이른바, `약한 겹침(weak overlap)'의 문제가 발생한다. 상기의 `약한 겹침'이 일어나는 영역에서는 게이트의 영향이 줄어든다. 그 결과, 게이트에 문턱 전압(thresholdvoltage) 이상의 전압을 가하여 채널을 형성할 때, 상기의 약한 겹침이 일어나는 영역에는 게이트 중앙 부분에 해당하는 채널에 비하여 높은 저항의 채널이 형성된다.
상기의 LDD 구조에서의 `약한 겹침'의 문제를 해결하게 위하여 제안된 방법 중 하나로서 `완전히 겹치는 LDD(fully overlapped LDD) 구조'가 제시되었다. 상기의 `완전히 겹치는 LDD 구조'에서는 모스페트 소자 내의 피크 전계(peak electric field)를 게이트 아래에 위치시킴으로써 모스페트 소자의 성능과 신뢰성을 향상시킬 수 있다. 상기와 같이 피크 전계가 게이트 아래에 위치함으로써, 게이트에 강한 전압이 공급될 때 발생하는 드레인과 채널 사이의 전압 강하를 최소화하는 효과와, 횡방향의 전계를 감소시킬 수 있는 효과와, 편재 전하(localized charge)가 드레인의 저항을 증가시킴으로써 발생하는 소자 성능 저하를 방지할 수 있는 효과가 있다. 더욱이, 전통적인 LDD 구조에 비하여 n-영역의 도핑농도를 낮출 수 있기 때문에 횡방향의 전계를 더욱 낮출 수 있다.
상기의 `완전히 겹치는 LDD 구조'를 실현하는 가장 간편한 방법은 게이트의 측면에 다결정 규소(polycrystalline silicon) 등으로 이루어진 전도성 스페이서 (spacer)를 형성하는 것이다. 상기의 방법은 게이트를 형성한 이후, 이온 주입(ion implantation)에 의해 n- 영역을 형성한 후, 다결정 규소를 증착, 식각하여 상기 게이트 측벽에 전도성 스페이서를 형성하는 방법이다.
도 1(a) ?? 도 1(e)는 전도성 스페이서를 이용한 `완전히 겹치는 LDD 구조'를 가지는 종래의 반도체 소자 제조 방법을 순차로 도시한다.
먼저 도 1(a)에 도시된 바와 같이, 반도체 기판(1)의 상면에 게이트 절연층(3), 다결정 규소층(5), 캡핑 절연층(7)을 순차로 형성, 적층시킨다.
다음으로, 도 1(b)에 도시된 바와 같이, 상기 캡핑 절연층(7)의 상면에 소정 영역에 감광막 패턴(미도시)을 형성한 뒤, 상기 감광막 패턴을 마스크(mask)로 하여 상기 캡핑 절연층(7), 다결정 규소층(5)을 순차로 식각하여 캡핑층(17)과 게이트 전극(15)을 형성한다. 상기 캡핑층(17)과 게이트 전극(15)은 함께 게이트(20)를 형성한다. 이어서, 상기 감광막 패턴(미도시)을 제거한다.
다음으로, 도 1(c)에 도시된 바와 같이, 상기 게이트(20)를 마스크로 하여 상기 게이트의 측방에 위치하는 상기 반도체 기판에 비소(As), 인(P) 등의 이온을 주입한다. 그 결과, 상기 게이트 전극(15)의 양측에 n- 영역(미도시)이 형성된다.
다음으로, 도 1(d)에 도시된 바와 같이, 도 1(c)에 도시된 반도체 소자 상의 전면에 전도성 다결정 규소층(9)을 증착한다.
다음으로, 도 1(e)에 도시된 바와 같이, 상기의 전도성 다결정 규소층(9)을 이방성 식각(anisotropic etching)하여 상기 게이트(20)의 측면 부근을 제외한 나머지 부분의 상기 다결정 규소층(9)을 제거함으로써, 상기 게이트(15)의 양 측면에 전도성 스페이서(19)를 형성한다. 이어서, 상기 게이트(20)와 전도성 스페이서(19)를 마스크로 이용하여 상기 전도성 스페이서(19)의 측방에 위치하는 상기 반도체 기판에 비소(As), 인(P) 등의 이온을 주입하여 n+ 영역(미도시)을 형성한다.
도 2 에는 도 1(e)에 도시된 전도성 스페이서를 이용한 `완전히 겹치는 LDD 구조'를 가지는 종래의 반도체 소자 중 `A' 부분이 확대되어 도시되어 있는데, 게이트 절연층(3)의 상기 손상된 부분은 게이트 전극(15)을 식각하는 과정 중에 식각 기체가'B' 부분에 집중되어 게이트 절연층(3)이 과식각(overetching)됨으로써 형성된 것이다.
상기의 손상된 게이트 절연층으로 인하여, 게이트(20)에 전압을 인가할 때 게이트 절연층의 손상된 부분에 전계(electric field)가 집중되어, 열 캐리어 효과(hot carrier effect)의 발생 가능성을 높이고, 아울러 게이트 절연층의 품질을 저하시켜서 소자의 파괴 전압(breakdown voltage)을 감소시키는 등 여러 가지 문제가 발생한다.
이러한 문제는 게이트 절연층의 손상된 부분을 제거한 뒤, 상기 게이트 절연층(3)을 재산화 시킴으로써 해결할 수 있다. 그러나, 상기의 재산화 공정 중 게이트 절연층(3) 뿐만이 아니라 다결정 규소로 이루어진 게이트 전극(15)의 측면이 함께 산화된다. 그 결과, 상기의 게이트 전극(15) 측면에 산화층(미도시)이 형성되고, 이로 말미암아 게이트 전극(15)과 전도성 스페이서(19)가 전기적으로 절연되어, `완전히 겹치는 LDD 구조'를 실현하는 것이 불가능해진다.
본 발명은 상기의 문제점을 해결하게 위하여 안출된 것으로서, 본 발명의 목적은 게이트 절연층의 손상된 부분을 제거한 뒤 재산화를 함으로써, 게이트 절연층의 손상된 부분으로 인하여 생기는 소자의 파괴 전압 감소 등의 문제를 방지함과 동시에 `완전히 겹치는 LDD 구조'를 실현하여 열 캐리어 효과의 발생을 억제함으로 써 소자의 성능과 신뢰성을 향상시키는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는 반도체 기판과; 상기 반도체 기판 상면에 형성된 게이트 절연층과; 상기 게이트 절연층 상면에 형성된, 제 1 게이트 전극과 상기 제 1 게이트 상면에 형성된 제 2 게이트 전극을 포함하여 이루어진 게이트와; 상기 게이트의 측면에 형성되고, 상기 제 1 게이트 전극과 전기적으로 절연되고 상기 제 2 게이트 전극과 전기적으로 연결되는 전도성 측벽 스페이서를 포함하여 구성된다.
또한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상면에 게이트 절연층, 제 1 게이트 전극, 제 2 게이트 전극을 순차로 형성하는 단계와; 상기 게이트 절연층을 재산화하든 단계와; 상기 제 1 게이트 전극과 제 2 게이트 전극의 측면에 전도성 스페이서를 형성하는 단계를 포함하여 구성된다.
도 1(a) ~ 도 1(e)는 종래의 반도체 소자 제조 방법을 도시한 순차 공정도.
도 2 는 도 1(e)에 도시된 반도체 소자 중 `A' 영역을 확대한 확대단면도.
도 3 은 본 발명의 일실시예에 의한 반도체 소자를 도시한 횡단면도.
도 4 는 도 3 중 `C' 영역을 확대한 확대 단면도.
도 5 는 본 발명의 또 다른 실시예에 의한 반도체 소자를 도시한 횡단면도.
도 6(a) ~ 도 6(f)는 본 발명의 일실시예에 의한 반도체 소자 제조 방법을 도시한 순차 공정도.
**도면의주요부분에대한부호설명**
100 : 반도체 기판 102 : 게이트 절연층
104 : 제 1 게이트 전극 106 : 제 2 게이트 전극
110 : 캡핑층 108 : 측벽 절연층
115 : 전도성 스페이서 117 : 절연성 스페이서
이하, 본 발명의 실시예에 따른 반도체 소자의 구조 및 제조 방법을 첨부 도면을 참조하여 상세히 설명한다.
도 3 에는 본 발명의 일실시예에 따른 반도체 소자의 구조가 도시되어 있다. 도시된 바와 같이, 반도체 기판(100) 상면에는 주로 규소 산화물로 이루어지는 게이트 절연층(102)이 형성되어 있다. 상기 반도체 기판(100)은 주로 단결정 규소(single crystalline silicon)으로 이루어지며, 그 외에 사파이어, 규소 산화물 등의 절연체 기판 위에 규소층이 형성된 SOI(silicon on insulator) 구조 등도 반도체 기판으로 사용될 수 있다.
상기 게이트 절연층(102) 상면의 소정 영역에는 제 1 게이트 전극(104), 제 2 게이트 전극(106)과 캡핑층(110)이 순차로 적층, 형성된다. 상기 제 1 게이트전극(104)은 주로 다결정 규소(polycrystalline silicon)나 비정질 규소(amorphous silicon)로 이루어지며, 본 실시예에서는 특히 다결정 규소로 이루어진다. 상기 제 2 게이트 전극은 전도성과 내산화성을 가지는 재료로 이루어지며, 특히 금속 또는 금속 산화물로 이루어진다. 본 실시예에서는 상기 제 2 게이트 전극(106)이 중석으로 이루어진다. 상기 제 1 게이트 전극(104)과 제 2 게이트 전극(106) 사이에 규화물층(미도시)을 형성하는 것도 가능하다. 상기 캡핑층(110)은 절연 물질로 이루어지며, 본 실시예에서는 특히 Si3N4등의 규소 질화물로 이루어진다.상기 제 1 게이트 전극(104), 제 2 게이트 전극(106)과 캡핑층(110)은 함께 게이트(200)를 이룬다.
상기 제 1 게이트 전극(104)의 양측면에는 측면 절연층(108)이 형성된다. 상기 측면 절연층(108)은 절연 물질로 이루어지며, 본 실시예에서는 특히 SiO2등의 규소 산화물로 이루어진다. 상기 측면 절연층(108), 제 2 게이트 전극(106)과 캡핑층(106)의 측면에는 전도성 스페이서(spacer)(115) 가 형성된다. 상기 전도성 스페이서(115)는 다결정 규소 등의 전도성 물질로 이루어지며, 상기 제 1 게이트 전극(104)과는 측면 절연층(108)에 의하여 절연되어 있고, 상기 제 2 게이트 전극(106)과는 전기적으로 연결되어 있다.
도 4 에는 도 3 에 도시된 반도체 소자 중 C 부분을 확대한 단면도가 도시되어 있다. 도 2 에 도시된 종래의 반도체 소자와 비교할 때, 게이트 절연층(102)이 전면에 걸쳐서 평탄한 면을 가지며, 손상된 부위가 없음을 알 수 있다.
도 5 에는 도 3 에 도시된 반도체 소자에 추가하여, 상기 전도성 스페이서(115)의측면에 절연성 스페이서(117)가 형성된 반도체 소자가 도시되어 있다. 상기의 절연성 스페이서(117)는 절연 물질로 이루어지며, 후속하는 자기 정렬(9self align) 공정을 수행하기 위해 형성된다.
도 6(a) ~ 도 6(f)에는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법이 순차적으로 도시되어 있다.
먼저 도 6(a)에 도시된 바와 같이, 제 1 전도형의 반도체 기판(100) 상면에 게이트 절연층(102), 다결정 규소층(154), 중석층(156), 캡핑 절연층(160)을 순차로 적층, 형성한다.
다음으로 도 6(b)에 도시된 바와 같이, 상기 캡핑 절연층(160) 상면의 소정 영역에 감광막 패턴(미도시)을 형성한 뒤, 상기 감광막 패턴을 마스크(mask)로 이용하여 상기 캡핑 절연층(160), 중석층(156)과 다결정 규소층(154)을 순차로 식각한다. 그 결과, 반도체 기판(100) 상면에 게이트 절연층(102), 제 1 게이트 전극(104), 제 2 게이트 전극(106)과 캡핑층(110)이 순차로 적층, 형성된다. 이어서, 상기 감광막 패턴(미도시)을 제거한 뒤, 게이트(200)를 마스크로 이용하여, 상기 게이트의 측방에 위치하는 상기 제 1 전도형의 반도체 기판(100)에 불순물을 주입함으로써 낮은 농도의 제 2 전도형 제 1 불순물 영역(미도시)을 형성한다.
다음으로, 상기 다결정 규소층(154)을 식각하여 제 1 게이트 전극(104)을 형성하는 과정 중 손상된 게이트 절연층(102)을 세정하여 제거한 뒤, 재산화(reoxidation) 공정을 실시한다. 그 결과 도 6(c)에 도시된 바와 같이, 상기 게이트 절연층(102)의 손상된 부분이 복구됨과 동시에 상기 제 1 게이트 전극을 이루는 다결정 규소가 산화되어 제 1 게이트 전극의 측면에 측벽 절연층(108)이 형성된다. 이 때, 상기 제 2 게이트 전극은 내산화성이 우수한 재료로 이루어지기 때문에 측면에 절연층이 형성되지 않는다.
다음으로 도 6(d)에 도시된 바와 같이, 도 6(c)에 도시된 반도체 소자 상의 전면에 다결정 규소층(165)을 증착, 형성한다.
다음으로 도 6(e)에 도시된 바와 같이, 상기 다결정 규소층(165)을 이방성 식각(anisotropic etching)하여 상기 게이트(200)와 측벽 절연층(108)의 측면에 전도성 스페이서(115)를 형성한다. 이어서, 상기 전도성 스페이서(115)와 게이트(200)를 마스크로 이용하여, 상기 전도성 스페이서(115)의 측방에 위치하는 제 1 전도형의 반도체 기판(100)에 불순물을 주입하여 높은 농도의 제 2 전도형 제 2 불순물 영역(미도시)을 형성한다.
다음으로 도 6(f)에 도시된 바와 같이, 도 6(e)에 도시된 반도체 소자 상의 전면에 절연층을 형성한 뒤 이방성 식각을 실시하여 상기 전도성 스페이서(115)의 측면에 절연성 스페이서(117)를 형성한다.
상기의 전도성 스페이서(115)와 절연성 스페이서(117)는 도 3(c)에 도시된 반도체 소자 상의 전면에 다결정 규소층과 절연층을 적층하여 형성한 뒤, 상기 다결정 규소층과 절연층을 동시에 이방성 식각하는 방법으로 형성하는 것도 가능하다.
본 발명에 따른 반도체 소자는 제 1 게이트 전극 상면에 내산화성이 큰 제 2 게이트 전극을 형성함으로써, 재산화 공정으로 손상된 게이트 절연층의 복구와 게이트 측벽에 형성된 전도성 스페이서와 게이트 전극의 전기적 연결을 동시에 가능하게 하는 구조를 가진다.
그 결과, 게이트에 전압을 인가할 때 게이트 절연층의 손상된 부분에 전계(electric field)가 집중되어, 열 캐리어 효과(hot carrier effect)의 발생 가능성이 높아지고, 게이트 절연층의 품질이 저하되어 소자의 파괴 전압(breakdown voltage)이 감소되는 등의, 손상된 게이트 절연층으로 인하여 발생하는 여러 가지 문제의 발생을 억제할 수 있는 효과가 있다.
또한 게이트 전극과 전도성 스페이서를 전기적으로 연결하여 완전히 겹치는 LDD 구조 를 실현함으로써, 게이트에 문턱 전압(threshold voltage) 이상의 전압을 가하여 채널을 형성할 때 게이트와 소스/드레인 영역 간에 약한 겹침이 일어나는 영역에서 게이트 중앙 부분에 해당하는 채널에 비하여 높은 저항의 채널이 형성되는, 종래의 LDD 구조의 반도체 소자에서 발생하던 문제를 해결하는 동시에 열 캐리어 효과의 발생을 억제할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판과;상기 반도체 기판 상면에 형성되는 게이트 절연층과;상기 게이트 절연층 상면에 형성되고, 제 1 게이트 전극과 제 2 게이트 전극을 포함하는 게이트와;상기 제 2 게이트 전극과 상기 게이트 절연층을 전기적으로 연결하는 전도 수단을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판과;상기 반도체 기판 상면에 형성되는 게이트 절연층과;상기 게이트 절연층 상면에 형성되는 제 1 게이트 전극과;상기 제 1 게이트 전극 상면에 형성되는 제 2 게이트 전극과;상기 제 2 게이트 전극과 전기적으로 연결되고, 상기 제 1 게이트 전극과 전기적으로 절연된 전도 수단을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서, 상기 전도 수단과 상기 제 1 게이트 전극은 제 1 게이트 전극 측면에 형성되는 측벽 절연층에 의해 전기적으로 절연되는 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 1 게이트 전극은 규소로 이루어지고, 상기 제 2 게이트 전극은 내산화성이 우수한 재료로 이루어지며, 상기 전도 수단은 전도성 측벽 스페이서인 것을 특징으로 하는 반도체 소자.
- 제 1 전도형의 반도체 기판 상면에 게이트 절연층을 형성하는 단계와;상기 게이트 절연층 상면에 제 1 게이트 전극을 형성하는 단계와;상기 제 1 게이트 전극 상면에 제 2 게이트 전극을 형성하는 단계와;상기 게이트 절연층과 상기 제 1 게이트 전극의 측면을 재산화하는 단계와;상기 제 1 게이트 전극과 상기 제 2 게이트 전극 측면에 전도성 스페이서를 형성하는 단계를 순차로 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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