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Gebiet der vorliegenden Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen das Gebiet der Herstellung
integrierter Schaltungen und betrifft insbesondere die Herstellung
von Halbleiterelementen einschließlich von Feldeffekttransistoren,
Widerständen,
Kondensatoren und dergleichen, wobei nahe aneinanderliegende einzelne Schaltungselemente
durch lokale Verbindungen verbunden sind.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Beim
ständigen
Steigern der Leistungsfähigkeit
integrierter Schaltungen und beim Reduzieren ihrer Größe werden
die einzelnen Schaltungselemente ständig in der Größe reduziert.
Gegenwärtig
werden kritische Strukturgrößen von
0,13 μm
und darunter erreicht. Neben dem ständigen Verringern der Strukturgrößen ist
es jedoch von großer
Bedeutung, eine wirkungsvolle Verbindung der einzelnen Schaltungselemente
bereitzustellen, um die erforderliche Funktionalität der Schaltung
zu erhalten. Somit hängt
die zur Herstellung einer Schaltung erforderliche Chipfläche viel
mehr im Wesentlichen von der Größe der erforderlichen
Verbindungsleitungen als von den Abmessungen der Schaltungselemente,
etwa der Transistoren, Widerstände
und dergleichen ab. Es ist daher üblich, eine Vielzahl übereinanderliegender
Verdrahtungsebenen, die auch als Metallisierungsschichten bezeichnet
werden, vorzusehen, in denen Gräben
und Öffnungen,
die mit einem geeigneten Metall gefüllt sind, für die erforderlichen leitfähigen Verbindungen,
die auch als Zwischenverbindungen bezeichnet werden, sorgen. Da
jede zusätzliche
Metallisierungsschicht deutlich zur Komplexität des Prozesses beiträgt, sind
Halbleiterhersteller ständig
auf Verbesserungen hinsichtlich der Reduzierung der Anzahl der zum
Verbinden der einzelnen Halbleiterelemente erforderlichen Metallisierungsschichten
bedacht. Das Reduzieren der Anzahl der Metallisierungsschichten
erfordert jedoch, dass stetig die Abmessung der entsprechenden leitenden
Leitungen und Durchkontaktierun gen verringert werden, um Chipfläche zu sparen,
um damit die Herstellung einer größeren Anzahl von Verbindungen
auf einer einzelnen Metallisierungsschicht zuzulassen.
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Im
Allgemeinen führt
das Reduzieren der Abmessungen der Leitungen und Durchkontaktierungen
ebenso zu einem damit verknüpften
Anwachsen des elektrischen Widerstandes der Leitungen und Durchkontaktierungen.
Eine Möglichkeit
diesem Anwachsen des Widerstandes entgegenzuwirken, besteht darin,
das häufig
verwendete Metallisierungsmetall Aluminium durch Kupfer zu ersetzen,
das einen deutlich geringeren Widerstand als Aluminium aufweist.
Ein weiterer Fortschritt bei der Erhöhung der Verbindungsdichte
wurde durch die Einführung sogenannter
lokaler Verbindungen erreicht, wobei dicht beieinanderliegende oder
benachbarte einzelne Elemente direkt ohne Vorsehen eines dazwischenliegenden
Dielektrikums verbunden werden, das ansonsten die Herstellung von
Durchkontaktierungen und Gräben
in der dielektrischen Schicht zur Verbindung dieser Elemente erforderlich
macht.
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Es
wurden diverse Lösungsmöglichkeiten vorgeschlagen
und diese werden gegenwärtig
bei der Herstellung lokaler Verbindungen realisiert. Üblicherweise
muss jedoch ein Kompromiss zwischen der Prozesskomplexität und der
Funktionalität
der lokalen Verbindungen gemacht werden. Während von einem funktionalen
Standpunkt aus ein äußerst leitfähiges Material
wünschenswert
ist, hat die Integration eines entsprechenden Metallisierungsprozesses
gezeigt, dass ein hohes Maß an
Prozesskomplexität
zusätzlich
entsteht. Es hat sich daher eine häufig bevorzugte Technik entwickelt,
um lokale Verbindungen als Polysiliciumelemente vorzusehen, die
zusammen mit den Gateelektroden von Feldeffekttransistoren hergestellt
werden, so dass diese lokalen Verbindungen und Polysiliciumleitungen,
die diverse Chipbereiche verbinden können, im Wesentlichen die gleiche
Leitfähigkeit
wie die Gateelektroden der Feldeffekttransistoren aufweisen. Da
diese Polysiliciumleitungen und die lokalen Verbindungen – obwohl
stark dotiert – einen
relativ hohen elektrischen Widerstand aufweisen, können diese
Schaltungselemente nicht in der gleichen Weise wie beispielsweise
Gateelektroden im Maßstab
reduziert werden, da ansonsten die Signalausbreitungsverzögerung durch
die lokalen Verbindungen und durch die Polysiliciumleitungen anstatt
durch die Transistorelemente beschränkt wäre.
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In
anderen Lösungsansätzen können eng beieinanderliegende
Halbleitergebiete, etwa eine Gateelektrode und ein Source- oder
Draingebiet des Transistors, nach der Herstellung des Transistorelements
verbunden werden, indem ein hochschmelzendes Metall abgeschieden
wird, das durch eine geeignete lokale Verbindungsmaske strukturiert
wird, um die gewünschte
Verbindung zu erzeugen. Obwohl diese Lösung äußerst leitende lokale Verbindungen
im Vergleich zu den Polysilicium-basierten Verbindungen liefert,
so sind eine Vielzahl zusätzlicher
Prozessschritte, etwa mehrere Abscheide- und Ätzschritte, erforderlich, wodurch
die Prozesskomplexität
ansteigt.
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Die
Patentschrift
DE 692
26 987 T2 offenbart lokale Verbindungen für integrierte
Schaltungen. Source- und Draingebiete von Feldeffekttransistoren, die
in aktiven Gebieten, die durch Feldoxide getrennt sind, angeordnet
sind, können
durch eine lokale Verbindung elektrisch verbunden werden. Das Verfahren zum
Herstellen einer lokalen Verbindung kann auch verwendet werden,
um die Gatelektrodenbereiche von zwei leitfähigen Strukturen zu verbinden.
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Die
Patentschrift
DE 43
39 919 C2 offenbart ein Herstellungsverfahren für eine aus
Silizid bestehende Anschlussfläche
für ein
Siliziumgebiet. Die Anschlussfläche
kann sich auf benachbarte Feldoxidbereiche ausdehnen, um die verfügbaren Anschlussbereiche
der Source- und Draingebiete zu vergrößern.
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Angesichts
der zuvor darlegten Situation besteht dennoch ein Bedarf für ein verbessertes
Verfahren zur Herstellung lokaler Verbindungsstrukturen, die einen
geringen Widerstand zeigen, wobei kein unakzeptabler Beitrag zur
Prozesskomplexität
entsteht.
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ÜBERBLICK OBER DIE ERFINDUNG
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Im
Allgemeinen richtet sich die vorliegende Erfindung an Elemente und
Verfahren, in denen die herkömmliche
Seitenwandabstandselementstechnik, die zum Erreichen eines gewünschten
Dotierprofils in den Drain- und Sourcegebieten der Feldeffekttransistoren
angewendet wird, so modifiziert wird, dass die Seitenwandabstandselemente
eine äußerst leitfähige Schicht
aufweisen, die von dem darunter liegenden Bereich durch eine dielektrische
Schicht getrennt ist. Diese äußerst leitfähige Schicht
wird auch strukturiert, um für
die erforderliche lokale Verbindung zwischen nahe beieinanderliegenden
Elementen, beispielsweise zwischen einer Gateelektrode und einem benach barten
aktiven Gebiet, etwa einem Drain- oder einem Sourcegebiet eines
benachbarten Transistorelements, zu sorgen. Ferner erhalten Elementstrukturen,
die zusammen mit den Gateelektroden der Feldeffekttransistoren strukturiert
werden, etwa Polysiliciumleitungen, ebenfalls die Seitenwandabstandselemente
einschließlich
der äußerst leitfähigen Schicht,
so dass der elektrische Widerstand dieser Polysiliciumleitungen
deutlich durch das parallele Überbrücken mittels
dieser äußerst leitfähigen Abstandsschicht
reduziert werden kann. Unter Seitenwandabstandselemente werden solche
verstanden, die durch anisotropes Ätzen einer auf einer Leitung ganzflächig gebildeten
Materialschicht bereitgestellt werden.
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Ausführungsformen
der Erfindung sind in den unabhängigen
Ansprüchen
1, 10, 18 und 33 bezeichnet.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen aus der folgenden detaillierten Beschreibung deutlicher
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird;
es zeigen:
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1a bis 1h schematisch
in vereinfachter Weise ein Halbleiterelement während diverser Herstellungsstadien
gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung.
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Es
ist zu beachten, dass die in den Figuren gezeigten Abmessungen nicht
maßstabsgetreu
sind und diverse Gebiete des Halbleiterelements sind mit scharfen
Grenzen gezeigt, wohingegen in Wirklichkeit benachbarte Elementgebiete
nicht durch scharfe Grenzflächen
sondern durch graduelle Übergangsbereiche
getrennt sein können.
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DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Obwohl
ferner die im Folgenden beschriebenen anschaulichen Ausführungsformen
sich auf Halbleiterelemente beziehen, die auf der Siliciumtechnologie
basieren, sollte beachtet werden, dass die hierin beispielhaft dargestellten
Prinzipien ebenso auf ein anderes Halbleitermaterial, etwa Germanium,
III-V-Halbleiter oder II-VI-Halbleiter, sowie auf Halbleiterelemente,
die auf einem isolierenden Substrat, etwa Silicium-auf-Isolator-Elemente (SOI) oder andere
Halbleitermaterialien, die auf einem geeigneten Substrat abgeschieden
sind, anwendbar sind. Ferner wird auf Feldeffekttransistoren und
Polysiliciumleitungen verwiesen, wohingegen es selbstverständlich sein
sollte, dass die im Weiteren beschriebenen Prinzipien auf eine beliebige
Schaltungstopologie, etwa C-MOS, N-MOS, P-MOS, oder gemischte MOS-Bipolararchitekturen
anwendbar sind.
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Mit
Bezug zu den 1a bis 1h werden nun
repräsentative
Ausführungsformen
der vorliegenden Erfindung beschrieben.
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In 1a umfasst
ein Halbleiterelement 100 ein Substrat 101 mit
einer ein Halbleitermaterial enthaltenden Schicht 102 mit
einer Oberfläche 103.
Wie bereits dargelegt wurde, kann das Substrat 101 ein beliebiges
geeignetes Substrat sein, und in dem vorliegenden Beispiel wird
auf ein Siliciumsubstrat verwiesen, das die Halbleiterschicht 102,
die durch beispielsweise epitaxiales Wachsen zur Verbesserung der
kristallinen Eigenschaften der Halbleiterschicht 102 gebildet
ist, in und auf der ein Schaltungselement, etwa ein Feldeffekttransistor,
zu bilden ist. Die Halbleiterschicht 102 umfasst eine Flachgrabenisolation
(STI) 104, die ein erstes aktives Gebiet 105 von einem
zweiten aktiven Gebiet 106 trennt. Über dem ersten aktiven Gebiet 105 ist
eine ein Halbleitermaterial enthaltende Leitung 107 gebildet,
die in diesem Beispiel eine Gateelektrode eines herzustellenden Feldeffekttransistors
repräsentieren
kann. Die Gateelektrode 107 ist elektrisch von dem ersten
aktiven Gebiet 105 mittels einer Gateisolierschicht 108 isoliert,
die aus einem geeigneten Material, etwa Siliciumdioxid, Siliciumnitrid,
Siliciumoxynitrid, hergestellt sein kann, wenn ein Feldeffekttransistor
auf Siliciumbasis herzustellen ist.
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1a zeigt
das Halbleiterelement 100 in einem Stadium, wenn ein erster
Implantationsschritt auszuführen
ist, um in einem ersten Schritt ein Halo-Implantationsgebiet für die zu
bildenden Source- und Draingebiete zu definieren. Die Implantation kann
unter einem Neigungswinkel ausgeführt werden, wie dies durch
die Pfeile 109 dargestellt ist. Anzumerken wäre, dass
mehrere Implantationsschritte bereits ausgeführt worden sind, um das erste
aktive Gebiet 105 und das zweite aktive Gebiet 106 zu
definieren, um damit ein erforderliches Dotierprofil in diesen Gebieten
zu schaffen. Ferner kann abhängig
von der Art des erforderlichen aktiven Gebiets, d.h. ein n-Potentialtopf-
oder ein p-Potentialtopfgebiet, die durch 109 gekennzeichnete
Implantation auf dem ersten aktiven Gebiet 105 und dem
zweiten aktiven Gebiet 106 separat durch Verwenden einer
Fotolackmaske (in 1a nicht gezeigt) ausgeführt werden.
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1b zeigt
eine schematische Querschnittsansicht des Halbleiterelements 100 in
einem fortgeschrittenen Herstellungsstadium. Mittels der Implantation 109 werden
leicht dotierte Gebiete 110 in dem ersten aktiven Gebiet 105 gebildet,
wobei das Maß des Überlappens
der Gateelektrode 107 durch die Implantationsparameter,
etwa dem Neigungswinkel, der Art der Dotierstoffe und der Energie
der Dotierstoffe bestimmt ist. Ferner ist eine dielektrische Schicht 111 über dem
Substrat 101 gebildet und bedeckt insbesondere Seitenwände 112 der
Gateelektrode 107. Die dielektrische Schicht 111 kann
ein beliebiges geeignetes Material, etwa Siliciumdioxid, Siliciumnitrid,
Siliciumoxynitrid oder ein anderes Material, das für das bei
der Herstellung des Halbleiterelements 100 verwendete Halbleitermaterial
geeignet ist, aufweisen. Geeignete Abscheideverfahren sind im Stand
der Technik gut bekannt und zu diesen können die chemische Dampfabscheidung
(CVD), die physikalische Dampfabscheidung (PVD) gehören, oder
wenn ein Oxid als geeignet erachtet wird, kann ein Oxidationsprozess
durchgeführt
werden. Die Dicke der dielektrischen Schicht 111 wird entsprechend den
Prozesserfordernissen gewählt,
da diese Schicht als Implantationsmaske für eine weitere Implantation verwendet
werden kann, wie dies mit Bezug zu 1c erläutert wird.
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In 1c ist
das Hableiterelement 100 schematisch im Querschnitt dargestellt,
nachdem ein anisotroper Ätzprozess
ausgeführt
worden ist, um die dielektrische Schicht 111 mit Ausnahme
an den Seitenwänden 112 zu
entfernen. In 1c ist das Bezugszeichen 111 auch
für den
verbleibenden Teil der dielektrischen Schicht, der auch als erstes
Abstandselement 111 bezeichnet wird, verwendet. Anisotrope Ätzverfahren
sind im Stand der Technik gut bekannt und zu diesen können das
reaktive Ionenätzen,
das plasmaverstärkte Ätzen und
dergleichen gehören.
In 1c wird das Halbleiterelement 100 einem
weiteren Implantationsschritt unterzogen, der als 114 bezeichnet
ist, um sogenannte Source- und Drainerweiterungsgebiete 113 zu
bilden, um damit das Source- und Draindotierprofil des zu bildenden
Feldeffekttransistors maßzuschneidern.
Während
der Implantation 114 dient das erste Abstandselement 111 als
eine Implantationsmaske, so dass das zuvor implantierte Halo-Gebiet 110 effizient
geschützt
ist. Wie zuvor bemerkt wurde, kann die Implantation 114 in
dem ersten aktiven Gebiet 105 und in dem zweiten aktiven
Gebiet 106 separat ausgeführt werden, oder das aktive Gebiet 106 braucht,
unabhängig
von Prozesserfordernissen, nicht einer Implantation unterzogen werden.
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In
einer anschaulichen Ausführungsform kann
die Implantation 114 ohne anisotropes Ätzen der dielektrischen Schicht 111 (siehe 1b)
ausgeführt
werden, und die Implantationsparameter können so gewählt werden, um der Dicke der
dielektrischen Schicht 111, die über dem aktiven Gebiet 105 liegt,
Rechnung zu tragen, so dass das erforderliche Dotierprofil erhalten
wird, obwohl die Ionen durch die dielektrische Schicht 111 durchdringen
müssen.
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In 1d ist
das Halbleiterelement 100 aus 1c schematisch
in einem fortgeschrittenen Herstellungsstadium gezeigt. In 1d ist
eine zweite dielektrische Schicht 115 über dem Substrat gebildet und
bedeckt das erste aktive Gebiet 105, das zweite aktive
Gebiet 106 und die Gateelektrode 107 einschließlich des
ersten Seitenwandabstandselements 111. Die zweite dielektrische
Schicht 115 kann durch ein geeignetes Material, etwa Siliciumdioxid,
Siliciumnitrid, Siliciumoxynitrid oder aus einem anderen geeigneten
Material, das für
das verwendete Halbleitermaterial geeignet ist und mit den Prozesserfordernissen
kompatibel ist, gebildet sein. Die Dicke der zweiten dielektrischen
Schicht 115 ist so gewählt,
um die erforderliche elektrische Isolierung zu dem darunter liegenden
ersten aktiven Gebiet 105 zu gewährleisten. Eine typische Dicke
kann im Bereich von ungefähr
20 nm bis 200 nm liegen. Hinsichtlich der Herstellung der zweiten
dielektrischen Schicht 115 gelten die gleichen Kriterien,
die zuvor in Bezug auf die dielektrische Schicht 111 angeführt wurden.
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Ferner
ist eine Maskenschicht 116 über dem Substrat 101 gebildet,
die jene Teile des Substrats 101 bedeckt, auf denen die
zweite dielektrische Schicht 115 erhalten bleiben soll.
Die Maskenschicht 116 umfasst eine Öffnung 117 zum Freilegen
eines Kontaktgebiets, in dem die zweite dielektrische Schicht 115 zu
entfernen ist, um eine lokale Verbindung zu schaffen.
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1e zeigt
eine Draufsicht des Halbleiterelements 100, das in 1d dargestellt
ist. Der Einfachheit halber werden die Maskenschicht 116 und die
zweite dielektrische Schicht 115 als durchsichtig gedacht,
so dass die darunter liegenden Elemente, etwa die ersten und zweiten
aktiven Gebiete 105, 106 und die Gateelektrode 107,
dargestellt sind. Die gestrichelte Linie in 1e repräsentiert
die Öffnung 117,
die einen Teil des zweiten aktiven Gebiets 106, einen Teil
der Flachgrabenisolation 104 und einen Teil der Gateelektrode 107,
der über
der Flachgrabenisolation 104 liegt, freilegt. Somit repräsentiert
die Öffnung 117 das
Kontaktgebiet, in dem die lokale Verbindung zur Verbindung des zweiten
aktiven Gebiets 106 mit der Gateelektrode 107 zu
bilden ist. Aus 1e wird deutlich, dass die Gateelektrode 107 mit dem
zweiten aktiven Gebiet 106 verbunden ist, ohne einen Kurzschluss
zu dem ersten aktiven Gebiet 105 herzustellen.
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Es
sein nun wieder auf 1d und 1e verwiesen,
wobei, wie zuvor erläutert
ist, wenn die erste dielektrische Schicht 111 in 1b nicht
anisotrop geätzt
wird, die zweite dielektrische Schicht 115 nicht vorgesehen
werden muss, oder mit einer reduzierten Dicke vorgesehen werden
kann, die ausreicht, um die erforderliche elektrische Isolierung
zu dem darunter liegenden aktiven Gebiet 105 sicherzustellen,
wenn in Bezug auf die in die dielektrische Schicht 111 implantierten
Ionen Bedenken hinsichtlich der Integrität bestehen. Unabhängig davon,
ob die zweite dielektrische Schicht 115 vorgesehen wird oder
nicht, oder mit einer reduzierten Dicke vorgesehen ist, wird die
Fotolackmaske 116 mit der Öffnung 117 anschließend in
der gleichen Weise gebildet, wie dies in den 1d und 1e dargestellt
ist.
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Die
Maskenschicht 116 kann eine Fotolackmaske sein, die durch
bekannte Techniken abgeschieden und mittels standardmäßiger Fotolithografie
strukturiert wird.
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1f zeigt
schematisch das Halbleiterelement 100 in einem weiter fortgeschritten
Herstellungsstadium. In 1f ist
die zweite dielektrische Schicht 115 in der Öffnung 117 (vgl. 1d, 1e) entfernt
worden, um das Kontaktgebiet freizulegen, das im Weiteren ebenso
mit dem Bezugszeichen 117 bezeichnet wird. Ferner ist eine
leitende Schicht 118 über
dem Substrat 101 gebildet und bedeckt insbesondere das
Kontaktgebiet 117. Eine Dicke der leitenden Schicht kann
in Übereinstimmung
mit dem verwendeten Material und den Entwurfserfordernissen gewählt werden,
und kann beispielsweise in einem Bereich von ungefähr 50 bis
500 nm liegen. Die leitende Schicht 118 kann aus einem
beliebigen geeigneten leitenden Material, etwa einem hoch schmelzenden
Metall, etwa Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt und
dergleichen oder aus einer Verbindung mit zwei oder mehreren Materialien, etwa
einem Metallsilicid, beispielsweise einem Silicid der zuvor aufgeführten hochschmelzenden
Metalle, gebildet werden. In einigen Ausführungsformen kann die leitende
Schicht 118 ein stark dotiertes Halbleitermaterial, etwa
Polysilicium sein, wobei die Dotierkonzentration in dem Halbleitermaterial
so gewählt
ist, um die erforderliche Leitfähigkeit
bereitzustellen. In anderen Ausführungsformen
kann die leitende Schicht 118 zwei oder mehrere Teilschichten
aufweisen, die jeweils aus einem unterschiedlichen Material gebildet
sind. Beispielsweise kann eine relativ dünne Barrierenschicht in Kontakt
zu der zweiten dielektrischen Schicht 115 und dem Kontaktgebiet 117 ausgebildet
sein, wenn eine angrenzende Teilschicht Diffusionseigenschaften
aufweist, die im Hinblick auf die Prozesserfordernisse nicht akzeptabel
sind. Folglich kann eine Titanteilschicht, eine Titannitridteilschicht, eine
Tantalteilschicht und dergleichen in Kombination mit einer Volumenschicht,
beispielsweise einer Wolframschicht, vorgesehen werden. In jedem
Falle wird die Materialzusammensetzung der leitenden Schicht 118 vorzugsweise
so gewählt,
dass ein elektrischer Widerstand erhalten wird, der deutlich geringer
als der elektrische Widerstand der Gateelektrode 107 ist, um
eine nieder-ohmige lokale Verbindung zu schaffen.
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Eine
dritte dielektrische Schicht 119 ist über der leitenden Schicht 118 gebildet
und eine zweite Maskenschicht 120 wird über der dritten dielektrischen
Schicht 119 so gebildet, dass das Kontaktgebiet 117 bedeckt
ist. Das heißt,
die Maskenschicht 120 kann ein Negativbild der in den 1d und 1e dargestellten
Maskenschicht 116 sein.
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Die
leitende Schicht 118 kann durch ein geeignetes Abscheideverfahren,
etwa die chemische Dampfabscheidung oder die physikalische Dampfabscheidung,
die vorzuziehen ist, wenn die leitende Schicht eines oder mehrere
Metalle aufweist, gebildet werden. Ferner kann die leitende Schicht 118 durch
Abscheiden eines hoch schmelzenden Metalls und anschließend einer
Siliciumschicht, und Ausführen
eines Ausheizvorganges, um das Metall und das Silicium in ein Metallsilicid
umzuwandeln, gebildet werden. Die Dicke der leitenden Schicht 118 kann
im Hinblick auf die erforderliche elektrische Leitfähigkeit gewählt werden.
Vorzugsweise wird eine Dicke gewählt,
abhängig
von der Art des Materials, die eine minimale erforderliche elektrische
Leitfähigkeit
gewährleistet.
Da die leitende Schicht 118 und die dritte dielektrische
Schicht 119 in Zusammenhang mit der zweiten dielektrischen
Schicht 115 und möglicherweise
mit dem ersten Seitenwandabstandselement 111 als eine Implantationsmaske
für einen
nachfolgenden Implantationsschritt zum Definieren der stark dotierten
Source- und Draingebiete dienen, kann die gesamte seitliche Ausdehnung
des schließlich
erhaltenen Abstandselements 140 (siehe 1g)
eingestellt werden, indem die Schichtdicke der dritten dielektrischen
Schicht 119 geeignet gewählt wird. Somit kann die Dicke
der leitenden Schicht 118 ausschließlich im Hinblick auf die erforderliche
Leitfähigkeit
gewählt
werden, solange sichergestellt ist, dass die resultierende Dicke
der leitenden Schicht 118 nicht die erforderliche seitliche
Ausdehnung der zu bildenden Seitenwandabstandselemente überschreitet.
Hinsichtlich der Herstellung der dritten dielektrischen Schicht 119 gelten
die gleichen Kriterien, die bereits in Bezug auf die dielektrische
Schicht 111 und die zweite dielektrische Schicht 115 dargelegt
wurden.
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Die
Maskenschicht 120 kann eine Fotolackmaske sein, die mittels
bekannter Verfahren abgeschieden und strukturiert ist. In einer
Ausführungsform
kann die gleiche Maske verwendet werden, wie beim Herstellen der
Maskenschicht 116 (siehe 1d, 1e),
wobei jedoch im Gegensatz zu der Maskenschicht 116 ein
Fotolack verwendet werden kann, der bei Belichtung aushärtet.
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1g zeigt
das Halbleiterelement 100 nach dem anisotropen Ätzen des
Substrats 101, wobei die Maskenschicht 120 als
eine Ätzmaske
verwendet worden ist, und nachdem die Maskenschicht 120 entfernt
worden ist. Das Halbleiterelement 100 umfasst ein zweites
Seitenwandabstandselement 140 mit der zweiten dielektrischen
Schicht 115, der leitenden Schicht 118 und der
dritten dielektrischen Schicht 119. Ferner ist eine lokale
Verbindung 130, d.h. der verbleibende Teil der leitenden
Schicht 118, auf dem Kontaktgebiet 117 ausgebildet
und wird durch die restliche dritte dielektrische Schicht 119 bedeckt.
Es wird eine weitere durch 122 bezeichnete Implantation durchgeführt, um
stark dotierte Source- und Draingebiete 121 zu definieren,
wobei das zweite Seitenwandabstandselement 140 als eine
Implantationsmaske dient. Zu beachten ist, dass der Einfachheit halber
im Querschnitt aus 1g jene Teile der lokalen Verbindung 130 nicht dargestellt
sind, die auf der Flachgrabenisolation 104 und dem Bereich
der Gateelektrode, der über
der Flachgrabenisolation 104 liegt, gebildet sind (vgl. 1e).
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1h zeigt
schematisch eine perspektivische und vereinfachte Ansicht des Halbleiterelements 100,
das ähnlich
zu dem in 1g gezeigten Element 100 ist. 1h zeigt,
dass die lokale Verbindung 130 das zweite aktive Gebiet 106 mit
der Gateelektrode 107 an einem Oberflächenbereich 130' und ebenso
mit der leitenden Schicht 118 in dem zweiten Seitenwandabstandselement 140 verbindet.
Wenn das zweite aktive Gebiet 106 das Source- oder Draingebiet
eines benachbarten Transistorelements ist, stellt die lokale Verbindung 130 eine
Verbindung mit geringem Widerstand zwischen der Gateelektrode 107 und
dem benachbarten Transistorelement her.
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In
einer weiteren Ausführungsform
kann die Gateelektrode 107 eine ein Halbleitermaterial
enthaltende Leitung repräsentieren,
die vollständig über elektrisch
isolierenden Bereichen, etwa dem Flachgrabenisolationsgebiet 104 angeordnet
ist, um unterschiedliche Chipbereiche oder spezielle Schaltungselemente
zu verbinden. Obwohl das leitfähige
Abstandselement 140 nicht von großer Bedeutung für das elektrische
Verhalten der Gateelektrode 107 ist, wenn diese als ein
Gate dient, in dem Falle jedoch, wenn die Gateelektrode 107 als
eine Halbleiterleitung dient, wird diese durch die äußerst leitfähige Schicht 118 überbrückt, und
somit ist der Gateelektrodenwiderstand deutlich reduziert, wodurch
die Bauteileigenschaften hinsichtlich der Signalausbreitungsverzögerung und
der Leistungsaufnahme deutlich verbessert werden. Ferner lässt das
Vorsehen der äußerst leitfähigen Schicht,
die die Gateelektrode 107, die nunmehr als Halbleiterleitung
agiert, es zu, die Abmessungen der Halbleiterleitung zu reduzieren,
so dass eine erhöhte
Leitungsdichte erreichbar ist, wobei deren elektrische Eigenschaften
beibehalten oder sogar verbessert werden. In anderen Ausführungsformen
können
zwei oder mehrere Halbleiterleitungen, die voneinander beabstandet
sind, durch lokale Verbindungen 130, wie sie in 1h gezeigt
sind, verbunden werden.
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Es
sei wieder auf 1f verwiesen, wobei in einer
Ausführungsform
die leitende Schicht 118 mit einer Dicke entsprechend zu
den Prozessanforderungen abgeschieden wird, um ein gewünschtes
Dotierprofil in dem ersten aktiven Gebiet 105 zu erhalten,
wenn ein nachfolgender Implantationsschritt ohne Abscheiden der
dritten dielektrischen Schicht 119 ausgeführt wird.
Das heißt,
es kann ein zweites Seitenwandabstandselement (nicht gezeigt) durch anisotropes Ätzen der
leitenden Schicht 118 mit der zweiten Maskenschicht 120 vor
dem Abscheiden der dritten dielektrischen Schicht 119 gebildet
werden. Danach wird die dritte dielektrische Schicht 119 abgeschieden,
wobei gemäß einer
Ausführungsform die
Maskenschicht 120 entfernt ist, und wobei gemäß einer
weiteren Ausführungsform
die zweite Maskenschicht 120 noch vorhanden ist. Anschließend wird die
dritte dielektrische Schicht 119 anisotrop geätzt, wobei
keine Selektivität
zu der leitenden Schicht 118 erforderlich ist, wenn die
zweite Maskenschicht 120 beibehalten worden ist, wohingegen,
wenn die zweite Maskenschicht entfernt ist, der anisotrope Ätzschritt vorzugsweise
selektiv zu der leitenden Schicht 118 ist, um nicht unnötig Material
aus dem Kontaktgebiet 117 abzutragen. Alternativ kann nach
dem Abscheiden der dritten dielektrischen Schicht 119 eine
weitere Maskenschicht identisch zu der zweiten Maskenschicht 120 abgeschieden
und strukturiert werden, und es kann ein anisotroper Ätzschritt,
der keine Selektivität
zu der leitenden Schicht 118 erfordert, ausgeführt werden.
Anschließend
kann der Prozessablauf so wie in 1g dargestellt,
weitergehen, um die lokale Verbindung 130, wie sie in 1h gezeigt
ist, zu erhalten.
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Zusammengefasst
kann gesagt werden, dass die vorliegende Erfindung es ermöglicht,
lokale Verbindungen mit geringem Widerstand durch Modifizieren der
Seitenwandabstandselementesequenz zu bilden, die erforderlich ist,
um eine geeignete Dotierkonzentration in den Source- und Draingebieten von
Feldeffekttransistorelementen zu definieren, wobei damit einhergehend
Halbleitermaterial enthaltende Leitungen, die gleichzeitig mit den
Gateelektroden von Transistorelementen gebildet werden, eine äußerst leitfähige "Parallel"-Leitung erhalten,
die die elektrischen Eigenschaften dieser Leitungen deutlich verbessert.
Folglich erhöht
die vorliegende Erfindung die Flexibilität für Schaltungsplaner, ohne sonderlich zur
Prozesskomplexität
beizutragen. Ferner kann die Schaltungsdichte aufgrund der überlegenen
elektrischen Eigenschaften der lokalen Verbindungen und der ein
Halbleitermaterial enthaltenden Leitungen, die durch die äußerst leitfähigen Schichten überbrückt sind,
verbessert werden.