DE4339919C2 - Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet - Google Patents
Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein SiliziumgebietInfo
- Publication number
- DE4339919C2 DE4339919C2 DE19934339919 DE4339919A DE4339919C2 DE 4339919 C2 DE4339919 C2 DE 4339919C2 DE 19934339919 DE19934339919 DE 19934339919 DE 4339919 A DE4339919 A DE 4339919A DE 4339919 C2 DE4339919 C2 DE 4339919C2
- Authority
- DE
- Germany
- Prior art keywords
- region
- silicide
- layer
- silicon
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 18
- 229910052710 silicon Inorganic materials 0.000 title claims description 18
- 239000010703 silicon Substances 0.000 title claims description 18
- 229910021332 silicide Inorganic materials 0.000 title claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 2
- 238000005475 siliconizing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 24
- 239000010936 titanium Substances 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000003973 paint Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die Erfindung betrifft ein Herstellverfahren für eine aus
Silizid bestehende Anschlußfläche für ein Siliziumgebiet.
Bei der Herstellung von integrierten Schaltungen stellt
sich oft die Aufgabe, einen elektrischen Kontakt zu einem
Siliziumgebiet zu erzeugen. Dabei kann es vorteilhaft oder
aus Platzgründen notwendig sein, den Anschluß über eine
als "Strap" bezeichnete Anschlußfläche herzustellen. Unter
Strap versteht man eine gezielte Verlängerung der elek
trisch aktiven Bereiche über isolierende Gebiete hinaus.
Eine Anwendung sind lokale Verbindungen, sogenannte "local
interconnects" zwischen elektrisch aktiven Gebieten, d. h.
die Anschlußfläche verbindet direkt beispielsweise ein Dif
fusionsgebiet im Halbleitersubstrat und eine Leitbahn aus
Polysilizium.
Eine weitere Anwendung besteht darin, das Siliziumgebiet
über ein Kontaktloch, das auf der Anschlußfläche endet, an
eine andere, weiter oben liegende leitende Struktur anzu
schließen. So kann beispielsweise in einem DRAM-Speicher
der Anschluß eines S/D-Gebietes des MOS-Transistors an die
überliegende Bitleitung über eine solche Anschlußfläche er
folgen, indem die Anschlußfläche auf ein benachbartes Iso
lationsgebiet herausgeführt wird und das Bitleitungskon
taktloch auf dieser Anschlußfläche endet. Der Platzbedarf
einer Speicherzelle kann dadurch verringert werden.
In vielen Fällen besteht die Anschlußfläche aus einem Si
lizid. Ein Herstellverfahren für eine derartige Anschluß
fläche ist in dem Artikel von A. Bos et al in Thin Solid
Films, 197(1991) 169 bis 178 beschrieben. Dabei wird nach
Herstellung des Transistors auf die freigeätzte Substrat-
bzw. Polysilizium-Oberfläche eine Doppelschicht aus Titan
und amorphem Silizium (a-Si) in situ gesputtert. Die a-Si-
Schicht ist dabei notwendig, um auch auf Siliziumoxidge
bieten ein Silizid erzeugen zu können. Nach Aufbringen
einer Fotomaske entsprechend der herzustellenden Anschluß
fläche wird das aSi anisotrop und selektiv zum Titan ge
ätzt. Die so erzeugten a-Si Inseln ermöglichen bei der nach
folgenden Silizierung eine von oben nach unten fortschrei
tende Silizidbildung auf Siliziumoxidgebieten.
Dieser Prozeß ist mit folgenden Nachteilen verbunden:
- - Es muß eine spezielle Anlage zum Insitu-Sputtern vorhan den sein.
- - Eine restefreie a-Si-Strukturierung erfordert eine lange Überätzzeit, so daß das Titan stark gedünnt und kontami niert wird.
- - Das Ablösen der Fotomaske ist wegen der freiliegenden Titan-Oberfläche sehr schwierig. Wird ein schonendes Lackstripverfahren eingesetzt, besteht die Gefahr von Lack- und Polymerresten.
- - Die Flanke der Anschlußfläche weist, bedingt durch den Prozeßablauf, eine merkliche Rauhigkeit auf, wodurch nachfolgende Verfahrensschritte ungünstig beeinflußt werden.
- - Bei ungünstiger Ti/a-Si-Dickenkonstellation und Si/SiO2- Flächenverhältnissen ist die Gefahr eines sogenannten "Si-Suckouts" gegeben: Steht bei der Silizierung der Strap-Bereiche auf Oxidflächen nicht genügend Silizium aus der strukturierten Siliziumschicht zur Verfügung, kann bei ungünstiger Flächenkonstellation das zum Silizie ren benötigte Si aus dem kontaktierten Substratgebiet "ausgesaugt" werden. Es besteht die Gefahr von Diodenleck strömen.
Zusammenfassend ist festzustellen, daß das bekannte Verfahren
einige Prozeßrisiken beinhaltet, deren Beherrschung unter
Fertigungsbedingungen nicht gewährleistet ist.
Weitere Herstellverfahren für eine Silizidanschlußfläche sind
in EP 0 463 458 A1 oder US 5 124 280 beschrieben. Dabei wer
den auf ein freiliegendes dotiertes Gebiet in der Reihenfolge
eine Oxidschicht, eine Polysiliziumschicht und ein silizid
bildendes Metall aufgebracht. Ferner sind in US 5 173 450 und
US 4 822 749 Verfahren beschrieben, bei denen auf ein dotier
tes Gebiet in der Reihenfolge eine Titan- oder Wolfram
schicht, eine amorphe Siliziumschicht und eine Titan- oder
Wolframschicht aufgebracht werden.
Der Erfindung liegt daher die Aufgabe zugrunde, ein verbes
sertes Verfahren zur Herstellung einer aus Silizid bestehen
den Anschlußfläche anzugeben.
Diese Aufgabe wird durch Verfahren mit den Merkmalen des Pa
tentanspruchs 1 gelöst.
Bei der Erfindung wird bzw. ist das zu kontaktierende S/D-Ge
biet eines MOS-Transistors zunächst mit einer Oxidschicht be
deckt, die als Ätzstopschicht wirkt und zur Bildung des S/D-
Gebietes wird eine Dotierstoff implantiert. Es wird eine
amorphe Siliziumschicht aufgebracht und entsprechend der zu
bildenden Anschlußfläche selektiv zur Oxidschicht struktu
riert, wobei die amorphe Siliziumschicht über einem Teil des
Siliziumgebietes entfernt wird. Danach wird die freigelegte
aus Oxid bestehende Ätzstopschicht entfernt und ein Silizid
bildendes Metall aufgebracht. In einem Silizierschritt wird
auf allen freiliegenden Siliziumoberflächen ein Silizid ge
bildet, wobei das auf der Strukturierten amorphen Silizium
schicht gebildete Silizid die Anschlußfläche darstellt. Als
Ätzstopschicht dient insbesondere das Streuoxid, das vor der
Implantation der S/D-Gebiete erzeugt wurde. Amorphes Silizium
kann mit guter Selektivität zum Streuoxid geätzt werden.
Die Silizid bildende Metallschicht kann beispielsweise eine
Titan-, Kobalt-, Wolfram- oder Molybdänschicht sein.
Die oben erläuterten Probleme des konventionellen Prozesses
treten nicht auf. Die Integration in einen MOS-Prozeß ist
sehr einfach.
Die Erfindung wird im folgenden anhand eines Ausführungsbei
spiels näher erläutert. Die Fig. 1 bis 3 zeigen einen
Querschnitt durch ein Halbleitersubstrat im Bereich eines
MOS-Transistors, an dem die Verfahrensschritte des Ausfüh
rungsbeispiels verdeutlicht werden.
Fig. 1: in bzw. auf einem Silizium-Halbleitersubstrat 1 be
findet sich ein MOS-Transistor mit S/D-Gebieten 3, 4 und ei
nem Gate 5. Das erste S/D-Gebiet 3 stellt das zu kontaktie
rende Siliziumgebeit dar. Ein Isolationsgebeit 2, beispiels
weise ein Fehldoxid, ist benachbart zum Siliziumgebiet 3 an
geordnet. Auf dem Feldoxid 2 befindet sich eine Polysilizium
bahn 6, mit der das Siliziumgebiet 3 verbunden werden soll.
Die Polysiliziumbahn 6 und das Gate 5 sind mit seitlichen
Isolationen (Spacer) 7, 8 versehen und werden vorzugsweise
gleichzeitig hergestellt. Die S/D-Gebiete 3, 4, das Gate 5
und die Polysiliziumbahn 6 sind mit einer etwa 15 nm dicken
Siliziumoxidschicht 9, dem sogenannten Streuoxid, bedeckt,
das die Gleichmäßigkeit der vorangegangenen S/D-Implantation
erhöht. Dieses Streuoxid wird nicht entfernt, sondern dient
als Ätzstopschicht 9. Es wird eine Siliziumschicht 10 aufge
bracht, vorzugsweise wird das Silizium amorph in einem Ofen
reaktor in einer Dicke von etwa 50 bis 100 nm abgeschieden.
Dann wird eine Fotomaske 11 erzeugt,
die die spätere Anschlußfläche bedeckt und einen Teil des
S/D-Gebietes 3 freiläßt. Die genaue Justierung ist unkri
tisch, es muß lediglich sichergestellt sein, daß eine Kante
der Lackstruktur, also der Rand der späteren Anschlußfläche,
innerhalb des S/D-Gebietes 3 liegt und die andere Kante
oberhalb der Polysiliziumbahn 6.
Fig. 2: Die amorphe Siliziumschicht 10 wird unter Verwen
dung der Fotomaske 11 selektiv zum unterliegenden Sili
ziumoxid 9 geätzt, beispielsweise mit einem anisotropen
Plasma-Ätzprozeß. Das Streuoxid 9 wirkt als Ätzstopschicht
und als Schutzschicht für das Substrat und wird anschlie
ßend beispielsweise mit HF entfernt. Die Fotomaske 11 wird
vor oder nach der Streuoxidentfernung abgelöst. Um ersten
Fall werden bei der Lackentfernung die Silizium-Gebiete
durch das Streuoxid besonders gut geschützt. Dann wird
Titan 12 als Silizidbildendes Metall beispielsweise in
einem Sputterprozeß mit einer Schichtdicke von etwa 50 nm
ganzflächig aufgebracht.
Fig. 3: Es wird ein Silizierschritt in bekannter Weise
durchgeführt, beispielsweise ein "Rapid-Thermal-Anneal-
Prozeß" von 20 sec bei 700°C. Dabei wird das Ti in den S/D-
und Polysiliziumbereichen sowie in den Anschlußflächen von
unten aufsiliziert. Im Übergangsbereich Anschlußfläche/Sub
strat bzw. Anschlußfläche/Polysilizium bildet sich eine
TiSi-Brücke, die beide Gebiete leitend verbindet. Auf diese
Weise ist der Kontakt zwischen dem Siliziumgebiet und der
Polysiliziumbahn 6 über die Anschlußfläche 13 sicherge
stellt. Das nicht-silizierte Titan wird anschließend mit
bekanntem Verfahren entfernt, z. B. mit H2O2 + NH4OH.
Claims (2)
1. Verfahren zum Herstellen einer aus Silizid bestehenden
Anschlußfläche für ein S/D-Gebiet eines MOS-Transistors mit
folgender Schrittfolge:
- 1. ein dem zu bildenden S/D-Gebiet (3) entspechendes Siliziumgebiet wird mit einer Oxidschicht (9) bedeckt,
- 2. ein Dotierstoff wird in das Siliziumgebiet (3) implantiert, so daß ein S/D-Gebiet gebildet wird,
- 3. auf die Oxidschicht (9) wird eine amorphe Siliziumschicht (10) aufgebracht,
- 4. eine Fotomaske (11), die der herzustellenden Anschlußfläche entspricht und einen Teil des S/D-Gebietes (3) freiläßt, wird aufgebracht,
- 5. die amorphe Siliziumschicht (10) wird mit Hilfe der Foto maske (11) selektiv zur Oxidschicht (9) entfernt,
- 6. die im Bereich des S/D-Gebietes freiliegende Oxidschicht (9) und die Fotomaske werden entfernt,
- 7. ein ein Silizid bildendes Metall (12) wird auf das S/D-Gebiet (3) und die amorphe Silizium-Schicht (10) aufgebracht, und
- 8. die Anschlußfläche (13) wird durch Silizieren erzeugt.
2. Verfahren nach Anspruch 1, bei dem die Fotomaske (11) vor
Entfernen der Oxidschicht (9) abgelöst wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19934339919 DE4339919C2 (de) | 1993-11-23 | 1993-11-23 | Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19934339919 DE4339919C2 (de) | 1993-11-23 | 1993-11-23 | Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4339919A1 DE4339919A1 (de) | 1995-05-24 |
DE4339919C2 true DE4339919C2 (de) | 1999-03-04 |
Family
ID=6503245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19934339919 Expired - Fee Related DE4339919C2 (de) | 1993-11-23 | 1993-11-23 | Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4339919C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10219361A1 (de) * | 2002-04-30 | 2003-11-20 | Advanced Micro Devices Inc | Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
EP0463458A1 (de) * | 1990-06-28 | 1992-01-02 | International Business Machines Corporation | Verfahren und Struktur zur Verbindung von verschiedenen Zonen aus Polysilizium für integrierte Schaltkreise |
US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
-
1993
- 1993-11-23 DE DE19934339919 patent/DE4339919C2/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
EP0463458A1 (de) * | 1990-06-28 | 1992-01-02 | International Business Machines Corporation | Verfahren und Struktur zur Verbindung von verschiedenen Zonen aus Polysilizium für integrierte Schaltkreise |
US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
Non-Patent Citations (1)
Title |
---|
BOS, A.A.: Formation of TiSi¶2¶ from Titanium and Amorphous Silicon Layers for Local Inter- connect Technology. In: Thin Solid Films, 197 (1991), pp. 169-78 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10219361A1 (de) * | 2002-04-30 | 2003-11-20 | Advanced Micro Devices Inc | Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements |
DE10219361B4 (de) * | 2002-04-30 | 2008-04-30 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit einer verbesserten lokalen Verbindungsstruktur und ein Verfahren zur Herstellung eines derartigen Elements |
Also Published As
Publication number | Publication date |
---|---|
DE4339919A1 (de) | 1995-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0600063B1 (de) | Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects' | |
DE69029595T2 (de) | Halbleiterbauelemente mit einem Wolframkontakt und sein Herstellungsverfahren | |
DE3851163T2 (de) | Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung. | |
DE3872803T2 (de) | Selbstjustierende metallisierung einer halbleiteranordnung und verfahren zur selektiven wolframabscheidung. | |
DE69429951T2 (de) | Herstellungsverfahren für Halbleiteranordnung unter Verwendung der selektiven CVD-Methode | |
DE69226987T2 (de) | Lokalverbindungen für integrierte Schaltungen | |
DE2832388A1 (de) | Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt | |
DE10021871A1 (de) | Verfahren zum Herstellen einer Barriereschicht in einem elektronischen Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements mit einer Barriereschicht | |
DE10031626A1 (de) | Mit hochleitendem Material gefüllte Graben-Struktur | |
DE2319883A1 (de) | Verfahren zur herstellung einer halbleiteranordnung mit einem leitermuster und durch dieses verfahren hergestellte anordnung | |
DE4423558B4 (de) | Halbleiterbauelement mit einer leitfähigen Schicht, MOS-Feldeffekttransistor mit einer leitfähigen Schicht und Verfahren zu deren Herstellung | |
DE69220399T2 (de) | Verfahren zur Herstellung von einer Verbindung über einer Halbleitervorrichtung | |
DE3887447T2 (de) | Flüssigkristall-Anzeigevorrichtung. | |
DE19824207A1 (de) | Halbleitersubstrat und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE3604368A1 (de) | Verfahren zur herstellung eines duennfilm-transistors | |
DE69622339T2 (de) | Verfahren zum herstellen einer einrichtung, bei der ein substrat mit halbleiterelement und leiterbahnen auf ein trägersubstrat mit metallisierung aufgeklebt wird | |
DE102005063089A1 (de) | Verfahren zum Reduzieren der Kontaminierung durch Vorsehen einer Ätzstoppschicht am Substratrand | |
DE68928748T2 (de) | Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem in einer Schutzschicht integrierten Verbindungsleiter | |
DE3027954A1 (de) | Integrierte mos-schaltung mit mindestens einer zusaetzlichen leiterbahnebene sowie ein verfahren zur herstellung derselben | |
DE19943175A1 (de) | Ätzverfahren und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung des Ätzverfahrens | |
DE2923969C2 (de) | Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen | |
DE102005008191B4 (de) | Verfahren zur Herstellung von VDMOS-Transistoren | |
DE4212494C2 (de) | Verfahren zur Herstellung einer Halbleitereinrichtung mit einer sich nach oben in der Breite verringernden Seitenwandisolierschicht und Halbleitereinrichtung | |
DE19853432A1 (de) | Halbleiteranordnung und Verfahren zum Herstellen derselben | |
DE3888511T2 (de) | Verfahren zum Herstellen von elektrischen Kontakten in integrierten Schaltungen. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |