DE4339919C2 - Manufacturing process for a pad made of silicide for a silicon area - Google Patents
Manufacturing process for a pad made of silicide for a silicon areaInfo
- Publication number
- DE4339919C2 DE4339919C2 DE19934339919 DE4339919A DE4339919C2 DE 4339919 C2 DE4339919 C2 DE 4339919C2 DE 19934339919 DE19934339919 DE 19934339919 DE 4339919 A DE4339919 A DE 4339919A DE 4339919 C2 DE4339919 C2 DE 4339919C2
- Authority
- DE
- Germany
- Prior art keywords
- region
- silicide
- layer
- silicon
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 18
- 229910052710 silicon Inorganic materials 0.000 title claims description 18
- 239000010703 silicon Substances 0.000 title claims description 18
- 229910021332 silicide Inorganic materials 0.000 title claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 2
- 238000005475 siliconizing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 24
- 239000010936 titanium Substances 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000003973 paint Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die Erfindung betrifft ein Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet.The invention relates to a manufacturing method for a Silicide existing pad for a silicon area.
Bei der Herstellung von integrierten Schaltungen stellt sich oft die Aufgabe, einen elektrischen Kontakt zu einem Siliziumgebiet zu erzeugen. Dabei kann es vorteilhaft oder aus Platzgründen notwendig sein, den Anschluß über eine als "Strap" bezeichnete Anschlußfläche herzustellen. Unter Strap versteht man eine gezielte Verlängerung der elek trisch aktiven Bereiche über isolierende Gebiete hinaus.In the manufacture of integrated circuits often the task of making electrical contact with one To produce silicon area. It can be advantageous or may be necessary for reasons of space, the connection via a to produce a "strap" called pad. Under Strap means a targeted extension of the elek active areas beyond isolating areas.
Eine Anwendung sind lokale Verbindungen, sogenannte "local interconnects" zwischen elektrisch aktiven Gebieten, d. h. die Anschlußfläche verbindet direkt beispielsweise ein Dif fusionsgebiet im Halbleitersubstrat und eine Leitbahn aus Polysilizium.One application is local connections, so-called "local interconnects "between electrically active areas, i.e. the pad connects directly, for example, a dif fusion area in the semiconductor substrate and an interconnect Polysilicon.
Eine weitere Anwendung besteht darin, das Siliziumgebiet über ein Kontaktloch, das auf der Anschlußfläche endet, an eine andere, weiter oben liegende leitende Struktur anzu schließen. So kann beispielsweise in einem DRAM-Speicher der Anschluß eines S/D-Gebietes des MOS-Transistors an die überliegende Bitleitung über eine solche Anschlußfläche er folgen, indem die Anschlußfläche auf ein benachbartes Iso lationsgebiet herausgeführt wird und das Bitleitungskon taktloch auf dieser Anschlußfläche endet. Der Platzbedarf einer Speicherzelle kann dadurch verringert werden. Another application is the silicon area via a contact hole that ends on the pad another conductive structure higher up conclude. For example, in a DRAM memory the connection of an S / D region of the MOS transistor to the overlying bit line over such a pad he follow by connecting the pad to an adjacent iso lationsgebiet is brought out and the Bitleitkonkon clock hole ends on this pad. The space requirement a memory cell can thereby be reduced.
In vielen Fällen besteht die Anschlußfläche aus einem Si lizid. Ein Herstellverfahren für eine derartige Anschluß fläche ist in dem Artikel von A. Bos et al in Thin Solid Films, 197(1991) 169 bis 178 beschrieben. Dabei wird nach Herstellung des Transistors auf die freigeätzte Substrat- bzw. Polysilizium-Oberfläche eine Doppelschicht aus Titan und amorphem Silizium (a-Si) in situ gesputtert. Die a-Si- Schicht ist dabei notwendig, um auch auf Siliziumoxidge bieten ein Silizid erzeugen zu können. Nach Aufbringen einer Fotomaske entsprechend der herzustellenden Anschluß fläche wird das aSi anisotrop und selektiv zum Titan ge ätzt. Die so erzeugten a-Si Inseln ermöglichen bei der nach folgenden Silizierung eine von oben nach unten fortschrei tende Silizidbildung auf Siliziumoxidgebieten.In many cases, the pad consists of an Si licid. A manufacturing process for such a connection surface is in the article by A. Bos et al in Thin Solid Films, 197 (1991) 169-178. Thereby will Fabrication of the transistor on the etched substrate or polysilicon surface, a double layer made of titanium and sputtered amorphous silicon (a-Si) in situ. The a-si Layer is necessary to also on silicon oxide offer to be able to produce a silicide. After application a photo mask corresponding to the connection to be made surface, the aSi becomes anisotropic and selective to titanium etches. The a-Si islands created in this way enable the after following silicification one screams from top to bottom Silicide formation in silicon oxide fields.
Dieser Prozeß ist mit folgenden Nachteilen verbunden:This process has the following disadvantages:
- - Es muß eine spezielle Anlage zum Insitu-Sputtern vorhan den sein.- There must be a special system for in-situ sputtering be that.
- - Eine restefreie a-Si-Strukturierung erfordert eine lange Überätzzeit, so daß das Titan stark gedünnt und kontami niert wird.- Residue-free a-Si structuring takes a long time Overetching time, so that the titanium is very thinned and contaminated is renated.
- - Das Ablösen der Fotomaske ist wegen der freiliegenden Titan-Oberfläche sehr schwierig. Wird ein schonendes Lackstripverfahren eingesetzt, besteht die Gefahr von Lack- und Polymerresten.- The detachment of the photo mask is due to the exposed Titanium surface very difficult. Will be a gentle one Paint stripping is used, there is a risk of Paint and polymer residues.
- - Die Flanke der Anschlußfläche weist, bedingt durch den Prozeßablauf, eine merkliche Rauhigkeit auf, wodurch nachfolgende Verfahrensschritte ungünstig beeinflußt werden.- Due to the Process flow, a noticeable roughness on what subsequent process steps adversely affected become.
- - Bei ungünstiger Ti/a-Si-Dickenkonstellation und Si/SiO2- Flächenverhältnissen ist die Gefahr eines sogenannten "Si-Suckouts" gegeben: Steht bei der Silizierung der Strap-Bereiche auf Oxidflächen nicht genügend Silizium aus der strukturierten Siliziumschicht zur Verfügung, kann bei ungünstiger Flächenkonstellation das zum Silizie ren benötigte Si aus dem kontaktierten Substratgebiet "ausgesaugt" werden. Es besteht die Gefahr von Diodenleck strömen.- In the case of an unfavorable Ti / a-Si thickness constellation and Si / SiO 2 area ratios, there is a risk of a so-called "Si suckout": if siliconization of the strap areas on oxide surfaces is insufficient silicon from the structured silicon layer, can in the case of an unfavorable surface constellation, the Si required for siliconization is “sucked out” from the contacted substrate region. There is a risk of diode leakage.
Zusammenfassend ist festzustellen, daß das bekannte Verfahren einige Prozeßrisiken beinhaltet, deren Beherrschung unter Fertigungsbedingungen nicht gewährleistet ist.In summary it can be said that the known method involves some litigation risks, their control under Manufacturing conditions is not guaranteed.
Weitere Herstellverfahren für eine Silizidanschlußfläche sind in EP 0 463 458 A1 oder US 5 124 280 beschrieben. Dabei wer den auf ein freiliegendes dotiertes Gebiet in der Reihenfolge eine Oxidschicht, eine Polysiliziumschicht und ein silizid bildendes Metall aufgebracht. Ferner sind in US 5 173 450 und US 4 822 749 Verfahren beschrieben, bei denen auf ein dotier tes Gebiet in der Reihenfolge eine Titan- oder Wolfram schicht, eine amorphe Siliziumschicht und eine Titan- oder Wolframschicht aufgebracht werden.Other manufacturing processes for a silicide pad are in EP 0 463 458 A1 or US 5 124 280. Here who to an exposed doped area in the order an oxide layer, a polysilicon layer and a silicide forming metal applied. Furthermore, in US 5 173 450 and US 4,822,749 describes methods in which a doped area in the order of a titanium or tungsten layer, an amorphous silicon layer and a titanium or Tungsten layer can be applied.
Der Erfindung liegt daher die Aufgabe zugrunde, ein verbes sertes Verfahren zur Herstellung einer aus Silizid bestehen den Anschlußfläche anzugeben.The invention is therefore based on the object, a verbes sertes process for the production of a silicide specify the pad.
Diese Aufgabe wird durch Verfahren mit den Merkmalen des Pa tentanspruchs 1 gelöst.This task is accomplished by methods with the characteristics of Pa claim 1 solved.
Bei der Erfindung wird bzw. ist das zu kontaktierende S/D-Ge biet eines MOS-Transistors zunächst mit einer Oxidschicht be deckt, die als Ätzstopschicht wirkt und zur Bildung des S/D- Gebietes wird eine Dotierstoff implantiert. Es wird eine amorphe Siliziumschicht aufgebracht und entsprechend der zu bildenden Anschlußfläche selektiv zur Oxidschicht struktu riert, wobei die amorphe Siliziumschicht über einem Teil des Siliziumgebietes entfernt wird. Danach wird die freigelegte aus Oxid bestehende Ätzstopschicht entfernt und ein Silizid bildendes Metall aufgebracht. In einem Silizierschritt wird auf allen freiliegenden Siliziumoberflächen ein Silizid ge bildet, wobei das auf der Strukturierten amorphen Silizium schicht gebildete Silizid die Anschlußfläche darstellt. Als Ätzstopschicht dient insbesondere das Streuoxid, das vor der Implantation der S/D-Gebiete erzeugt wurde. Amorphes Silizium kann mit guter Selektivität zum Streuoxid geätzt werden.In the invention, the S / D-Ge to be contacted is offers a MOS transistor first with an oxide layer be covers, which acts as an etch stop layer and to form the S / D A dopant is implanted in the area. It will be one amorphous silicon layer applied and according to the forming pad selectively to the oxide layer struktu riert, wherein the amorphous silicon layer over part of the Silicon area is removed. After that, the exposed Removed oxide etch stop layer and a silicide forming metal applied. In a siliconizing step a silicide on all exposed silicon surfaces forms, which on the structured amorphous silicon Layer formed silicide represents the pad. As The etch stop layer serves in particular the scatter oxide which is in front of the Implantation of the S / D areas was generated. Amorphous silicon can be etched with good selectivity to the scatter oxide.
Die Silizid bildende Metallschicht kann beispielsweise eine Titan-, Kobalt-, Wolfram- oder Molybdänschicht sein.The silicide-forming metal layer can be, for example Titanium, cobalt, tungsten or molybdenum layer.
Die oben erläuterten Probleme des konventionellen Prozesses treten nicht auf. Die Integration in einen MOS-Prozeß ist sehr einfach.The problems of the conventional process explained above do not occur. The integration into a MOS process is very easy.
Die Erfindung wird im folgenden anhand eines Ausführungsbei spiels näher erläutert. Die Fig. 1 bis 3 zeigen einen Querschnitt durch ein Halbleitersubstrat im Bereich eines MOS-Transistors, an dem die Verfahrensschritte des Ausfüh rungsbeispiels verdeutlicht werden.The invention is explained below with reference to a game Ausführungsbei. Figs. 1 to 3 show a cross section through a semiconductor substrate in the region of a MOS transistor to which the steps of exporting to be approximately example illustrates.
Fig. 1: in bzw. auf einem Silizium-Halbleitersubstrat 1 be findet sich ein MOS-Transistor mit S/D-Gebieten 3, 4 und ei nem Gate 5. Das erste S/D-Gebiet 3 stellt das zu kontaktie rende Siliziumgebeit dar. Ein Isolationsgebeit 2, beispiels weise ein Fehldoxid, ist benachbart zum Siliziumgebiet 3 an geordnet. Auf dem Feldoxid 2 befindet sich eine Polysilizium bahn 6, mit der das Siliziumgebiet 3 verbunden werden soll. Die Polysiliziumbahn 6 und das Gate 5 sind mit seitlichen Isolationen (Spacer) 7, 8 versehen und werden vorzugsweise gleichzeitig hergestellt. Die S/D-Gebiete 3, 4, das Gate 5 und die Polysiliziumbahn 6 sind mit einer etwa 15 nm dicken Siliziumoxidschicht 9, dem sogenannten Streuoxid, bedeckt, das die Gleichmäßigkeit der vorangegangenen S/D-Implantation erhöht. Dieses Streuoxid wird nicht entfernt, sondern dient als Ätzstopschicht 9. Es wird eine Siliziumschicht 10 aufge bracht, vorzugsweise wird das Silizium amorph in einem Ofen reaktor in einer Dicke von etwa 50 bis 100 nm abgeschieden. Dann wird eine Fotomaske 11 erzeugt, die die spätere Anschlußfläche bedeckt und einen Teil des S/D-Gebietes 3 freiläßt. Die genaue Justierung ist unkri tisch, es muß lediglich sichergestellt sein, daß eine Kante der Lackstruktur, also der Rand der späteren Anschlußfläche, innerhalb des S/D-Gebietes 3 liegt und die andere Kante oberhalb der Polysiliziumbahn 6. Fig. 1: in or on a silicon semiconductor substrate 1 be a MOS transistor associated with S / D regions 3, 4 and ei nem Gate 5. The first S / D region 3 represents the silicon region to be contacted. An insulation region 2 , for example a false oxide, is arranged adjacent to the silicon region 3 . On the field oxide 2 there is a polysilicon track 6 with which the silicon region 3 is to be connected. The polysilicon track 6 and the gate 5 are provided with lateral insulation (spacers) 7 , 8 and are preferably produced simultaneously. The S / D regions 3 , 4 , the gate 5 and the polysilicon path 6 are covered with an approximately 15 nm thick silicon oxide layer 9 , the so-called scattering oxide, which increases the uniformity of the previous S / D implantation. This scatter oxide is not removed, but serves as an etch stop layer 9 . A silicon layer 10 is applied, preferably the silicon is deposited amorphously in a furnace reactor in a thickness of approximately 50 to 100 nm. A photomask 11 is then produced, which covers the subsequent connection area and leaves part of the S / D region 3 free. The exact adjustment is uncritical, it only has to be ensured that one edge of the lacquer structure, i.e. the edge of the subsequent connection surface, lies within the S / D region 3 and the other edge above the polysilicon web 6 .
Fig. 2: Die amorphe Siliziumschicht 10 wird unter Verwen dung der Fotomaske 11 selektiv zum unterliegenden Sili ziumoxid 9 geätzt, beispielsweise mit einem anisotropen Plasma-Ätzprozeß. Das Streuoxid 9 wirkt als Ätzstopschicht und als Schutzschicht für das Substrat und wird anschlie ßend beispielsweise mit HF entfernt. Die Fotomaske 11 wird vor oder nach der Streuoxidentfernung abgelöst. Um ersten Fall werden bei der Lackentfernung die Silizium-Gebiete durch das Streuoxid besonders gut geschützt. Dann wird Titan 12 als Silizidbildendes Metall beispielsweise in einem Sputterprozeß mit einer Schichtdicke von etwa 50 nm ganzflächig aufgebracht. Fig. 2: The amorphous silicon layer 10 is selectively etched using the photo mask 11 to the underlying silicon oxide 9 , for example with an anisotropic plasma etching process. The scatter oxide 9 acts as an etch stop layer and as a protective layer for the substrate and is subsequently removed, for example with HF. The photo mask 11 is removed before or after the stray oxide removal. In the first case, the silicon areas are particularly well protected by the scatter oxide during the paint removal. Then titanium 12 is applied over the entire surface as a silicide-forming metal, for example in a sputtering process with a layer thickness of approximately 50 nm.
Fig. 3: Es wird ein Silizierschritt in bekannter Weise durchgeführt, beispielsweise ein "Rapid-Thermal-Anneal- Prozeß" von 20 sec bei 700°C. Dabei wird das Ti in den S/D- und Polysiliziumbereichen sowie in den Anschlußflächen von unten aufsiliziert. Im Übergangsbereich Anschlußfläche/Sub strat bzw. Anschlußfläche/Polysilizium bildet sich eine TiSi-Brücke, die beide Gebiete leitend verbindet. Auf diese Weise ist der Kontakt zwischen dem Siliziumgebiet und der Polysiliziumbahn 6 über die Anschlußfläche 13 sicherge stellt. Das nicht-silizierte Titan wird anschließend mit bekanntem Verfahren entfernt, z. B. mit H2O2 + NH4OH. Fig. 3: It is carried out in known manner, a Silizierschritt, for example a "rapid thermal process Anneal-" of 20 sec at 700 ° C. The Ti is siliconized in the S / D and polysilicon areas as well as in the connection areas from below. In the transition area connecting surface / substrate or connecting surface / polysilicon, a TiSi bridge is formed, which connects the two areas in a conductive manner. In this way, the contact between the silicon region and the polysilicon path 6 is made via the connection surface 13 . The non-siliconized titanium is then removed using a known method, e.g. B. with H 2 O 2 + NH 4 OH.
Claims (2)
- 1. ein dem zu bildenden S/D-Gebiet (3) entspechendes Siliziumgebiet wird mit einer Oxidschicht (9) bedeckt,
- 2. ein Dotierstoff wird in das Siliziumgebiet (3) implantiert, so daß ein S/D-Gebiet gebildet wird,
- 3. auf die Oxidschicht (9) wird eine amorphe Siliziumschicht (10) aufgebracht,
- 4. eine Fotomaske (11), die der herzustellenden Anschlußfläche entspricht und einen Teil des S/D-Gebietes (3) freiläßt, wird aufgebracht,
- 5. die amorphe Siliziumschicht (10) wird mit Hilfe der Foto maske (11) selektiv zur Oxidschicht (9) entfernt,
- 6. die im Bereich des S/D-Gebietes freiliegende Oxidschicht (9) und die Fotomaske werden entfernt,
- 7. ein ein Silizid bildendes Metall (12) wird auf das S/D-Gebiet (3) und die amorphe Silizium-Schicht (10) aufgebracht, und
- 8. die Anschlußfläche (13) wird durch Silizieren erzeugt.
- 1. a silicon region corresponding to the S / D region ( 3 ) to be formed is covered with an oxide layer ( 9 ),
- 2. a dopant is implanted in the silicon region ( 3 ) so that an S / D region is formed,
- 3. an amorphous silicon layer ( 10 ) is applied to the oxide layer ( 9 ),
- 4. a photomask ( 11 ), which corresponds to the connection area to be produced and leaves part of the S / D region ( 3 ) exposed, is applied,
- 5. the amorphous silicon layer ( 10 ) is selectively removed from the oxide layer ( 9 ) with the aid of the photo mask ( 11 ),
- 6. the oxide layer ( 9 ) which is exposed in the area of the S / D region and the photomask are removed,
- 7. a silicide-forming metal ( 12 ) is applied to the S / D region ( 3 ) and the amorphous silicon layer ( 10 ), and
- 8. the pad ( 13 ) is generated by siliconizing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19934339919 DE4339919C2 (en) | 1993-11-23 | 1993-11-23 | Manufacturing process for a pad made of silicide for a silicon area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19934339919 DE4339919C2 (en) | 1993-11-23 | 1993-11-23 | Manufacturing process for a pad made of silicide for a silicon area |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4339919A1 DE4339919A1 (en) | 1995-05-24 |
| DE4339919C2 true DE4339919C2 (en) | 1999-03-04 |
Family
ID=6503245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19934339919 Expired - Fee Related DE4339919C2 (en) | 1993-11-23 | 1993-11-23 | Manufacturing process for a pad made of silicide for a silicon area |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE4339919C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10219361A1 (en) * | 2002-04-30 | 2003-11-20 | Advanced Micro Devices Inc | A semiconductor element with an improved local interconnect structure and a method of manufacturing such an element |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| EP0463458A1 (en) * | 1990-06-28 | 1992-01-02 | International Business Machines Corporation | Method and structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
-
1993
- 1993-11-23 DE DE19934339919 patent/DE4339919C2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| EP0463458A1 (en) * | 1990-06-28 | 1992-01-02 | International Business Machines Corporation | Method and structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
Non-Patent Citations (1)
| Title |
|---|
| BOS, A.A.: Formation of TiSi¶2¶ from Titanium and Amorphous Silicon Layers for Local Inter- connect Technology. In: Thin Solid Films, 197 (1991), pp. 169-78 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10219361A1 (en) * | 2002-04-30 | 2003-11-20 | Advanced Micro Devices Inc | A semiconductor element with an improved local interconnect structure and a method of manufacturing such an element |
| DE10219361B4 (en) * | 2002-04-30 | 2008-04-30 | Advanced Micro Devices, Inc., Sunnyvale | A semiconductor device having an improved local interconnect structure and a method of making such an element |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4339919A1 (en) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0600063B1 (en) | Method of manufacturing cmos semiconductor components with local interconnects | |
| DE10031626B4 (en) | Trench structure filled with highly conductive material and method of manufacture | |
| DE2832388A1 (en) | METHOD FOR PRODUCING AN INTEGRATED MULTI-LAYER INSULATOR STORAGE CELL IN SILICON GATE TECHNOLOGY WITH SELF-ADJUSTING, OVERLAPPING POLYSILICON CONTACT | |
| DE10021871A1 (en) | Method for producing a barrier layer in an electronic component and method for producing an electronic component with a barrier layer | |
| DE2319883A1 (en) | METHOD OF MANUFACTURING A SEMI-CONDUCTOR ARRANGEMENT WITH A CONDUCTOR PATTERN, AND ARRANGEMENT PRODUCED BY THIS METHOD | |
| DE3841588A1 (en) | DYNAMIC VERTICAL SEMICONDUCTOR STORAGE WITH OPTIONAL ACCESS AND METHOD FOR THE PRODUCTION THEREOF | |
| DE4423558B4 (en) | Semiconductor component with a conductive layer, MOS field effect transistor with a conductive layer and method for their production | |
| DE102006040585B4 (en) | A method of filling a trench in a semiconductor product | |
| DE3933965C2 (en) | ||
| DE3604368A1 (en) | METHOD FOR PRODUCING A THIN FILM TRANSISTOR | |
| DE4210821C2 (en) | Connection establishment of a semiconductor device and method for producing the same | |
| DE102004003538B3 (en) | Integrated semiconductor circuit with logic and power metallization without intermetallic dielectric and method for its production | |
| DE102005063089A1 (en) | A method of reducing contamination by providing an etch stop layer on the substrate edge | |
| DE3027954A1 (en) | MOS integrated circuit with supplementary wiring plane - of silicide of high melting metal completely independent of metal wiring plane | |
| DE19943175A1 (en) | Etching process, especially for forming a tungsten wiring structure or barrier metal for a thin film resistor, comprises oxidizing and then removing a tungsten thin film region with an alkaline solution | |
| DE102005008191B4 (en) | Method of making VDMOS transistors | |
| DE4212494C2 (en) | Method for manufacturing a semiconductor device with a sidewall insulating layer that decreases upwards in width, and semiconductor device | |
| DE19853432A1 (en) | Semiconductor device and method of manufacturing the same | |
| DE4339919C2 (en) | Manufacturing process for a pad made of silicide for a silicon area | |
| EP0567815A2 (en) | Method of making a contact hole to a doped region | |
| DE2516393A1 (en) | PROCESS FOR MANUFACTURING METAL OXYDE SEMICONDUCTOR CIRCUITS | |
| EP1421619B1 (en) | Connecting the emitter contacts of a semiconductor device | |
| DE2703618A1 (en) | METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR CIRCUIT | |
| DE69923613T2 (en) | Thin film transistor manufacturing method | |
| EP1079435A1 (en) | Process for manufacturing integrated sensors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |