DE4212494C2 - Verfahren zur Herstellung einer Halbleitereinrichtung mit einer sich nach oben in der Breite verringernden Seitenwandisolierschicht und Halbleitereinrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitereinrichtung mit einer sich nach oben in der Breite verringernden Seitenwandisolierschicht und Halbleitereinrichtung

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung mit einer sich nach oben in der Breite verringernden Seitenwandisolierschicht und auf eine Halbleitereinrichtung.
Seitenwandisolierschichten, die zum Zwecke der Isolation einer Seitenwand einer Gateelektrode - etwa in einem MOS-Transistor - gebildet werden, sind bekannt. Derartige Seitenwandisolierschichten werden durch anisotropes Ätzen mittels Plasmaätzens bei Atmosphärendruck gebildet.
Die Fig. 17 bis 27 sind Querschnittsdarstellungen, die ein bekanntes Verfahren zur Herstellung einer Halbleitereinrichtung (eines MOS-Transistors) mit einer Seitenwandisolierschicht verdeutlichen. Das Herstellungsverfahren der Halbleitereinrichtung wird im folgenden in Verbindung mit den Fig. 17 bis 27 beschrieben.
Wie in Fig. 17 gezeigt, wird auf einem Halbleitersubstrat 11 eine Gateisolierschicht 12 gebildet.
Nachdem mittels chemischer Gasphasenabscheidung eine polykristalline Siliziumschicht 13 gebildet wurde, wird eine Isolierschicht 14 aus einer Siliziumoxidschicht gebildet. Eine Photolackschicht 15 wird in einem vorbestimmten Gebiet auf der Isolierschicht 14 ausgebildet.
Wie in Fig. 18 gezeigt, werden die Isolierschicht 14 und die polykristalline Siliziumschicht 13 unter Nutzung der Photolackschicht 15 als Maske anisotrop geätzt. Das anisotrope Ätzen ist dadurch gekennzeichnet, daß die laterale Komponente im Fortschreiten des Ätzens hinreichend kleiner als die vertikale Komponente ist. Zu den anisotropen Ätzverfahren zählt das herkömmliche Plasmaätzen. Das Plasmaätzen macht Gebrauch von den chemischen Reaktionen an der Grenzfläche zwischen Gasen beziehungsweise Dämpfen und festen Phasen, um einen nicht benötigten bzw. unerwünschten Teil einer dünnen Schicht oder eines Substrates zu entfernen. Von den bekannten Plasma­ ätzverfahren verwenden einige ein CHF3/O2-Gasplasma und andere ein HBr/Cl2-Gasplasma.
Wie in Fig. 19 gezeigt werden Verunreinigungs- bzw. Dotie­ rungsionen unter Verwendung der strukturierten polykristallinen Siliziumschicht 13 und Isolierschicht 14 als Masken in das Halbleitersubstrat 11 implantiert, wodurch ein Dotierungsgebiet 19 niedriger Konzentration gebildet wird.
Dann wird, wie in Fig. 20 gezeigt, eine Isolierschicht 16 aus einer Siliziumoxidschicht auf der gesamten Oberfläche ausge­ bildet.
Wie in Fig. 21 gezeigt, wird die Isolierschicht 16 anisotrop geätzt, um eine Seitenwandisolierschicht 16a zu bilden. Dotie­ rungsionen werden in das Halbleitersubstrat 11 unter Nutzung der Seitenwandisolierschicht 16a und der Isolierschicht 14 als Masken implantiert. Auf diese Weise wird ein Dotierungsgebiet 20 hoher Konzentration gebildet. Auf diese Weise werden die Dotierungsgebiete (19, 20) mit LDD (schwach dotierte Drain)- Struktur gebildet. Die polykristalline Siliziumschicht 13 entspricht einer Gateelektrode in einem MOS-Transistor. Mit anderen Worten, aus der polykristallinen Siliziumschicht 13 (der Gateelektrode) und dem Paar von Dotierungsgebieten (19, 20) ist ein MOS-Transistor gebildet.
Wie in Fig. 22 gezeigt, wird eine das Dotierungsgebiet 20 hoher Konzentration, die Seitenwandisolierschicht 16a und die Isolierschicht 14 bedeckende polykristalline Siliziumschicht 17 gebildet. Auf einem vorbestimmten Gebiet auf der Polysili­ ziumschicht 17 wird eine Photolackschicht 18 ausgebildet. Jetzt wird, wie in Fig. 23 weiter gezeigt, die Polysiliziumschicht 17 mittels Plasmaätzens unter Verwendung der Photolackschicht 18 als Maske anisotrop geätzt. Das auf die Polysiliziumschicht 17 angewendete Plasmaätzen stellt eine Gleichgewichtsreaktion zwischen Ätzen (Entfernen der Schutzschicht) und Abscheidung (Bildung der Schutzschicht) dar. Mit anderen Worten wird während des Plasmaätzens auf der Oberfläche der Polysilizium­ schicht 17 eine Schutzschicht ausgebildet. Die Schutzschicht wird durch in etwa senkrechte Richtung relativ zum Halbleiter­ substrat 11 injizierte Ionen entfernt. Die Gleichgewichts- bzw. Konkurrenzreaktion zwischen der Schutzschichtbildung und -entfernung bewirkt, daß die polykristalline Siliziumschicht 17 anisotrop geätzt wird (Plasmaätzen).
Nachfolgend werden die Prinzipien der Bildung einer während der Zeit des Plasmaätzens gebildeten Seitenwandschutzschicht 201a beschrieben. Die Fig. 28 und 29 sind Querschnittsdar­ stellungen zur Verdeutlichung der Grundlagen der Bildung der Seitenwandschutzschicht 201a mittels Plasmaätzens. Eine Seiten­ wandschutzschicht 201a1, wie sie in Fig. 28 gezeigt ist, rührt aus dem Photolack 18 her, und eine Seitenwandschutzschicht 201a2, wie sie in Fig. 29 gezeigt ist, rührt aus dem Ätzgas her.
Wie Fig. 28 zeigt, ist die Seitenwandschutzschicht 201a1 aus einer Kohlenstoff enthaltenden Polymerschicht gebildet. Mit an­ deren Worten wird im Prozeß des Plasmaätzens, davon abgesehen, daß die polykristalline Siliziumschicht 17 geätzt wird, durch die Injektion von im Plasma gebildeten Ionen der Photolack 18 zersetzt. Die Zersetzung des Photolacks 18 bewirkt eine Abscheidung des Reaktionsproduktes, des kohlenstoffhaltigen Polymers, auf den Oberflächen des Photolacks 18 und der polykristallinen Siliziumschicht 17. Unter den abgeschiedenen Reaktionsprodukten wird ein Teil des auf der Oberfläche 17a der polykristallinen Siliziumschicht 17 und der Oberfläche 18a des Resists 18 ausgebildeten Reaktionsprodukts durch die Injektion von Ionen entfernt. Der in der Richtung parallel zur Richtung der Ioneninjektion gebildete Seitenwandschutzfilm 201a1, der auf der Seitenwand 18b des Photolacks 18 und der Seitenwand 17b der polykristallinen Siliziumschicht 17 gebildet wird, unterliegt jedoch im Vergleich zur Oberfläche 17a der polykristallinen Siliziumschicht 17 weniger dem Einfluß der auftreffenden Ionen. Die Seitenwandschutzschicht 201a1 verbleibt daher auf der Seitenwand 18b des Photolacks 18 und der Seitenwand 17b der polykristallinen Siliziumschicht 17.
Wie Fig. 29 zeigt, rührt die Seitenwandschutzschicht 201a2 aus dem Ätzgas her. Mit anderen Worten wird eine Oxidschicht auf der Oberfläche 17a und der Seitenwand 17b der polykristallinen Siliziumschicht 17 gebildet, wenn O2 der polykristallinen Sili­ ziumschicht 17 zusammen mit Cl2, das als Ätzgas wirkt, hinzugefügt wird. Auf der Oberfläche 18a und der Seitenwandung 18b des Photolacks 18 wird eine (nicht gezeigte) Oxidschicht gebildet. Die Oxidschicht bildet den Seitenwandschutzfilm 201a2. Die (nicht gezeigten) Schutzschichten auf der Oberfläche 17a der polykristallinen Siliziumschicht 17 und der Oberfläche 18a des Photolacks 18 werden durch Ionen auf ähnliche Weise, wie es in Fig. 28 gezeigt ist, entfernt.
Damit werden in dem Teil parallel zur Richtung der einfallenden Ionen während des Plasmaätzens Seitenwandschutzfilme 201a1 und 201a2 gebildet.
Wie wieder Fig. 23 zeigt, ist auf den Seitenwänden der poly­ kristallinen Siliziumschicht 17 und des Photolacks 18 ein Seitenwandschutzfilm 201a gebildet. Auf dem verbleibenden Oberflächengebiet der polykristallinen Siliziumschicht 17 sind Oberflächenschutzschichten 201d, 201e und eine Seitenwand­ schutzschicht 201b gebildet. Eine Seitenwandschutzschicht 201c ist auf der anderen Seitenwand (dem vertikalen Teil) des Photolacks 18 gebildet.
Wenn in diesem Zustand das Plasmaätzen voranschreitet, werden die auf den Gebieten parallel zum Halbleitersubstrat 11 ausgebildeten Oberflächenschutzschichten 201d und 201e durch die Injektion von Ionen 30 entfernt. Wenn das Ätzen weiter fortschreitet, wird der in Fig. 24 gezeigte Zustand und schließlich der in Fig. 25 gezeigte Zustand erreicht. Wie Fig. 25 zeigt, verbleibt noch ein Teil des Seitenwand­ schutzfilms 201a auf den Seitenwänden der polykristallinen Silliziumschicht und des Photolacks 18. Außerdem verbleibt ein Teil des Seitenwandschutzfilms 201a noch auf der anderen Seitenwand (dem vertikalen Abschnitt) des Photolacks 18. Ein zaunartig angeordneter Rest 202, mit dem die polykristalline Siliziumschicht 17 nicht verbunden ist, verbleibt auf dem Dotierungsgebiet 20 hoher Konzentration. Fig. 30 ist eine vergrößerte Darstellung, die einen Teil des zaunförmigen Restes nach Fig. 25 zeigt. Wie Fig. 30 zeigt, ist der zaunförmige Rest 202 aus der polykristallinen Schicht 17a und einer die polykristalline Siliziumschicht 17a bedeckenden Schutzschicht 201b gebildet.
Nach dem in Fig. 25 gezeigten Schritt, wird, wie in Fig. 26 gezeigt, der Photolack 18 (siehe Fig. 25) entfernt.
Eine Isolierschicht 61 wird so gebildet, daß sie die poly­ kristalline Siliziumschicht 17 bedeckt, wie in Fig. 27 gezeigt. Eine polykristalline Schicht 62 wird in Verbindung mit dem Dotierungsgebiet 20 hoher Konzentration gebildet. Die polykristalline Siliziumschicht 62 bildet eine Elektroden­ verbindungsschicht eines MOS-Transistors als polykristalline Siliziumschicht 17. Auf diese Weise werden herkömmliche MOS- Transistoren gebildet.
Auf herkömmliche Weise - wie oben beschrieben - werden auf Dotierungsgebieten 20 hoher Konzentration, wenn bezüglich der polykristallinen Siliziumschicht 17, die einer Elektroden­ verbindungsschicht entspricht, ein anisotropes Ätzen mittels Plasmaätzens angewendet wird, ein zaunförmiger Überrest 202 (siehe Fig. 26) gebildet. Die Bildung der der Elektroden­ verbindungsschicht entsprechenden polykristallinen Silizium­ schicht 62 in diesem Zustand bewirkt, daß die polykristalline Siliziumschicht 62 an der Oberseite des zaunförmigen Restes 202, wie in Fig. 27 gezeigt, unterbrochen wird. Der zaunförmige Rest 202 stellt auch ein Hindernis für eine weitere Miniaturi­ sierung dar. Mit anderen Worten sollte die polykristalline Siliziumschicht 62 in einem Gebiet ohne Bildung des zaun­ förmigen Restes 202 gebildet werden. Es ist auch erforderlich, eine vorbestimmte Kontaktfläche zwischen der polykristallinen Siliziumschicht 62 und dem Dotierungsgebiet 20 hoher Konzen­ tration zu gewährleisten. Das Oberflächengebiet des Dotie­ rungsgebietes 20 hoher Konzentration, das mit der polykri­ stallinen Siliziumschicht 62 zu verbinden ist, muß groß genug sein, und im Ergebnis dessen kann keine hochdichte Integration erreicht werden.
Aus der JP 1-222448 A2 ist es bekannt, Schichten aufeinanderfolgend isotrop und anisotrop zu ätzen.
Aus der JP 1-239932 A2 ist es bekannt, eine nicht-rechteckige Mehrschicht-Gatestruktur herzustellen. Eine beim Ätzen auf der Seitenwand eines Photolacks und dem abgeschrägten oberen Teil der Gatestruktur vorhandener Seitenwandfilm wird (mit dem Photolack) entfernt.
Aus der JP 63-81926 A2 ist es bekannt, eine beim anisotropen Ätzen zurückbleibende Seitenwand-Schutzschicht in einem weiteren Ätzschritt zu entfernen.
Aus der JP 63-65628 A2 ist es bekannt, einen Schutzschichtrest durch einen zusätzlichen selektiven Ätzschrift zu entfernen.
Aus der EP 0 388 075 A2 ist es bekannt, zwei Seitenwandisolationsschichten übereinander zu bilden, um eine geneigte Seitenwandisolierschnitt herzustellen.
Schließlich ist aus der US 4,577,391 eine Halbleitereinrichtung mit einer auf einem Substrat gebildeten leitenden Schicht und einem Seitenwandisolationsfilm bekannt, dessen Breite sich nach oben verringert.
Es ist Aufgabe der Erfindung, ein Verfahren und eine Halbleitereinrichtung anzugeben, bei denen die Bildung eines zaunförmigen Restes bzw. Überbleibsels, wenn eine auf einer Seitenwandisolierschicht gebildete leitende Schicht unter Anwendung des Plasmaätzens anisotrop geätzt wird, effizient vermieden wird. Damit sollen etwaige Unterbrechungen einer oberen Verbindungsschicht vermieden und eine Voraussetzung für die weitere Miniaturisierung der Bauelemente von Halbleiter­ einrichtungen geschaffen werden.
Die Aufgabe wird durch das Verfahren nach dem Patentanspruch 1 sowie die Halbleitereinrichtung nach dem Patentanspruch 7 gelöst.
Vorteilhafte Weiterbildung sind in den Unteransprüchen beschrieben.
Die leitende Schicht nimmt eine Gestalt an, bei der keine annähernd senkrecht zum Halbleitersubstrat stehende Oberfläche vorhanden ist.
Der Abstand zwischen der ersten und zweiten Seitenwand-Umrißlinie der Isolierschicht nimmt von der Hauptoberfläche des Halbleitersubstrates zur oberen Umrißlinie hin graduell ab, und daher wird kein zaunförmiger Rest erzeugt, wenn ein anisotropes Ätzen (Plasmaätzen) ausgeführt wird, um eine leitende Schicht auf der Isolierschicht auszubilden.
Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigt
Fig. 1 bis 14 Querschnittsdarstellungen zur Erläuterung des Verfahrens zur Herstellung einer Halbleitereinrichtung nach einer Ausfüh­ rungsform,
Fig. 15 und 16 Querschnittsdarstellungen zur Erläuterung des Verfahrens zur Herstellung einer Halbleitereinrichtung nach einer weiteren Ausführungsform,
Fig. 17 bis 27 Querschnittsdarstellungen zur Erläuterung eines herkömmlichen Verfahrens zur Her­ stellung einer Halbleitereinrichtung,
Fig. 28 und 29 Querschnittsdarstellungen, die jeweils das Prinzip der Bildung einer Seitenwand­ schutzschicht mittels Plasmaätzens verdeutlichen, und
Fig. 30 eine vergrößerte Ausschnittsdarstellung, die den in Fig. 27 gezeigten zaunförmigen Rest darstellt.
Unter Bezugnahme auf die Fig. 1 bis 14 wird ein Verfahren zur Herstellung einer Halbleitereinrichtung (eines MOS-Transi­ stors) nach einer Ausführungsform der Erfindung beschrieben.
Wie in Fig. 1 gezeigt, wird auf einem Halbleitersubstrat 1 eine Gateisolierschicht 2 gebildet. Nachdem durch chemische Gasphasenabscheidung eine polykristalline Siliziumschicht 3 gebildet wurde, wird eine aus einer Siliziumoxidschicht gebildete Isolierschicht 4 erzeugt. In einem vorbestimmten Gebiet auf der Isolierschicht 4 wird eine Maskenschicht - im folgenden als Photolack bezeichnet - 5 ausgebildet. Die Dicke der Gateisolierschicht 2 liegt im Bereich von 10 bis 30 nm, die der polykristallinen Siliziumschicht 3 im Bereich von 150 bis 250 nm und die der Isolierschicht 4 im Bereich von 150 bis 250 nm.
Wie in Fig. 2 gezeigt, wird unter Verwendung des Photolacks 5 als Maske ein isotropes Ätzen ausgeführt, bis die Isolierschicht 4 1/5 bis 1/2 ihrer ursprünglichen Dicke hat. Das Ätzen wird durch Eintauchen des Substrates einschließlich der Isolier­ schicht in etwa 2%ige wäßrige Lösung von Fluorwasserstoff ausgeführt.
Wie in Fig. 3 gezeigt, wird der verbleibende Teil der Isolier­ schicht 4 unter Verwendung des Photolacks 5 als Maske anisotrop (durch Plasmaätzen) geätzt. Das anisotrope Ätzen wird unter An­ wendung eines reaktiven Ionenätzens in einem CHF3/O2-Gasplasma ausgeführt.
Dann wird, wie in Fig. 4 gezeigt, der Photolack 5 entfernt.
Wie in Fig. 5 gezeigt, wird die Polysiliziumschicht 3 (durch Plasmaätzen) unter Verwendung der Isolierschicht 4 als Maske anisotrop geätzt. Das anisotrope Ätzen wird als reaktives Ionenätzen in einem HBr/Cl2-Gasplasma ausgeführt. Die Oberseite der Isolierschicht 4 nimmt gegenüber der Oberseite der Isolierschicht 4, wie sie in Fig. 4 gezeigt ist, im Querschnitt eine geradlinige Gestalt an. Dies liegt daran, daß die Kante 4a der Isolierschicht 4, wie sie in Fig. 4 gezeigt ist durch das anisotrope Ätzen entfernt wird.
Wie in Fig. 6 gezeigt, werden unter Verwendung der poly­ kristallinen Siliziumschicht 3 und der Isolierschicht 4 als Masken Störstellenionen in das Halbleitersubstrat implantiert.
Wie Fig. 7 zeigt, wird eine Isolierschicht 6 aus einer Siliziumoxidschicht auf der gesamten Oberfläche gebildet. Die Dicke der Isolierschicht liegt im Bereich von 150 bis 400 nm.
Wie in Fig. 8 gezeigt, wird eine Seitenwandisolierschicht 6a durch anisotropes Ätzen der Isolierschicht 6 (siehe Fig. 7) gebildet. Die Gestalt der Seitenwandisolierschicht im Querschnitt ist in der Richtung senkrecht zum Halbleiter­ substrat 1 anders als im herkömmlichen Falle. Die Breite der Seitenwandisolierschicht 6a ist nämlich noch oben zu verrin­ gert. Die Breite des Teiles der Seitenwandisolierschicht 6a, der in Kontakt mit dem Halbleitersubstrat 1 ist, liegt im Bereich von 150 bis 400 nm. Die minimale Dicke der Seiten­ wandisolierschicht 6a an der oberen Kante der polykristallinen Siliziumschicht 3 liegt zwischen 75 und 125 nm. Das anisotrope Ätzen wird mittels eines reaktiven Ionenätzens im CHF3/O2- Gasplasma ausgeführt. Dotierungsionen werden unter Verwendung der Isolierschicht 4 und der Seitenwandisolierschicht 6a als Masken in das Halbleitersubstrat 1 implantiert. Auf diese Weise wird ein Dotierungsgebiet 10 hoher Konzentration ausgebildet.
Wie in Fig. 9 gezeigt, wird auf der gesamten Oberfläche eine polykristalline Siliziumschicht 7 gebildet. Ein Photolack 8 wird in einem vorbestimmten Gebiet auf der polykristallinen Sili­ ziumschicht 7 ausgebildet. Die die Seitenwandisolierschicht 6a und die Isolierschicht 4 bedeckende polykristalline Silizium­ schicht 7 hat im Querschnitt betrachtet einen geneigten Verlauf wie die Oberfläche der Seiten­ wandisolierschicht 6a und der Isolierschicht 4. Mit anderen Worten weist die polykristalline Siliziumschicht 7 eine sanft geneigte Form auf. In Richtung senkrecht zum Halbleitersubstrat hin gesehen, hat sie einen gleichförmigeren Querschnitt - anders als die in Fig. 22 gezeigte polykristalline Siliziumschicht 17.
Wie in Fig. 10 gezeigt, wird die polykristalline Silizium­ schicht 7 unter Verwendung des Photolacks 8 als Maske anisotrop geätzt. Das anisotrope Ätzen wird mittels eines reaktiven Ionenätzens in einem HBr/Cl2-Gasplasma ausgeführt. Der Abschnitt in vertikaler Richtung relativ zum Halbleitersubstrat 1 wird nur auf der Seitenwand des polykristallinen Siliziums 7 unter der Seitenwand des Photolacks 8 gebildet. Mit anderen Worten wird eine auf der Oberfläche des polykristallinen Siliziums 7 mit Ausnahme des oben bezeichneten Teils gebildete Schutzschicht 101b durch die Ionen 30 entfernt. Wenn das anisotrope Ätzen der polykristallinen Siliziumschicht 7 voranschreitet, wird die in Fig. 11 gezeigte Querschnitts­ gestalt erzeugt. Schließlich verbleibt, wie in Fig. 12 gezeigt, nur die Seitenwandschutzschicht 101a auf den Seiten­ wänden der polykristallinen Siliziumschicht 7 und des Photolacks 8. Wie oben beschrieben, wird bei der bevorzugten Ausführungs­ form im Gegensatz zum herkömmlichen Verfahren auf dem Dotie­ rungsgebiet 10 hoher Konzentration seitlich kein zaunartiger Rest gebildet.
Dann wird, wie in Fig. 13 gezeigt, der Photolack 8 entfernt.
Wie Fig. 14 zeigt, wird eine die polykristalline Siliziumschicht 7 bedeckende Isolierschicht 51 ausgebildet. Eine polykristalline Siliziumschicht 52 wird in Verbindung mit dem Dotierungsgebiet 10 hoher Konzentration auf der Seite, auf der die polykristalline Siliziumschicht 7 nicht angeschlossen ist, gebildet. Die polykristalline Siliziumschicht 3 entspricht der Gateelektrode eines MOS-Transistors. Ein MOS-Transistor ist aus einem Paar von Dotierungsgebieten 9 und 10, einem Gateisolierfilm 2 und einer polykristallinen Siliziumschicht 3 gebildet. Die polykristallinen Siliziumschichten 7 und 52 entsprechen den Elektrodenverbindungsschichten des MOS- Transistors. Wie Fig. 14 zeigt, wird bei der bevorzugten Ausführungsform im Gegensatz zum herkömmlichen Falle kein zaun­ förmiger Rest erzeugt, so daß die polykristalline Silizium­ schicht 52 nicht unterbrochen wird. Die Kontaktfläche zwischen dem Dotierungsgebiet 10 hoher Konzentration und der polykri­ stallinen Siliziumschicht 52 ist durch die Gegenwart eines zaunartigen Restes nicht verringert, und daher ist es nicht erforderlich, das Dotierungs- bzw. Störstellengebiet 10 hoher Konzentration zu vergrößern, wie das im herkömmlichen Verfahren getan wird. Damit kann eine dichtere Bauelementintegration als im herkömmlichen Falle erreicht werden. Die Fig. 15 und 16 zeigen eine weitere Ausführungsform der Erfindung, wobei sie anstelle der Fig. 3 und 5 in den die erste Ausführungsform beschreibenden Fig. 1 bis 14 stehen sollen. Wie in Fig. 15 gezeigt, wird unter Verwendung des Photolacks 5 als Maske ein anisotropes Ätzen ausgeführt. Dieser Schritt ist gleich dem in Fig. 3 gezeigten. Wie in Fig. 16 gezeigt, wird die polykristalline Siliziumschicht 3 unter Verwendung des Photolacks 5 als Maske weiter anisotrop geätzt. Dann wird nach der Entfernung des Photolacks 5 eine der Gestalt nach Fig. 5 ähnlich Gestalt erzeugt. Die obere Seitenwand der Isolierschicht 4 nimmt bei dieser Ausführungsform keine geneigt bzw. schräg geradlinige Gestalt an, wie in Fig. 5, sondern verbleibt, wie in Fig. 16 gezeigt, in einem gebogenen Zustand. Die liegt daran, daß das in Fig. 4 gezeigte anisotrope Ätzen unter Nutzung der Isolierschicht 4 als Maske hier nicht ausgeführt und die Kante 4a der Isolierschicht 4 (siehe Fig. 16) nicht entfernt wird.
Obgleich bei der Ausführungsform polykristalline Silizium­ schichten 3 und 7 als Gateelektrode und Elektrodenschicht des MOS-Transistors verwendet werden, ist die Erfindung in keiner Weise darauf beschränkt; es kann ebenso eine Zweischicht­ struktur aus einem Silizid - etwa WSi2 - und polykristallinem Silizium verwendet werden. Obgleich bei dem im in Fig. 2 gezeigten Schritt ausgeführten anisotropen Ätzen das die Isolierschicht aufweisende Substrat in etwa 2%ige wäßrige Fluorwasserstofflösung getaucht wird, ist die Erfindung in keiner Weise darauf beschränkt, und es können auch NF3- oder CF4-Gas verwendet werden.
Wie oben beschrieben, wird bei der bevorzugten Ausführungsform die Seitenwandisolierschicht 6a der Gateelektrode (der poly­ kristallinen Silliziumschicht 3) so gebildet, daß sie sich verjüngt. Anders als beim herkömmlichen Verfahren wird kein vertikal abgestufter Abschnitt gebildet, wenn die die Seiten­ wandisolierschicht 6a bedeckende polykristalline Silizium­ schicht 7 gebildet wird. Daher wird durch anisotropes Ätzen der polykristallinen Siliziumschicht 7 kein zaunförmiger Rest erzeugt. Infolgedessen kann beim Bilden oberer Schichtverbin­ dungen keine Unterbrechung zustandekommen, wodurch die weitere Miniaturisierung der Elemente begünstigt wird.
Wie oben erklärt, wird beim Verfahren zur Bildung einer Seiten­ wandisolierschicht entsprechend der Erfindung die erste auf der leitenden Schicht gebildete Isolierschicht bis zu einem vorbe­ stimmten Grade geätzt, die zweite Isolierschicht wird auf der ersten Isolierschicht gebildet, und die Seitenwandisolier­ schicht bleibt nach anisotropem Ätzen der zweiten Isolier­ schicht auf der Seite der leitenden Schicht zurück. Auf diese Weise wird die Seitenwandisolierschicht mit sich nach oben verringernder Breite bzw. Dicke gebildet. Infolgedessen hat, wenn auf der Seitenwandisolierschicht eine leitende Schicht gebildet wird, die leitende Schicht eine Gestalt ohne eine Oberfläche in vertikaler Richtung relativ zum Halbleiter­ substrat. Auf diese Weise wird die Bildung eines zaunförmigen Restes während des Plasmaätzens effizient verhindert.
Bei einer Halbleitereinrichtung gemäß der Erfindung ist der Abstand zwischen der ersten und zweiten seitlichen Begrenzungs­ linie einer beide Seiten und die Oberseite einer leitenden Schicht umgebenden Isolierschicht so ausgebildet, daß dieser sich von der Hauptoberfläche des Halbleitersubstrates ausgehend zur oberen Begrenzungslinie hin graduell verringert. Dadurch wird kein zaunförmiger Rest erzeugt, wenn auf der Isolier­ schicht eine leitende Schicht gebildet und auf diese ein anisotropes Ätzen angewendet wird. Damit kann eine weiterge­ hende Miniaturisierung der Elemente als bei herkömmlichen Anordnungen erreicht werden.

Claims (10)

1. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer sich nach oben in der Breite verringernden Seitenwandisolierschicht mit den Schritten:
Bilden einer ersten leitenden Schicht (3) auf einem Halbleitersub­ strat (1),
Bilden einer ersten Isolierschicht (4) auf der ersten leitenden Schicht (3),
Bilden einer gemusterten Maskenschicht (5) in einem vorbestimmten Gebiet auf der ersten Isolierschicht (4),
isotropes Ätzen der ersten Isolierschicht (4) bis zu einer vorbe­ stimmten Dicke unter Nutzung der Maskenschicht (5) als Maske,
Freilegen der ersten leitenden Schicht (3) durch anisotropes Ätzen der ersten Isolierschicht (4) unter Nutzung der Maskenschicht (5) als Maske,
anisotropes Ätzen der ersten leitenden Schicht (3) unter Nutzung der Maskenschicht (5) oder der gemusterten ersten Isolierschicht (4) als Maske,
Entfernen der Maskenschicht (5),
Bilden einer zweiten Isolierschicht (6) auf der Seitenfläche der ersten leitenden Schicht (3) und auf der ersten Isolierschicht (4) auf dem Halbleitersubstrat (1),
Übriglassen einer Seitenwandisolierschicht (6a) auf der Seitenfläche der ersten leitenden Schicht (3) durch anisotropes Ätzen der zwei­ ten Isolierschicht (6),
Bilden einer zweiten leitenden Schicht (7) auf der Seitenwandisolierschicht (6a) und auf der ersten Isolierschicht (4),
Bilden einer weiteren gemusterten Maskenschicht (8) auf einem vorbestimmten Gebiet der zweiten leitenden Schicht (7), und
anisotropes Ätzen der zweiten leitenden Schicht (7) unter Nutzung der weiteren Maskenschicht (8) als Maske.
2. Verfahren nach Anspruch 1, bei dem die vorbestimmte Dicke der ersten Isolierschicht (4) im Bereich von 1/5 bis 1/2 ihrer ursprünglichen Dicke liegt.
3. Verfahren nach Anspruch 1 oder 2, bei dem das Halbleitersubstrat (1) auf der Hauptoberfläche einen dünnen Isolierfilm (2) aufweist.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem ein Schritt des Implantierens von Dotierungsionen in das Halbleitersubstrat (1) unter Verwendung der gemusterten ersten Isolierschicht (4) als Maske vor der Bildung der zweiten Isolierschicht (6) durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem ein Schritt des Implantierens von Dotierungsionen (30) in das Halbleitersubstrat (1) nach der Bildung der Seitenwand­ isolierschicht (6a) unter Verwendung der gemusterten ersten Isolierschicht (4) und der Seitenwandisolierschicht (6a) als Masken durchgeführt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die erste leitende Schicht (3) mit einer Dicke im Bereich von 150 bis 250 nm auf dem Halbleitersubstrat (1) gebildet wird,
die erste Isolierschicht (4) mit einer Dicke im Bereich von 150 bis 250 nm auf der leitenden Schicht gebildet wird,
und die zweite Isolierschicht (6) mit einer Dicke im Bereich von 150 bis 400 nm auf der Seitenfläche der leitenden Schicht (3) und auf der ersten Isolierschicht (4) auf dem Halbleiter­ substrat (1) gebildet wird.
7. Halbleitereinrichtung mit einer sich nach oben in der Breite verringernden Seitenwandisolierschicht mit
einem Halbleitersubstrat (1),
einer auf dem Halbleitersubstrat (1) mit einem dazwischenliegenden Isolierfilm (2) gebildeten ersten leitenden Schicht (3),
einer auf der oberen Oberfläche der ersten leitenden Schicht (3) gebildeten oberen Isolierschicht (4) mit einer im Querschnitt nach oben verringerten Breite,
einer Seitenwandisolierschicht (6a, 6a), die auf den Seitenwänden der ersten leitenden Schicht (3) und auf der oberen Isolierschicht (4) gebildet ist und eine Querschnittsgestalt mit nach oben verringerter Breite aufweist, und
einer auf der Seitenwandisolierschicht (6a, 6a) und der oberen Isolierschicht (14) gebildeten und mit einem Muster versehenen zweiten leitenden Schicht (7), die einen schräg geneigten Verlauf entsprechend der Querschnittsgestalt der Seitenwandisolierschicht (6a, 6a) aufweist.
8. Halbleitereinrichtung nach Anspruch 7, bei der die Seitenwandisolierschicht (6a, 6a) und die obere Isolierschicht (14) einen Isolierbereich bilden, der die beiden Seitenflächen und die Oberseite der leitenden Schicht (3) umschließt, wobei der Isolierbereich eine obere Begrenzungslinie, die sich parallel zur Oberseite der leitenden Schicht (3) erstreckt, und
eine erste seitliche Begrenzungslinie, die sich geneigt von einem Ende der oberen Umrißlinie zur Hauptoberfläche des Halbleitersubstrates (1) erstreckt, sowie eine zweite seitliche Begrenzungslinie, die sich geneigt vom anderen Ende der oberen Umrißlinie zur Hauptoberfläche des Halbleitersubstrates (1) erstreckt, aufweist und
der Abstand zwischen der ersten seitlichen Begrenzungslinie und der zweiten seitlichen Begrenzungslinie sich von der Haupt­ oberfläche des Halbleitersubstrates (1) ausgehend zur oberen Begrenzungslinie hin graduell verringert.
9. Halbleitereinrichtung nach Anspruch 8, bei der die seitliche Umrißlinie das Halbleitersubstrat (1) in einem Winkel von etwa 45° trifft.
10. Halbleitereinrichtung nach Anspruch 8 oder 9, bei der die minimale Dicke des Isolierbereichs im Bereich von 75 bis 125 nm, die Dicke der ersten leitenden Schicht (3) im Bereich von 150 bis 250 nm und die Dicke des Teiles des Isolierbereichs, der das Halbleitersubstrat (1) berührt, im Bereich von 150 bis 400 nm liegt.
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