JPH0474422A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0474422A JPH0474422A JP18909190A JP18909190A JPH0474422A JP H0474422 A JPH0474422 A JP H0474422A JP 18909190 A JP18909190 A JP 18909190A JP 18909190 A JP18909190 A JP 18909190A JP H0474422 A JPH0474422 A JP H0474422A
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- Japan
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- oxide film
- etching
- wet
- semiconductor device
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンタクトホールの形成に係る半導体装置の
製造方法に関する。
製造方法に関する。
従来の技術
従来の半導体装置の製造方法の工程断面図を第２図に示
す。第２図（ａ）に示すように、シリコン （Ｓｉ）基
板１の上にホウ素 （Ｂ） または燐 （Ｐ） を含
む酸化膜２ （８０００Ａ）を常圧ＣＶＤ法により成長
し、９００℃、６０分の熱処理を行った。次に第２図（
ｂ）に示すようにホトレシト３でバターニングし、その
後第２図（ｃ）に示すようにバッフアートフッ酸でウェ
ットエツチングを行って次にドライエツチングによりス
ルーホールを形成していた。
す。第２図（ａ）に示すように、シリコン （Ｓｉ）基
板１の上にホウ素 （Ｂ） または燐 （Ｐ） を含
む酸化膜２ （８０００Ａ）を常圧ＣＶＤ法により成長
し、９００℃、６０分の熱処理を行った。次に第２図（
ｂ）に示すようにホトレシト３でバターニングし、その
後第２図（ｃ）に示すようにバッフアートフッ酸でウェ
ットエツチングを行って次にドライエツチングによりス
ルーホールを形成していた。
発明が解決しようとする課題
このような従来の半導体装置の製造方法では、得られた
酸化膜２の断面形状のメサ部立上がりが急峻で、この上
にアルミニウム配線をした場合、アルミニウム配線のカ
バレッジが悪（なり、信頼性試験でアルミニウム配線が
断線するという課題を有していた。
酸化膜２の断面形状のメサ部立上がりが急峻で、この上
にアルミニウム配線をした場合、アルミニウム配線のカ
バレッジが悪（なり、信頼性試験でアルミニウム配線が
断線するという課題を有していた。
本発明は上記課題を解決するもので、アルミニウム配線
が断線しない形状のスルーホールを有する半導体装置を
提供することを目的としている。
が断線しない形状のスルーホールを有する半導体装置を
提供することを目的としている。
課題を解決するための手段
本発明は上記目的を達成するために、熱処理しないでウ
ェットエツチングされ易い第２の酸化膜をフォトレジス
トと第１の酸化膜の間に入れる構成による。
ェットエツチングされ易い第２の酸化膜をフォトレジス
トと第１の酸化膜の間に入れる構成による。
作用
本発明は上記した構成により、熱処理したホウ素または
燐を含む第１の酸化膜より、その第１の酸化膜の上の熱
処理していないＣＶＤによる第２の酸化膜の方がバッフ
アートフッ酸によるエツチングレートが速く、ホトレジ
ストと第１の酸化膜の界面すなわち第２の酸化膜部分で
横方向へのエツチングが進む。したがって、熱処理して
いる第１の酸化膜の上の第２の酸化膜の被ウェットエツ
チング面積が増大する。この効果によって、第１の酸化
膜のウェットエツチングによるテーパがゆるやかになり
、良好なコンタクト形状が得られる。また、コンタクト
底部はドライエツチングにより形成する。このとき、フ
ォトレジストがマスクとなるため底部のコンタクト寸法
はホトレジストと一致する。
燐を含む第１の酸化膜より、その第１の酸化膜の上の熱
処理していないＣＶＤによる第２の酸化膜の方がバッフ
アートフッ酸によるエツチングレートが速く、ホトレジ
ストと第１の酸化膜の界面すなわち第２の酸化膜部分で
横方向へのエツチングが進む。したがって、熱処理して
いる第１の酸化膜の上の第２の酸化膜の被ウェットエツ
チング面積が増大する。この効果によって、第１の酸化
膜のウェットエツチングによるテーパがゆるやかになり
、良好なコンタクト形状が得られる。また、コンタクト
底部はドライエツチングにより形成する。このとき、フ
ォトレジストがマスクとなるため底部のコンタクト寸法
はホトレジストと一致する。
実施例
以下、本発明の一実施例について第１図を参照しながら
説明する。
説明する。
第１図（ａ）に示すように、第２図の従来例と同しくシ
リコン （Ｓｉ） 基板１の上にホウ素 （Ｂ）燐
（Ｐ） を含む第１の酸化膜２ （８０００Ａｌを常圧
ＣＶＤ法により成長し９００℃、６０分の熱処理を行っ
た。次に第１図（ｂ）に示すように、本発明の特徴であ
るＣＶＤ法による第２の酸化膜１１を堆積した。膜圧は
１０００〜２０００人である。
リコン （Ｓｉ） 基板１の上にホウ素 （Ｂ）燐
（Ｐ） を含む第１の酸化膜２ （８０００Ａｌを常圧
ＣＶＤ法により成長し９００℃、６０分の熱処理を行っ
た。次に第１図（ｂ）に示すように、本発明の特徴であ
るＣＶＤ法による第２の酸化膜１１を堆積した。膜圧は
１０００〜２０００人である。
次に第１図（Ｃ）に示すようにホトレジスト３により、
コンタクトパターンを形成した。次に第１図（ｄ）に示
すようにＮＨ４Ｆ ： ＨＦ＝１０ ： １の液により
４分エツチングを行い、さらにＲＩＥモードのドライエ
ツチングを１０分間行った。次に第１図（ｅ）に示すよ
うにプラズマアッシングと）（２０２七Ｎ８４Ｆの混合
液によりオートレジストの除去および洗浄を行った。こ
のとき、アニールしていないＣＶＤ酸化膜も同時に除去
できる。
コンタクトパターンを形成した。次に第１図（ｄ）に示
すようにＮＨ４Ｆ ： ＨＦ＝１０ ： １の液により
４分エツチングを行い、さらにＲＩＥモードのドライエ
ツチングを１０分間行った。次に第１図（ｅ）に示すよ
うにプラズマアッシングと）（２０２七Ｎ８４Ｆの混合
液によりオートレジストの除去および洗浄を行った。こ
のとき、アニールしていないＣＶＤ酸化膜も同時に除去
できる。
発明の効果
以上の実施例から明らかなように本発明によれば、熱処
理をしないでウェットエツチングされ易い第２の酸化膜
をフォトレジストと第１の酸化膜の間に入れる構成によ
るのでスル一ホールの断面形状すなわちウェットエツチ
ングによる第１の酸化膜のテーパがゆるやかな形状とな
り、そこに形成するアルミニウム配線のカバレッジが良
くなり、断線に起らない信頼性の高い半導体装置を提供
できる。
理をしないでウェットエツチングされ易い第２の酸化膜
をフォトレジストと第１の酸化膜の間に入れる構成によ
るのでスル一ホールの断面形状すなわちウェットエツチ
ングによる第１の酸化膜のテーパがゆるやかな形状とな
り、そこに形成するアルミニウム配線のカバレッジが良
くなり、断線に起らない信頼性の高い半導体装置を提供
できる。
第１図（ａ）〜（ｅ）は本発明の一実施の半導体装置の
製造方法を説明するための工程断面図、第２図（ａ’ｉ
〜（Ｃ）は従来の半導体装置の製造方法を説明するため
の工程断面図である。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・第１の酸化膜、３・・・・・・ホトレジスト、１
１・・・・・・第２の酸化膜。 代理人の氏名 弁理士 粟野重孝 はか１２第 １ 図
製造方法を説明するための工程断面図、第２図（ａ’ｉ
〜（Ｃ）は従来の半導体装置の製造方法を説明するため
の工程断面図である。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・第１の酸化膜、３・・・・・・ホトレジスト、１
１・・・・・・第２の酸化膜。 代理人の氏名 弁理士 粟野重孝 はか１２第 １ 図
Claims (1)
- 【特許請求の範囲】 半導体基板上にホウ素または燐を含む第１の酸化膜を
形成し熱処理を行う工程と、 その第１の酸化膜の上にＣＶＤ法により熱処理をしない
、第２の酸化膜を形成する工程と、その第２の酸化膜の
上にコンタクト孔形成用ホトレジストパターンを形成す
る工程と、そのホトレジストパターンをマスクとして前
記第２の酸化膜と前記第１の酸化膜の一部分をウェット
エッチングする工程と、 そのウェットエッチングの後、前記第１の酸化膜の残り
をドライエッチングする工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909190A JPH0474422A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18909190A JPH0474422A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474422A true JPH0474422A (ja) | 1992-03-09 |
Family
ID=16235183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18909190A Pending JPH0474422A (ja) | 1990-07-16 | 1990-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541127A (en) * | 1991-04-17 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of sidewall insulating film |
-
1990
- 1990-07-16 JP JP18909190A patent/JPH0474422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541127A (en) * | 1991-04-17 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of sidewall insulating film |
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