JPS59191354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59191354A JPS59191354A JP6582083A JP6582083A JPS59191354A JP S59191354 A JPS59191354 A JP S59191354A JP 6582083 A JP6582083 A JP 6582083A JP 6582083 A JP6582083 A JP 6582083A JP S59191354 A JPS59191354 A JP S59191354A
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- JP
- Japan
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- film
- etching
- insulating film
- polysilicon
- psg
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかがシ、特にポリシリ
段部でのＡｌｌ配線の断線を防止する有効な半導体装置
の製造方法に関する。
段部でのＡｌｌ配線の断線を防止する有効な半導体装置
の製造方法に関する。
半導体素子は拡散、酸化気相成長、フォトリングラフイ
ー、エツチングなどのくり返しで作製されるが、そのた
めに一般に活性領域上にはこれらの絶縁膜や導電膜が多
層に重なシありて段差が非常に大きくなってしまう欠点
がある。
ー、エツチングなどのくり返しで作製されるが、そのた
めに一般に活性領域上にはこれらの絶縁膜や導電膜が多
層に重なシありて段差が非常に大きくなってしまう欠点
がある。
このため配線としてアルミニウム（ＡＪ ）を用いて配
線を行うと、段差の大きな部分でＡＪ断線を起こすとい
う欠点が発生しやすく、特にポリシリ段部ではこの傾向
が顕著であり、ポリシリとＡＪの間の層間膜の形状によ
りてはＡｌの段切れが非常に起こりやすい。
線を行うと、段差の大きな部分でＡＪ断線を起こすとい
う欠点が発生しやすく、特にポリシリ段部ではこの傾向
が顕著であり、ポリシリとＡＪの間の層間膜の形状によ
りてはＡｌの段切れが非常に起こりやすい。
このため歩留シ上、及び信頼性上の両面から、ポリシリ
コンとＡ１間の層間膜の形状をＡ１段切れのしにくいよ
うに平担にすることが望まれている。
コンとＡ１間の層間膜の形状をＡ１段切れのしにくいよ
うに平担にすることが望まれている。
次にどのような場合にＡノ断線が起こシやすいかを例示
して説明する。
して説明する。
第１図（ａ）〜（ｂ）を参照すると、通常のシリコン・
ゲート構造のＭＯ８型ＬＳＩで、絶縁膜１２上にゲート
ポリシリコン１１のフォトリソグラフィ及びソース、ド
レイン領域１３が半導体基板１４に形成した状態を第１
図（ａ） Ｋ示す。
ゲート構造のＭＯ８型ＬＳＩで、絶縁膜１２上にゲート
ポリシリコン１１のフォトリソグラフィ及びソース、ド
レイン領域１３が半導体基板１４に形成した状態を第１
図（ａ） Ｋ示す。
次いで、気相成長リンガラス膜（以下ＰＳＧと略す）１
５を０．５〜１．５μｍの厚さに形成し、１０００°Ｃ
Ｎ２中で１０分はど熱処理して、該リンガラス膜１５を
頼密化する（第１図（ｂ））。
５を０．５〜１．５μｍの厚さに形成し、１０００°Ｃ
Ｎ２中で１０分はど熱処理して、該リンガラス膜１５を
頼密化する（第１図（ｂ））。
このときのポリシリ段部付近のＰＥＧの形状を８ＥＭで
観察すると、ポリシリコンとポリシリコンの間隔が狭い
ところ１６では、ＰＥＧが逆テーパーぎみになっており
、この上に、ＡＪ配線を行なった場合、Ａ／の断切れ、
又はＡｌのショートの発生ずる確率が非常に高くなって
しまう。
観察すると、ポリシリコンとポリシリコンの間隔が狭い
ところ１６では、ＰＥＧが逆テーパーぎみになっており
、この上に、ＡＪ配線を行なった場合、Ａ／の断切れ、
又はＡｌのショートの発生ずる確率が非常に高くなって
しまう。
これに対する従来の方法は、該Ｐ８Ｇの熱処理を高温の
酸化性雰囲気で行なって該ＰＳＧのだらしを十分に行な
う方法があった。しかし高温で長時間の熱処理をほどこ
すとＳＤの接合が深くなること、及び該ポリシリ１１が
酸化されて薄くなってしまうことなどの欠点があり、特
に素子の微細化が進んだ場合には、熱処理はできるだけ
少ない方が望ましい。
酸化性雰囲気で行なって該ＰＳＧのだらしを十分に行な
う方法があった。しかし高温で長時間の熱処理をほどこ
すとＳＤの接合が深くなること、及び該ポリシリ１１が
酸化されて薄くなってしまうことなどの欠点があり、特
に素子の微細化が進んだ場合には、熱処理はできるだけ
少ない方が望ましい。
又、他の従来方法としては、該Ｉ） ８ Ｇ上Ｋｍ化シ
リコン系被膜形成用塗布液（以上、シリカ・フィルムと
称す）を塗布して、段部の形状を緩和する方法がある。
リコン系被膜形成用塗布液（以上、シリカ・フィルムと
称す）を塗布して、段部の形状を緩和する方法がある。
しかし、この方法では、該シリカ・フィルムの硬化が不
十分な場合、フッ酸系の溶液に対するエッチレートが異
常に早いため、次のコンタクトの穴あけ工程で、ポリシ
リコン段部にｆｉｉつて、バッフアートフッ酸がしみ込
んで段部のシリカ・フィルムがエツチングされてなくな
ってしまう現象が、特に目合わせズレを起こしたときに
発生しやすいことが判った。この現象をさけるには、９
５０℃のスチーム雰囲気で１０分程度の熱処理を行なう
必要があり、先に述べたと同様、素子が微細化した場合
には熱処理を極力少くしたいので問題力！ある。
十分な場合、フッ酸系の溶液に対するエッチレートが異
常に早いため、次のコンタクトの穴あけ工程で、ポリシ
リコン段部にｆｉｉつて、バッフアートフッ酸がしみ込
んで段部のシリカ・フィルムがエツチングされてなくな
ってしまう現象が、特に目合わせズレを起こしたときに
発生しやすいことが判った。この現象をさけるには、９
５０℃のスチーム雰囲気で１０分程度の熱処理を行なう
必要があり、先に述べたと同様、素子が微細化した場合
には熱処理を極力少くしたいので問題力！ある。
従って、本発明は、上記欠点を解決する方法を提供する
ものである。
ものである。
本発明の構成はポリシリコンのパターンを形成し、ＰＳ
Ｇを成長させたのち、シリカ・フィルムを塗布し、８０
０℃以乍の熱処理を加える工程と、たとえば、リアクテ
ィブ・イオン・エッチの異方性エツチングによシ、該シ
リカ・フィルムとＰＳＧの大部分をエツチングで除去す
る工程と、再度、ＰＳＧ又はｓｉｏ、を気相成長法等に
より、デポジションさせる工程とから成る。
Ｇを成長させたのち、シリカ・フィルムを塗布し、８０
０℃以乍の熱処理を加える工程と、たとえば、リアクテ
ィブ・イオン・エッチの異方性エツチングによシ、該シ
リカ・フィルムとＰＳＧの大部分をエツチングで除去す
る工程と、再度、ＰＳＧ又はｓｉｏ、を気相成長法等に
より、デポジションさせる工程とから成る。
以下、実施例をもとに説明する。
第２図を参照すると、第２図（ａ）け通常のシリコンゲ
ート構造のＭＯ８型ＬＳＩで、半導体基板２４内にソー
ス、ドレイン領域２３が形成され、絶縁膜２２上のゲー
トポリシリコン２１が形状形成されている。ここにＰＳ
Ｇ２５を０．５〜１．５μの厚さに形成し、２に、シリ
カフィルム２６を塗布し、３００℃Ｎ？中で３０分と７
００’ＣＮ２中で６０分の熱処理を行ったものである。
ート構造のＭＯ８型ＬＳＩで、半導体基板２４内にソー
ス、ドレイン領域２３が形成され、絶縁膜２２上のゲー
トポリシリコン２１が形状形成されている。ここにＰＳ
Ｇ２５を０．５〜１．５μの厚さに形成し、２に、シリ
カフィルム２６を塗布し、３００℃Ｎ？中で３０分と７
００’ＣＮ２中で６０分の熱処理を行ったものである。
次いで、第２図（ｂ） Ｋ示すように、リアクティブ・
エツチャーで該シリカ・フィルムと、ＰＳＧ（７）異方
性エツチングを行ない、ポリシリコン上のＰＥＧがわず
かに残ってＩ（ｈる状態でこのエツチングを終了させる
。このときのエツチング条件は、ＣＦ４ガス３０ｓｃｃ
ｕｓ Ｈ２ガスＩＯ８ＣＣＭの流註で、パワーを３００
１圧力が５パスカルであった。また、上記条件に於て、
該ＰＳＧのエツチング−レートは、３８０ ＝’Ｌ／ｍ
ｉｎであシ、該シリカ・フィルムは、４９０大／ ｒｒ
ｕｎ であった。
エツチャーで該シリカ・フィルムと、ＰＳＧ（７）異方
性エツチングを行ない、ポリシリコン上のＰＥＧがわず
かに残ってＩ（ｈる状態でこのエツチングを終了させる
。このときのエツチング条件は、ＣＦ４ガス３０ｓｃｃ
ｕｓ Ｈ２ガスＩＯ８ＣＣＭの流註で、パワーを３００
１圧力が５パスカルであった。また、上記条件に於て、
該ＰＳＧのエツチング−レートは、３８０ ＝’Ｌ／ｍ
ｉｎであシ、該シリカ・フィルムは、４９０大／ ｒｒ
ｕｎ であった。
この状態では、エツチングは素子基板に対し垂直方向例
のみ進み、エツチング前にシリカ・フィルムで平滑化さ
れた表面２７がほぼ平行シフトされたなだらかな表面に
なる。また、シリカ・フィルムは、エツチングで除去さ
れてなくなっている。
のみ進み、エツチング前にシリカ・フィルムで平滑化さ
れた表面２７がほぼ平行シフトされたなだらかな表面に
なる。また、シリカ・フィルムは、エツチングで除去さ
れてなくなっている。
次いで、第２図（Ｃ）に示すように気相成長法又は、ス
パッタリング等でＰ４Ｏ１０を０．５〜１．０μ成長さ
せると、平担で均一な層間膜ができ上るため、Ａ４配線
のポリシリ段での断線又はショートを防止することがで
きる。
パッタリング等でＰ４Ｏ１０を０．５〜１．０μ成長さ
せると、平担で均一な層間膜ができ上るため、Ａ４配線
のポリシリ段での断線又はショートを防止することがで
きる。
また、ＰＳＧを熱処理でだらす必要がないので、該ＰＳ
Ｇ中のリン濃度は濃くする必要がなく、このため、耐湿
性には、非常に秀れた素子が出来る。
Ｇ中のリン濃度は濃くする必要がなく、このため、耐湿
性には、非常に秀れた素子が出来る。
本発明は、リアクティブ・イオンエッチに対するシリカ
・フィルムのエツチング速度が、８００℃以下の低温で
熱処理した場合でも、極端に早くはないこと、俗に、Ｐ
ＳＧとのエツチングＭ度差があ址９大きくないこと、と
いう２つの発見に基づいている。
・フィルムのエツチング速度が、８００℃以下の低温で
熱処理した場合でも、極端に早くはないこと、俗に、Ｐ
ＳＧとのエツチングＭ度差があ址９大きくないこと、と
いう２つの発見に基づいている。
シリカ・フィルム及びＰＳＧのエツチング速度と、熱処
理温度との関係を第３図に示す。Ａけシリカ・フィルム
、ＢはＰＳＧであり、それぞれのリン含有部：は同一で
、この場合は、４モル重霜パーセントでの値を示してい
る。エツチングの条件は、実ｍ １（１１で示したのと
同じく、ガス流量がＣＦ４３０ＳＣＣＭ、 １１２１０
ＳＣＣＭ、パワー３００ｗ、圧力５パスカルである。又
、熱処理は、窒素雰囲気で行ったものである。
理温度との関係を第３図に示す。Ａけシリカ・フィルム
、ＢはＰＳＧであり、それぞれのリン含有部：は同一で
、この場合は、４モル重霜パーセントでの値を示してい
る。エツチングの条件は、実ｍ １（１１で示したのと
同じく、ガス流量がＣＦ４３０ＳＣＣＭ、 １１２１０
ＳＣＣＭ、パワー３００ｗ、圧力５パスカルである。又
、熱処理は、窒素雰囲気で行ったものである。
第１図は従来技術を示す断面図、第２図は本発明の実施
集を示す断面図、第３図はシリカ・フィルム及びＰＳＧ
のエツチング速度と熱処理温度との関係を示す図である
。 尚、図において、１４．２４・・・・・・半導体基板、
１３．２３・・・・・・ンー、−ス、ドレ・インｅＪ［
、ｉ２゜２２・・・・・・絶鰍膜、１１．２１・・・・
・・ポリシリコンゲート電極、］、５．２’５・・・・
・リンガジス嗅、１６・・・・・・間隔が狭いところ、
２６・・・・・・シリカ・フィルム、２７・・・・・・
エツチング前のシリカフィルムめ表面、２Ｂ・・・・・
・リンガラス膜である。 筋 １図 箔Ｚ口
集を示す断面図、第３図はシリカ・フィルム及びＰＳＧ
のエツチング速度と熱処理温度との関係を示す図である
。 尚、図において、１４．２４・・・・・・半導体基板、
１３．２３・・・・・・ンー、−ス、ドレ・インｅＪ［
、ｉ２゜２２・・・・・・絶鰍膜、１１．２１・・・・
・・ポリシリコンゲート電極、］、５．２’５・・・・
・リンガジス嗅、１６・・・・・・間隔が狭いところ、
２６・・・・・・シリカ・フィルム、２７・・・・・・
エツチング前のシリカフィルムめ表面、２Ｂ・・・・・
・リンガラス膜である。 筋 １図 箔Ｚ口
Claims (1)
- 半導体基板上に形成された段部を含む所定領域上に、第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、
酸化シリコン系被膜形成用塗布液を塗布する工程と、８
００℃以下の熱処理を加えて前記第１の絶縁膜と、該塗
布液によるシリカ・フィルムを綱密化させる工程と、異
方性エツチングによシ、該シリカ・フィルムと、該第１
の絶縁膜の大部分を除去する工程と、第２の絶縁膜を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582083A JPS59191354A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6582083A JPS59191354A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191354A true JPS59191354A (ja) | 1984-10-30 |
| JPH0226783B2 JPH0226783B2 (ja) | 1990-06-12 |
Family
ID=13298043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6582083A Granted JPS59191354A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191354A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239042A (ja) * | 1984-05-11 | 1985-11-27 | Sony Corp | 半導体装置の製造方法 |
| JPS61144849A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61196555A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 多層配線の形成方法 |
| JPS6324625A (ja) * | 1986-07-16 | 1988-02-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773940A (en) * | 1980-10-28 | 1982-05-08 | Toshiba Corp | Levelling method of insulation layer |
-
1983
- 1983-04-14 JP JP6582083A patent/JPS59191354A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773940A (en) * | 1980-10-28 | 1982-05-08 | Toshiba Corp | Levelling method of insulation layer |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239042A (ja) * | 1984-05-11 | 1985-11-27 | Sony Corp | 半導体装置の製造方法 |
| JPS61144849A (ja) * | 1984-12-19 | 1986-07-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61196555A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 多層配線の形成方法 |
| JPS6324625A (ja) * | 1986-07-16 | 1988-02-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226783B2 (ja) | 1990-06-12 |
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