JPS6324625A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6324625A JPS6324625A JP16874086A JP16874086A JPS6324625A JP S6324625 A JPS6324625 A JP S6324625A JP 16874086 A JP16874086 A JP 16874086A JP 16874086 A JP16874086 A JP 16874086A JP S6324625 A JPS6324625 A JP S6324625A
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Landscapes
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体装置およびその製造方法に関し、特に
、表面の平坦性を改良した半導体装置およびそのlll
ll決方法する。
、表面の平坦性を改良した半導体装置およびそのlll
ll決方法する。
[従来の技術]
従来より、絶縁膜の塗布によりウェハ上を平坦化する方
法としてSOG (スピン・オン・グラス)法が用いら
れてきた。SOG法とは主としてエチルアルコールを溶
媒としたシラノールSl (OH)4をウニ八表面に
塗布し、熱処理を加えることによりガラス化させて、二
酸化硅′S膜に近い一組成の安定した膜に改変すること
を利用するものである。
法としてSOG (スピン・オン・グラス)法が用いら
れてきた。SOG法とは主としてエチルアルコールを溶
媒としたシラノールSl (OH)4をウニ八表面に
塗布し、熱処理を加えることによりガラス化させて、二
酸化硅′S膜に近い一組成の安定した膜に改変すること
を利用するものである。
第6図は従来の製造方法により得られる半導体装置の断
面を示す図である。第6図において、半導体基板1上に
は酸化1!12が形成され、酸化膜2上にはスムースコ
ート膜3が形成される。このスムースコート1113上
にはアルミニウム配線層4が形成される。そして、この
アルミニウム配線層4による凹凸を緩和するために、上
述のSOG法により5OGi162が形成される。
面を示す図である。第6図において、半導体基板1上に
は酸化1!12が形成され、酸化膜2上にはスムースコ
ート膜3が形成される。このスムースコート1113上
にはアルミニウム配線層4が形成される。そして、この
アルミニウム配線層4による凹凸を緩和するために、上
述のSOG法により5OGi162が形成される。
[発明が解決しようとする問題点]
ところで、第6図に示す5OGII62は、溶媒のエチ
ルアルコールの粘度が低いため、厚膜化することが困難
である。特に、第6図に示すように、アルミニウム配線
層4の設けられていない平坦領域における5OGII6
2bの膜厚は0.1μm程度が上限であり、シリコン基
板1上の表面を十分に平坦化することができず、半導体
基板1の表面の段差を低減することができないという問
題点があった。
ルアルコールの粘度が低いため、厚膜化することが困難
である。特に、第6図に示すように、アルミニウム配線
層4の設けられていない平坦領域における5OGII6
2bの膜厚は0.1μm程度が上限であり、シリコン基
板1上の表面を十分に平坦化することができず、半導体
基板1の表面の段差を低減することができないという問
題点があった。
また、第6図のSOG膜62aで示す段差領域において
は、ガラス化を目的とした熱処理によって応力に起因す
るクラック8が発生するという問題点がある。この原因
は塗布された膜厚が不均一なため、段差部領域で応力集
中が生じるためであると考えられる。
は、ガラス化を目的とした熱処理によって応力に起因す
るクラック8が発生するという問題点がある。この原因
は塗布された膜厚が不均一なため、段差部領域で応力集
中が生じるためであると考えられる。
それゆえに、この発明は上述のような問題点を解消する
ためになされたもので、従来のSOG法を用いて容易に
流動性絶縁膜を厚膜化した半導体装4およびその製造方
法を提供することを目的とする。
ためになされたもので、従来のSOG法を用いて容易に
流動性絶縁膜を厚膜化した半導体装4およびその製造方
法を提供することを目的とする。
E問題点を解決するための手段]
この発明にかかる半導体装置の製造方法は、平坦な表面
を有する第1の層上の予め定める領域に選択的に予め定
める厚みを有する第2の層を形成した後、第2の層上に
フォトレジスト膜を形成し、次に、露出した全表面に絶
縁膜となるべき流動性絶縁膜を塗布し、次に、フォトレ
ジスト膜をエツチングにより除去するものである。
を有する第1の層上の予め定める領域に選択的に予め定
める厚みを有する第2の層を形成した後、第2の層上に
フォトレジスト膜を形成し、次に、露出した全表面に絶
縁膜となるべき流動性絶縁膜を塗布し、次に、フォトレ
ジスト膜をエツチングにより除去するものである。
そして、この発明にかかる半導体装置は、平坦な表面を
有する第1の層と、第1の層上の予め定める領域に選択
的に形成され、予め定める厚みを有する第2の層と、第
1の層上の領域であって、上述の予め定める領域以外に
形成され、第2の層とほぼ等しい厚みを有する絶縁膜と
を備えて構成される。
有する第1の層と、第1の層上の予め定める領域に選択
的に形成され、予め定める厚みを有する第2の層と、第
1の層上の領域であって、上述の予め定める領域以外に
形成され、第2の層とほぼ等しい厚みを有する絶縁膜と
を備えて構成される。
[作用]
この発明では予め定める厚みを有する第2の層上にフォ
トレジスト膜を形成して凸部の高さを高くしだ後SOG
法を用い、流動性絶縁膜を形成することにより、第2の
層が形成された領域以外の領域において流動性絶縁膜を
厚く形成することができるので、該流動性絶縁膜により
表面段差部が補償されて平坦化される。
トレジスト膜を形成して凸部の高さを高くしだ後SOG
法を用い、流動性絶縁膜を形成することにより、第2の
層が形成された領域以外の領域において流動性絶縁膜を
厚く形成することができるので、該流動性絶縁膜により
表面段差部が補償されて平坦化される。
この発明の半導体装置は、第1の層上の領域であって第
2の層が形成された領域以外の領域に、第2の層とほぼ
等しい厚みを有する絶縁膜を備えているので、露出表面
はほぼ平坦である。
2の層が形成された領域以外の領域に、第2の層とほぼ
等しい厚みを有する絶縁膜を備えているので、露出表面
はほぼ平坦である。
[実施例〕
第1図ないし第5図はこの発明の一実施例の半導体装1
の1造方法を示す工程断面図である。次に、第1図ない
し第5図を参照してこの発明の一実施例の半導体装置の
製造方法について説明する。
の1造方法を示す工程断面図である。次に、第1図ない
し第5図を参照してこの発明の一実施例の半導体装置の
製造方法について説明する。
第1図において、従来と同様の方法を用いてシリコン基
板1の表面に酸化112を形成する。次に、酸化膜2上
にスムースコートll13を形成する。
板1の表面に酸化112を形成する。次に、酸化膜2上
にスムースコートll13を形成する。
次に、第2図に示すように、スムースコート嘆3上の予
め定める領域に選択的にアルミニウム配Ii1層4を形
成する。次に、アルミニウム配!a層4上にアルミニウ
ムドライエツチング用フォトレジスト膜5を形成する。
め定める領域に選択的にアルミニウム配Ii1層4を形
成する。次に、アルミニウム配!a層4上にアルミニウ
ムドライエツチング用フォトレジスト膜5を形成する。
このアルミニウムドライエツチング用フ第1・レジスト
説は約1μ国の厚みを有するように形成される。
説は約1μ国の厚みを有するように形成される。
次に、第3図に示すように、全露出表面にSOG膜6膜
管0転塗布法(SOG法)を用いて形成する。、第3図
に示すように、アルミニウム配I2層4上にはレジスト
115が形成されて、スムースコート1113上の凸部
の高さが高くなっているので、スムースコート[13上
に塗布されるSOGIIW60は厚膜化が可能となる。
管0転塗布法(SOG法)を用いて形成する。、第3図
に示すように、アルミニウム配I2層4上にはレジスト
115が形成されて、スムースコート1113上の凸部
の高さが高くなっているので、スムースコート[13上
に塗布されるSOGIIW60は厚膜化が可能となる。
第3図はSOG膜6膜厚0ルミニウム配線層4の厚みよ
りも酵く塗布された場合を示し、この5OGFIAがア
ルミニウム配線層4の厚みよりも厚く塗布された例を第
3A図に示す、第3図および第3A図に示すように、5
OGINがアルミニウム配線m4の厚みよりも簿り塗布
された場合には、絶縁膜の液面とアルミニウム配線11
4の壁部とのなす角が鋭角になり、S OG膜がアルミ
ニウム配19114の膜厚よりも厚り塗布された場合に
は、絶縁膜の液面とレジスト膜5の壁部とのなす角は鈍
角になる。
りも酵く塗布された場合を示し、この5OGFIAがア
ルミニウム配線層4の厚みよりも厚く塗布された例を第
3A図に示す、第3図および第3A図に示すように、5
OGINがアルミニウム配線m4の厚みよりも簿り塗布
された場合には、絶縁膜の液面とアルミニウム配線11
4の壁部とのなす角が鋭角になり、S OG膜がアルミ
ニウム配19114の膜厚よりも厚り塗布された場合に
は、絶縁膜の液面とレジスト膜5の壁部とのなす角は鈍
角になる。
次に、第4図に示すように、アルミニウムドライエツチ
ング用フォトレジスト1焚5を除去し、引続きガラスを
処理を行なう。ガラス化処理濃度としてはたとえば30
0℃〜1000℃までの範囲が許容される。この実施例
のようにアルミニウム配線層の場合には1通常350℃
〜500℃が用いられる。なお、SOG膜がアルミニウ
ム配線層4よりも厚く塗布された場合におけるこの工程
に対応する図を第4A図に示す。
ング用フォトレジスト1焚5を除去し、引続きガラスを
処理を行なう。ガラス化処理濃度としてはたとえば30
0℃〜1000℃までの範囲が許容される。この実施例
のようにアルミニウム配線層の場合には1通常350℃
〜500℃が用いられる。なお、SOG膜がアルミニウ
ム配線層4よりも厚く塗布された場合におけるこの工程
に対応する図を第4A図に示す。
第4図および第4A図に示すように、5OGII60な
いし61はそれぞれ全領域においてほぼ均一の厚みを有
して形成されているので、ガラス化のための熱処理を行
なうとき、歪が生じないためにクラックが生じない。
いし61はそれぞれ全領域においてほぼ均一の厚みを有
して形成されているので、ガラス化のための熱処理を行
なうとき、歪が生じないためにクラックが生じない。
次に、第5図に示すように、アルミニウム配線14上お
よび5OGII160上に層間絶縁膜7を形成する。こ
こで、1間絶縁膜としてはたとえば二酸化硅素膜あるい
はプラズマ窒化膜が用いられる。
よび5OGII160上に層間絶縁膜7を形成する。こ
こで、1間絶縁膜としてはたとえば二酸化硅素膜あるい
はプラズマ窒化膜が用いられる。
これに引続きスルーホール工程等が行なわれるがここで
はその説明を省略する。なお、5OGIIがアルミニウ
ム配a層の膜厚よりも厚く形成された場合を第5A図に
示す。このようにして、表面の平坦な半導体装置が供給
される。
はその説明を省略する。なお、5OGIIがアルミニウ
ム配a層の膜厚よりも厚く形成された場合を第5A図に
示す。このようにして、表面の平坦な半導体装置が供給
される。
なお、この実施例では半導体装置として多層配線に適用
した場合を示したが、金属酸化物半13体型およびバイ
ポーラ型のデバイスにおいて一層配線を行なうときのス
ムースコート膜の下敷摸としてSOG膜を用いてもよい
。この場合には、ガラス化温度としてはたとえば900
’C前後が用いられる。
した場合を示したが、金属酸化物半13体型およびバイ
ポーラ型のデバイスにおいて一層配線を行なうときのス
ムースコート膜の下敷摸としてSOG膜を用いてもよい
。この場合には、ガラス化温度としてはたとえば900
’C前後が用いられる。
[発明の効果]
以上のように、この発明の半導体装置の製造方法によれ
ば、第2の層上にレジスト膜を形成して凸部の高さを轟
くした後、SOG法を用いて流動性絶1tFJを形成し
、その後レジスト膜を除去するようにしているので、流
動性絶縁膜を厚膜化することができ、表面のなだらかな
半導体装置を得ることができる。
ば、第2の層上にレジスト膜を形成して凸部の高さを轟
くした後、SOG法を用いて流動性絶1tFJを形成し
、その後レジスト膜を除去するようにしているので、流
動性絶縁膜を厚膜化することができ、表面のなだらかな
半導体装置を得ることができる。
また、この発明の半導体装置によれば、平坦な表面を有
する第1の層上の予め定める領域には予め定める厚みを
有する第2の1が設けられ、第1の層上の領域であって
、予め定める領域以外の領域には第2の層とほぼ等しい
厚みを有する絶縁膜が設けられるので、半導体装置の表
面をほぼ平坦にすることができ、次の工程で形成される
絶縁膜表面の平坦性を改良することができる。
する第1の層上の予め定める領域には予め定める厚みを
有する第2の1が設けられ、第1の層上の領域であって
、予め定める領域以外の領域には第2の層とほぼ等しい
厚みを有する絶縁膜が設けられるので、半導体装置の表
面をほぼ平坦にすることができ、次の工程で形成される
絶縁膜表面の平坦性を改良することができる。
第1図ないし第5図はこの発明の一実施例の半導体装置
の製造方法を示す工程断面図である。第3A図ないし第
5A図は第2図に示す工程以降の工程における他の実施
例を示す図である。第6図は従来の半導体装pの断面を
示す図である。 図において、1はシリコン基板、2は酸化膜、3はスム
ースコート膜、4はアルミニウム配a層、5はアルミニ
ウムドライエツチング用レジスト膜、60.61は5O
GIl!I、7は層間絶縁膜を示す。 なお、図中、同一または相当部分を示す。
の製造方法を示す工程断面図である。第3A図ないし第
5A図は第2図に示す工程以降の工程における他の実施
例を示す図である。第6図は従来の半導体装pの断面を
示す図である。 図において、1はシリコン基板、2は酸化膜、3はスム
ースコート膜、4はアルミニウム配a層、5はアルミニ
ウムドライエツチング用レジスト膜、60.61は5O
GIl!I、7は層間絶縁膜を示す。 なお、図中、同一または相当部分を示す。
Claims (5)
- (1)表面を平坦化するための絶縁膜を含む半導体装置
の製造方法であつて、 平坦な表面を有する第1の層上の予め定める領域に選択
的に予め定める厚みを有する第2の層を形成するステッ
プと、 前記第2の層上にフォトレジスト膜を形成するステップ
と、 露出した全表面に前記絶縁膜となるべき流動性絶縁膜を
塗布するステップと、 前記フォトレジスト膜をエッチングにより除去するステ
ップとを含む半導体装置の製造方法。 - (2)平坦な表面を有する第1の層と、 前記第1の層上の予め定める領域に選択的に形成され、
予め定める厚みを有する第2の層と、前記第1の層上の
領域であつて、前記予め定める領域以外に形成され、前
記第2の層とほぼ等しい厚みを有する絶縁膜とを備えた
半導体装置。 - (3)前記第1の層は、半導体層または半導体基板上に
形成された絶縁層であることを特徴とする、特許請求の
範囲第2項記載の半導体装置。 - (4)前記第2の層は、導電性を有する配線層であるこ
とを特徴とする、特許請求の範囲第2項記載の半導体装
置。 - (5)前記絶縁膜は、スピン・オン・グラス膜であるこ
とを特徴とする、特許請求の範囲第2項記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16874086A JPS6324625A (ja) | 1986-07-16 | 1986-07-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16874086A JPS6324625A (ja) | 1986-07-16 | 1986-07-16 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6324625A true JPS6324625A (ja) | 1988-02-02 |
Family
ID=15873533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16874086A Pending JPS6324625A (ja) | 1986-07-16 | 1986-07-16 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6324625A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS572521A (en) * | 1980-06-06 | 1982-01-07 | Hitachi Ltd | Forming method for self-alignment multilayer wire |
JPS57145327A (en) * | 1981-03-04 | 1982-09-08 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
JPS59191354A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 半導体装置の製造方法 |
JPS59201424A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-07-16 JP JP16874086A patent/JPS6324625A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS572521A (en) * | 1980-06-06 | 1982-01-07 | Hitachi Ltd | Forming method for self-alignment multilayer wire |
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JPS59201424A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 半導体装置の製造方法 |
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