KR0161467B1 - 반도체장치의 평탄화 방법 - Google Patents
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Abstract
기계화학적 연마공정(CMP) 전에 빛에 의해 경화되는 포토-CVD 막을 이용하여 단차를 보상하여 글로벌(Global) 평탄화를 기할 수 있는 반도체 장치의 평탄화 방법이 개시된다. 본 발명은 하부 구조물들에 의해 단차를 갖는 웨이퍼 상에 셀 간의 절연 및 평탄화를 위한 층간 절연막을 형성하는 공정과, 상기 층간절연막을 상에 빛에 의해 경화될 수 있는 포토-CVD용 전구체(precursor)를 스핀-코팅하는 공정과, 포토 마스크를 사용하여 상기 단차가 낮은 부위의 전구체만을 노광하여 이 감광부위를 경화시키는 공정과, 상기 비 감광부위의 전구체만을 선택적으로 제거하는 공정, 및 상기 결과물을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화하는 공정으로 구성된다.
Description
제1도 내지 제4도 본 발명에 의한 클로벌 평탄화 방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 배선
14 : 층간절연막 16 : 포토-CVD용 프리커져
18 : 포토 마스크
본 발명은 반도체 제조 공정에서의 평탄화 방법에 관한 것으로서, 보다 상세하게는 기계화학적 연마공정(Chemical Mechanical Polishing)전에 빛에 의해 경화되는 포토(photo)-CVD 막을 이용하여 단차를 보상하여 글로벌(Global) 평탄화를 기할 수 있는 반도체 장치의 평탄화 방법에 관한 것이다.
집적회로의 집적도가 증가함과 더불어 다층배선 공정이 실용화됨에 따라, 전극과 금속 배선막 사이에 층간절연층을 형성하는 공정은 제품의 신뢰도에 중요한 영향을 주는 공정 중의 하나가 되었다. 특히, 3층 이상의 다층배선 공정에서는 금속 배선막이 형성되기 전의 층간절연층의 평탄화가 필수적이다.
층간절연층의 우수한 평탄도를 확보하기 위해, 현재, 첫째, 화학-기계적 폴리싱(Chemical Mechanical Polishing) 방법, 둘째, 보론-인이 도우프된 실리콘 (Boron- Phospho- Silicate- Glass; 이하 BPSG라 칭함)막을 침적한 후 고온 열처리하여 이를 리플로우(reflow)시키는 리플로우법 및 세째, 보론과 인의 농도를 증가시켜 평탄도를 개선시키는 방법이 많이 이용되고 있다.
그러나, 상기 두 번째 방법의 경우, 고온에서의 열처리 공정이 필수적이기 때문에, 고집적 MOS 소자에서는 필수적인 얕은 정션(shallow junction) 형성이 어려우며, 세째의 경우, 평탄도 개선을 위해서는, 보론과 인 농도의 증가가 필수적인데, 이는 과다한 보론 합유에 의한 보론 석출물등이 발생하게 되는 문제점을 가진다.
이와 같이, 집적회로의 집적도가 증가함과 더불어 다층배선 공정이 실용화됨에 따라, 층간절연막의 글로벌(Global) 평탄화의 중요성이 가중되고 있으며, 이런 가운데 새로운 평탄화 기술로서 주목받기 시작한것이 전술한 CMP이다.
CMP는 폴리싱 패드와 연마제를 이용한 기계적 성분과 슬러리(slurry) 용액내의 화학적 성분에 의해서 웨이퍼의 표면을 기계-화학적으로 연마하여 평탄화를 이룩하는 기술이다. 이 때문에, 당초에는 청정(Clean)도 문제 등 실용성에 의문을 갖기도 했으나, 종래 방법에 비해 수직방향의 형상 제어성이 뛰어나서 실용화에 대한 기대가 커지고 있다. 이런 상황을 감안하여 반도체 제조장치 메이커에서도 양산 레벨에 대응할 수 있는 CMO 장치에 대한 연구가 심화되고 있는 실정이다.
이러한 CMP가 제대로 이루어지면 이상적으로 글로벌 평탄화(global planarization)을 성취할 수 있기 때문에 후 속의 사진식각 공정의 노광시 광의 난반사에 의한 패턴의 형성이 불량해지는 것을 방지할 수 있다.
그러나, CMP는 여러 요인들 예를 들면, 패드의 유연성, 연마제의 종류, 및 백 프레져(back pressure)와 플레튼 속도 등의 여러 파라미터들에 의해 큰 영향을 받게 된다.
더욱이, 연마 패드는 연마 균일성 및 연마 평탄성 측면에 있어서, 그 경도(Hardness)에 의해 결정된다고 해도 과언이 아니다. 예를 들어, 단단한 것을 사용하면 평탄성은 좋지만 웨이퍼 전면에 걸친 균일한 연마특성을 얻을 수 없으며 웨이퍼면에 긁힘 현상이 일어나기 쉽다.
반면에, 부드러운 패드를 사용하는 경우에는 균일성은 향상되지만 패드가 웨이퍼의 굴곡을 따라 밀착되어 연마면이 경사지게 되며 글로벌 평탄화를 이룩할 수 없다.
이러한 CMP의 한계성을 극복하기 위하여, 최근에는 CMP전에 미리 단차를 보상하는 방법이 사용되고 있다.
예를 들면, 추가로 사진식각 공정을 적용하여 낮은 부위의 단차를 개선한 후 CMP를 적용하여 평탄화를 이루는 방법이나, 단차가 낮은 지역에 더미 패턴(dummy pattern)을 형성시킴으로써 단차를 보상하는 방법 등이 있다.
그러나, 전자는 공정의 복잡성 때문에, 후자는 상기 더미 패턴의 삽입시 위치나 그 크기 등에 제약을 받는다는 단점이 있다.
따라서, 본 발명은 단순한 공정 개선을 통하여 상기 문제점들을 해결하여 글로벌 평탄화를 이룰 수 있는 평탄화 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 평탄화 방법을 하기와 같은 단계들로 이루어진다.
(a)하부 구조물들에 의해 단차를 갖는 웨이퍼 상에 셀 간의 절연 및 평탄화를 위한 층간 절연막을 형성하는 공정.
(b)상기 층간절연막 상에 빛에 의해 경화될 수 있는 포토-VCD용 전구체(precursor)를 스핀-코팅하는 공정.
(c)포토 마스크를 사용하여 상기 단차가 낮은 부위의 전구체만을 노광하여 이 감광부위를 경화시키는 공정.
(d)상기 비 감광부위의 전구체만을 선택적으로 제거하는 공정, 및.
(e)상기 결과물을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화하는 공정.
바람직하게, 상기 포토-CVD용 전구체(precursor)는 SiO2계열의 전구체와 빛에 민감한(sensitive) 물질과의 혼합체로 이루어지며, 상기 SiO2계열의 전구체는 TEOS, 유기 및 무기 SOG(Spin on glass) 중의 어느 하나로 구성된 것을 특징으로 한다.
또한, 상기 비 감광부위의 전구체만을 선택적으로 제거하는 방법으로 에탄올, 메탄올, IPA(Isopropyl alcohol), 또는 아세톤으로 이루어진 유기용매를 이용한 습식 식각법을 사용하는 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면, 빛에 의해 경화될 수 있는 민감한 포토-CVD용 프리커저를 단차 보상물질로 사용하여 고 단차 웨이퍼의 글로벌 평탄화(global planarization)에 용이하다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.
본 발명은 수백 ㎛의 이격거리를 갖고 있는 셀 블록과 셀 블록간의 단차를 보상하기 위하여, 별도의 공정 추가없이 빛에 의해 경화성을 갖는 단차보상 물질을 상기 셀 블록과 셀 블록 사이의 고 단차부위에 선택적으로 형성한 후, CMP 공정을 수행함으로써 손쉽게 웨이퍼 전면에 걸친 글로벌 평탄화를 형성하는 것이다.
포토-CVD용 프리커져(precursor)를 단차보상 물질로 사용하여 웨이퍼 상의 셀 블록간의 고 단차부위에 선택적으로 단차를 없앤 후 평탄화하는 방법을 제1도 내지 제4도의 공정 단면도를 참조하여 설명하면 다음과 같다.
제1도를 참조하여, 어레이 블록으로 배선(12)들이 형성된 반도체 기판(10)의 전면에 각 배선 블록간의 절연 및 평탄화를 위한 층간 절연막(14)을 형성한다. 이어, 상기 셀 블록간의 큰 이격거리에 의해 형성된 층간절연막(14) 표면의 단차부위가 충분히 도포될 수 있을 정도의 두께로 빛에 민감한 포토-CVD용 프리커져(16)를 스핀-코팅(spin-coating) 방법으로 도포한다.
상기 포토-CVD용 전구체(16)는 SiO2계열의 전구체와 빛에 민감한(sensitive) 물질과의 혼합체로 구성되며, 또한 상기 SiO2계열의 전구체는 TEOS, 유기 및 무기 SOG(Spin on glass) 중의 어느 하나로 이루어질 수 있다.
제2도를 참조하여, 상기 도포된 포토-CVD용 프리커져(16) 가운데 리세스(recess)된 충간절연막(14) 상의 프러커저(16) 부위만 빛을 통과시킬 수 있는 포토 마스크(18)을 사용하여 상기 단차가 낮은 부위의 전구체(16)만을 노광한다.
이때, 상기 노광이 된 전구체(16)는 빛 에너지에 의해 막이 경화된다.
제3도는 상기 노광공정에 의해 경화되지 않은 단차가 높은 비 노광부위의 전구체(16)를 선택적으로 제거하는 단계를 나타낸다. 이러한 공정에 의해 전술한 셀 블록간의 낮은 단차부위의 층간절연막(14) 상에 보상된 전구체(16a)가 형성된다.
상기 비 감광부위의 전구체만을 선택적으로 제거하는 방법으로 본 발명에서는, 적당한 솔벤트(sovent)를 사용한 습식 식각법을 사용한다.
이때, 상기 솔벤트로는 에탄올, 메탄올, IPA(Isopropyl alcohol), 및 아세톤으로 이루어진 유기용매 가운데 선택된 어느 하나를 사용하는 것이 바람직하며, BOE(Buffered Oxide Etchant)나 불산(HF) 용액을 사용할 수도 있다.
최종적으로, 상기 경화된 전구체(16a)에 의해 보상된 층간절연막(14)의 전면에 CMP 공정을 수행하면, 제4도에 도시한 바와 같이 단차부위가 넓은 셀 블록 사이에서도 디싱(dishing) 없이 균일하게 연마되어 글로벌 평탄화된 웨이퍼를 얻을 수 있다.
이때, 상기 CMP 공정은 하드 패드, 소프트 패드 또는 이들이 복합된 이중 패드를 사용할 수 있으며, 연마제로는 알루미나, 실리카 계열의 산성 또는 염기성 용액을 사용하는 것이 바람직하다.
이와 같이, 본 발명은 상기 노광 고정시 사용되는 상기 포토 마스크가 정확하게 정렬(align)이 되지 않아도 된다. 즉, 미스얼라인(misalign)에 대한 여유도(margin)이 있으며, 또한 사용하는 빛의 파장에 따라서 다양한 종류의 포토-CVD용 프리커져를 사용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 빛에 의해 경화될 수 있는 민감한 포토-CVD용 프리커저를 단차 보상물질로 사용함으로써, 단차부위가 넓은 셀 블록 사이에서도 디싱(dishing) 없이 글로벌 평탄화된 웨이퍼를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
Claims (6)
- 반도체 장치의 평탄화 방법에 있어서, 하부 구조무들에 의해 단차를 갖는 웨이퍼 상에 셀 간의 절연 및 평탄화를 위한 층간 절연막을 형성하는 공정; 상기 층간절연막 상에 빛에 의해 경화될 수 있는 포토-CVD용 전구체(precursor)를 스핀-코팅하는 공정; 포토 마스크를 사용하여 상기 단차가 낮은 부위의 전구체만을 노광하여 이 감광부위를 경화시키는 공정; 상기 비 감광부위의 전구체만을 선택적으로 제거하는 공정; 및 상기 결과물을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화하는 공정으로 이루어진 반도체 글로벌 평탄화 방법.
- 제1항에 있어서, 상기 포토-CVD용 전구체(precursor)는 SiO2계열의 전구체와 빛에 민감한(sensitive) 물질과의 혼합체로 이루어진 것을 특징으로 하는 평탄화 방법.
- 제2항에 있어서, 상기 SiO2계열의 전구체는 TEOS, 유기 및 무기 SOG(Spin on glass) 중의 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제1항에 있어서, 상기 비 감광부위의 전구체만을 선택적으로 제거하는 방법으로 습식 식각법을 사용하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제4항에 있어서, 상기 습식 식각액으로 에탄올, 메탄올, IPA(Isopropyl alcohol), 및 아세톤으로 이루어진 유기용매 가운데 선택된 어느 하나를 사용하는 것을 특징으로 하는 평탄화 방법.
- 제1항에 있어서, 상기 CMP 수행시 패드는 하드 패드, 소프트 패드 또는 이들이 복합된 이중 패드를 사용하고, 연마제로는 알루미나, 실리카 계열의 산성 또는 염기성 용액을 사용하여 수행하는 것을 특징으로 하는 평탄화 방법.
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| KR (1) | KR0161467B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384877B1 (ko) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 포토레지스트 도포 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11776808B2 (en) | 2020-03-17 | 2023-10-03 | Tokyo Electron Limited | Planarization of spin-on films |
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1995
- 1995-11-29 KR KR1019950044900A patent/KR0161467B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384877B1 (ko) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | 포토레지스트 도포 방법 |
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| Publication number | Publication date |
|---|---|
| KR970030396A (ko) | 1997-06-26 |
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