JPS61216329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61216329A JPS61216329A JP5711485A JP5711485A JPS61216329A JP S61216329 A JPS61216329 A JP S61216329A JP 5711485 A JP5711485 A JP 5711485A JP 5711485 A JP5711485 A JP 5711485A JP S61216329 A JPS61216329 A JP S61216329A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ピ） 産業上の利用分野
本発明は半導体装置の製造方法に関するもので。
特に層間絶縁膜の平担化を下地に対するダメージが殆ん
どなく、又プロセス工程時間も大巾に短縮できる方法で
実現するものである。
どなく、又プロセス工程時間も大巾に短縮できる方法で
実現するものである。
初 従来の技術
従来の半導体装置の製造方法において適用される層間絶
縁膜の平担化法は半導体デバイス上の第１配線パターン
上に１市絶縁膜を配線段差以上の厚さになるように通常
のＯＶＤ法によって膜厚８０００Ａ程度に形成し、その
後レジストを膜厚１μｍ程度塗布し、高温でフローして
レジスト膜表面をなだらかにした後１表面からある一定
の厚さをレジスト材と層間絶縁膜材（通常８１０２）の
エッチレートが等しくなる条件でドライエツチングを行
なうもの（エッチパック法）である。しかし、この方法
ではレジスト材及び層間絶縁膜材のエッチレートが低い
（３３０Ａ／分程度）ため。
縁膜の平担化法は半導体デバイス上の第１配線パターン
上に１市絶縁膜を配線段差以上の厚さになるように通常
のＯＶＤ法によって膜厚８０００Ａ程度に形成し、その
後レジストを膜厚１μｍ程度塗布し、高温でフローして
レジスト膜表面をなだらかにした後１表面からある一定
の厚さをレジスト材と層間絶縁膜材（通常８１０２）の
エッチレートが等しくなる条件でドライエツチングを行
なうもの（エッチパック法）である。しかし、この方法
ではレジスト材及び層間絶縁膜材のエッチレートが低い
（３３０Ａ／分程度）ため。
膜厚の厚いレジスト膜や層間絶縁膜をエツチングするの
に長時間、プラズマ中にクエへ−を曝しておかなくては
ならない。このため、半導体装置を構成するデバイスが
汚染、ダメージを受けやすくなり、ｔた。スルーグツト
の面でも大きな欠点となつ七しまう（１９８４年第３１
回応物予稿集第４６２頁参照）。
に長時間、プラズマ中にクエへ−を曝しておかなくては
ならない。このため、半導体装置を構成するデバイスが
汚染、ダメージを受けやすくなり、ｔた。スルーグツト
の面でも大きな欠点となつ七しまう（１９８４年第３１
回応物予稿集第４６２頁参照）。
ｔ→ 発明が解決しようとする問題点
本発明は従来のエッチパック法に匹敵する平担化度を保
ちながら、エッチパック工程の時間を大巾に短縮しかつ
プラズマエッチパック工程時に主として生じるデバイス
のダメージを低減させ、もって品質の安定な装置を低価
格で提供できる製造方法を提供するものである。
ちながら、エッチパック工程の時間を大巾に短縮しかつ
プラズマエッチパック工程時に主として生じるデバイス
のダメージを低減させ、もって品質の安定な装置を低価
格で提供できる製造方法を提供するものである。
に）問題点を解決するための手段
本発明は半導体デバイス上の第１配線パターンの上に層
間絶縁膜を介して＄２配線パターンを付設する半導体装
置の製造方法において、第２配線パターンを平担な層間
絶縁膜上に形成するために。
間絶縁膜を介して＄２配線パターンを付設する半導体装
置の製造方法において、第２配線パターンを平担な層間
絶縁膜上に形成するために。
層間絶縁膜を構成する酸化膜の上に表面が平担になるよ
うに付設したレジスト膜を、上記第１配線パターン上の
酸化膜が除去されかつ第１配線パターン間の酸化膜が除
去されない程度にアッシングする工程と、残されたレジ
スト膜を使って上記第１配線パターン上の酸化膜の膜厚
をウェットエツチング法によシ小さくする工程とを組み
合せ使用することを特徴とするものである。
うに付設したレジスト膜を、上記第１配線パターン上の
酸化膜が除去されかつ第１配線パターン間の酸化膜が除
去されない程度にアッシングする工程と、残されたレジ
スト膜を使って上記第１配線パターン上の酸化膜の膜厚
をウェットエツチング法によシ小さくする工程とを組み
合せ使用することを特徴とするものである。
（ホ）作 用
本発明は従来のエッチパック法のように酸化膜とレジス
ト膜のエッチレートを等しくする必要がなく、レジスト
膜のみを通常のアッシングで目的の膜厚まで低減させ、
父、ＷＩ化膜もエッチレートの大きいウェットエツチン
グでエツチングを施こすためエッチパックの工程時間は
大巾に短縮されることになる。又、ウェットエツチング
は等方性エツチングであるため段差スロープ部分がレジ
メト膜下に昇圧していてもその侵入部分をも同時にエツ
チングでき、きれいな平担化形状が得られることになる
。
ト膜のエッチレートを等しくする必要がなく、レジスト
膜のみを通常のアッシングで目的の膜厚まで低減させ、
父、ＷＩ化膜もエッチレートの大きいウェットエツチン
グでエツチングを施こすためエッチパックの工程時間は
大巾に短縮されることになる。又、ウェットエツチング
は等方性エツチングであるため段差スロープ部分がレジ
メト膜下に昇圧していてもその侵入部分をも同時にエツ
チングでき、きれいな平担化形状が得られることになる
。
（へ）実施例
第１図〜第５図は本発明方法の１実施例の工程説明図で
ある。第１図において、（１）は半導体デバイスを既に
備える半導体基板であり、（２）はこの半導体基板（１
）の上にバターニングされ半導体デバイスに接続される
第１配線パターンである。ここで半導体デバイスとは例
えばＭＯＢＦｇ’ｒ であり。
ある。第１図において、（１）は半導体デバイスを既に
備える半導体基板であり、（２）はこの半導体基板（１
）の上にバターニングされ半導体デバイスに接続される
第１配線パターンである。ここで半導体デバイスとは例
えばＭＯＢＦｇ’ｒ であり。
その場合、ソース、ドレイン各領域及びゲート絶縁膜を
含んでおシ、上記１！１Ｉ１１配線パターン（２）がゲ
ート電極を形成する。尚、この実施例とは別に。
含んでおシ、上記１！１Ｉ１１配線パターン（２）がゲ
ート電極を形成する。尚、この実施例とは別に。
ゲート電極をも半導体デバイス内にとり込み、上記第１
配線パターン（２）をいわゆる多層配線パターンの下層
配線パターンとみなすようにしても良い。
配線パターン（２）をいわゆる多層配線パターンの下層
配線パターンとみなすようにしても良い。
第１配線パターン（２）は半導体基板（１）上にスパッ
タ法によってンリコン２％含有のアルミニウム材よりな
るアルミニウム膜を堆積させ（膜厚Ｔ１は６０００Ａ程
度）、その後アルミニウム膜をエツチングし、２μｍ程
度のラインアンドスペースで作製されている。
タ法によってンリコン２％含有のアルミニウム材よりな
るアルミニウム膜を堆積させ（膜厚Ｔ１は６０００Ａ程
度）、その後アルミニウム膜をエツチングし、２μｍ程
度のラインアンドスペースで作製されている。
この１８１配線パターン（２）の上に通常のＣＶＤ法で
酸化膜（８１０２）（３）を堆積させ（膜厚′ｒ２はｔ
−１μｍ程度塗布し、レジストが完全にフローしてしま
う条件（１５０℃、１５分）でベークして表面（４１）
が平担なレジスト膜（４）を形成する（′！Ｊ２図）。
酸化膜（８１０２）（３）を堆積させ（膜厚′ｒ２はｔ
−１μｍ程度塗布し、レジストが完全にフローしてしま
う条件（１５０℃、１５分）でベークして表面（４１）
が平担なレジスト膜（４）を形成する（′！Ｊ２図）。
このレジスト膜（４）の膜厚は第１配線パターン（２）
上の酸化膜（１１８１酸化膜部分）（３＆）のところで
約７０００ＡＣ雪で３）、第１配線パターン間の酸化膜
（第２酸化膜部分）（３１））のところで約１４μｍ（
−Ｔａ）（第２酸化膜部分の膜厚（Ｔ５）は′ｌＩ＆１
酸化膜部分の膜厚に比べて１０００Ａ程度小さい）とさ
れている。
上の酸化膜（１１８１酸化膜部分）（３＆）のところで
約７０００ＡＣ雪で３）、第１配線パターン間の酸化膜
（第２酸化膜部分）（３１））のところで約１４μｍ（
−Ｔａ）（第２酸化膜部分の膜厚（Ｔ５）は′ｌＩ＆１
酸化膜部分の膜厚に比べて１０００Ａ程度小さい）とさ
れている。
次に、レジスト膜（４）ｔ、圧力６０ｔリトール。
ＲＦパワー１２００Ｗ、ＩＮ素流量１００８００Ｍの条
件でレジストが上記第２酸化膜部分にのみ約３０００Ａ
程度残るまで０２によるプラズマアッシングを行なう（
第３図）。このときのνジストのエッチレートは約１８
００Ａ／分であるため約６分間の処理時間で良い。その
後、ＩＩＦとＮＨ４Ｆとが１対１０の溶液を使って酸化
膜（３）を約７０００Ａ程度エツチングして平担化する
。このときウェットエツチングで酸化膜をエツチングす
るため、レジスト膜でカバーされた部分も等方性エツチ
ングによりエツチングされ１段差部分のテーパー（３０
）が存在してもテーパ一部分のエツチング残りは殆んど
生じない（第４図）。このときのエッチレートは約１８
０ＯＡ／分であるため約４分で酸化膜の平担化処理は完
了する。レジスト膜のアッシング処ｍｔ含めても約１０
分であシ、従来の上記エッチパック法に比べて約％程度
の時間で平担化が達成される。
件でレジストが上記第２酸化膜部分にのみ約３０００Ａ
程度残るまで０２によるプラズマアッシングを行なう（
第３図）。このときのνジストのエッチレートは約１８
００Ａ／分であるため約６分間の処理時間で良い。その
後、ＩＩＦとＮＨ４Ｆとが１対１０の溶液を使って酸化
膜（３）を約７０００Ａ程度エツチングして平担化する
。このときウェットエツチングで酸化膜をエツチングす
るため、レジスト膜でカバーされた部分も等方性エツチ
ングによりエツチングされ１段差部分のテーパー（３０
）が存在してもテーパ一部分のエツチング残りは殆んど
生じない（第４図）。このときのエッチレートは約１８
０ＯＡ／分であるため約４分で酸化膜の平担化処理は完
了する。レジスト膜のアッシング処ｍｔ含めても約１０
分であシ、従来の上記エッチパック法に比べて約％程度
の時間で平担化が達成される。
その後、レジスト膜（４）を剥離し、ＯｖＤ法によシ平
担化された酸化膜（３）の上に更に酸化膜（５）を約７
０００Ａ程度堆積させ（第５図）（破線（ｄ）は両酸化
膜の境界を模式している。）、その上に第２配線パター
ン（図示省略）を形成する。 ゛（ト） 発明
の効果 本発明方法になる層間絶縁膜の平坦度は従来のエッチパ
ック法によるものと同様なものとなる。
担化された酸化膜（３）の上に更に酸化膜（５）を約７
０００Ａ程度堆積させ（第５図）（破線（ｄ）は両酸化
膜の境界を模式している。）、その上に第２配線パター
ン（図示省略）を形成する。 ゛（ト） 発明
の効果 本発明方法になる層間絶縁膜の平坦度は従来のエッチパ
ック法によるものと同様なものとなる。
また、エッチパックに費やす工程時間も従来方法に比べ
て大巾（約％）に短縮できる。更に１本発明方法ではプ
ラズマ中にウェハーを曝しておくのはレジスト膜のアッ
シング処理中だけでありそのアッシング処理時間も短時
間であるのでデバイスに与えるダメージも大巾に低減で
きる。
て大巾（約％）に短縮できる。更に１本発明方法ではプ
ラズマ中にウェハーを曝しておくのはレジスト膜のアッ
シング処理中だけでありそのアッシング処理時間も短時
間であるのでデバイスに与えるダメージも大巾に低減で
きる。
ハ
程説明図である。
（１）・・・半導体基板、（２）・・・１８１の配線パ
ターン、（３）（５）・・・酸化膜（層間絶縁Ｎ ）
、 （４）・・・レジスト膜。
ターン、（３）（５）・・・酸化膜（層間絶縁Ｎ ）
、 （４）・・・レジスト膜。
Claims (1)
- （１）半導体デバイス上の第１配線パターンの上に層間
絶縁膜を介して第２配線パターンを付設する半導体装置
の製造方法において、前記層間絶縁膜は、（ａ）前記半
導体デバイス上に前記第１配線パターンの厚さ（Ｔ１）
より大きい厚さ（Ｔ２）の酸化膜をＣＶＤ法にて付設す
る第１工程と、（ｂ）この第１工程の前記酸化膜上に最
も厚い個所で前記厚さ（Ｔ１）より厚くかつ表面がほゞ
平担化されているレジスト膜を、レジスト材の塗布及び
フロー処理によつて付設する第２工程と、（ｃ）前記レ
ジスト膜を、前記第１配線パターン上の前記酸化膜（第
１酸化膜部分）を露出しかつ該第１配線パターン間上の
前記酸化膜（第２酸化膜部分）を露出しない程度にアツ
シング除去する第３工程と、（ｄ）前記第２酸化膜部分
上のレジスト膜をマスクとして前記第１酸化膜部分を、
該第１酸化膜部分の膜表面が前記レジスト膜の下面に実
質的に一致する程度にケミカルエッチング法によりエッ
チングする第４工程と、その後（ｅ）前記第２酸化膜部
分上のレジスト膜を除去する第５工程とを備えて形成し
てなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5711485A JPS61216329A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5711485A JPS61216329A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216329A true JPS61216329A (ja) | 1986-09-26 |
Family
ID=13046501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5711485A Pending JPS61216329A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629287A (ja) * | 1992-01-16 | 1994-02-04 | Samsung Electron Co Ltd | 半導体基板の平坦化方法 |
| US6979632B1 (en) | 1995-07-13 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Fabrication method for thin-film semiconductor |
| JP2010141146A (ja) * | 2008-12-12 | 2010-06-24 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-03-20 JP JP5711485A patent/JPS61216329A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629287A (ja) * | 1992-01-16 | 1994-02-04 | Samsung Electron Co Ltd | 半導体基板の平坦化方法 |
| US6979632B1 (en) | 1995-07-13 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Fabrication method for thin-film semiconductor |
| JP2010141146A (ja) * | 2008-12-12 | 2010-06-24 | Fujitsu Ltd | 半導体装置の製造方法 |
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