JPS63265447A - 半導体装置の多層配線の製造方法 - Google Patents
半導体装置の多層配線の製造方法Info
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- JPS63265447A JPS63265447A JP10102887A JP10102887A JPS63265447A JP S63265447 A JPS63265447 A JP S63265447A JP 10102887 A JP10102887 A JP 10102887A JP 10102887 A JP10102887 A JP 10102887A JP S63265447 A JPS63265447 A JP S63265447A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
・本発明は、半導体装置の多層配線の製造方法に関わり
、特に平坦化プロセスの経済性、生産性の改善を図った
多層配線の製造方法に関する。
、特に平坦化プロセスの経済性、生産性の改善を図った
多層配線の製造方法に関する。
（従来の技術）
半導体装置の多層配線の製造方法において、従来から配
線の信頼性を高めるための平坦化プロセスとしてＲＩＥ
技術を用いたエッチバック方式が使用されている。
線の信頼性を高めるための平坦化プロセスとしてＲＩＥ
技術を用いたエッチバック方式が使用されている。
この従来の方法を第４図を参照して説明する。
まず、同図（ａ）に示すように、半導体基板１００上に
任意膜厚の第１層目のアルミニウム（ＡＩ）配線１１０
がパターニングされており、この配線１１０を覆うよう
に、第１層間膜としての二酸化シリコン（Ｓ ｉＯ２）
膜１２０をプラズマＣＶＤ技術を用いて堆積する。しか
る後に、同図（ｂ）に示すようにホトレジストＨ１３０
を回転塗布で形成する。そして適当なベーキング工程を
行なった後に、ＲＩＥ技術を用いて、レジストとＳ ｉ
ｏ ２のエツチング速度がほぼ等しいエツチング条件で
、レジスト膜１３０とＳ ｉＯ２膜１２０を同時にエツ
チングして、同図（Ｃ）に示すようにＡＩ配線１１０上
のＳ ｉＯ２膜１２０がほぼ残存しなくなるまでエッチ
バックを行なう。
任意膜厚の第１層目のアルミニウム（ＡＩ）配線１１０
がパターニングされており、この配線１１０を覆うよう
に、第１層間膜としての二酸化シリコン（Ｓ ｉＯ２）
膜１２０をプラズマＣＶＤ技術を用いて堆積する。しか
る後に、同図（ｂ）に示すようにホトレジストＨ１３０
を回転塗布で形成する。そして適当なベーキング工程を
行なった後に、ＲＩＥ技術を用いて、レジストとＳ ｉ
ｏ ２のエツチング速度がほぼ等しいエツチング条件で
、レジスト膜１３０とＳ ｉＯ２膜１２０を同時にエツ
チングして、同図（Ｃ）に示すようにＡＩ配線１１０上
のＳ ｉＯ２膜１２０がほぼ残存しなくなるまでエッチ
バックを行なう。
この工程の後、残存しているレジスト膜１３０を酸素プ
ラズマ等で灰化処理し、次いで同図（ｄ）に示すように
、第２層間膜としてのＳ ｉ Ｏ２膜１４０を再度プラ
ズマＣＶＤ技術で堆積し、層間接続孔１５０を必要箇所
に開口してその上に第２層目のＡＩ配線１６０を形成す
る。かくして、平坦化がなされた多層配線が完成する。
ラズマ等で灰化処理し、次いで同図（ｄ）に示すように
、第２層間膜としてのＳ ｉ Ｏ２膜１４０を再度プラ
ズマＣＶＤ技術で堆積し、層間接続孔１５０を必要箇所
に開口してその上に第２層目のＡＩ配線１６０を形成す
る。かくして、平坦化がなされた多層配線が完成する。
（発明が解決しようとする問題点）
前述した従来の製造方法は、高価なＲＩＥ技術を用いて
、１〜２μｍもの厚い層をエッチバックするものである
。従って、生産性が低く、工程コストも高くついてしま
う。さらに、ＲＩＥではイオンが半導体基板を照射する
ため、照射ダメージが発生することもある。
、１〜２μｍもの厚い層をエッチバックするものである
。従って、生産性が低く、工程コストも高くついてしま
う。さらに、ＲＩＥではイオンが半導体基板を照射する
ため、照射ダメージが発生することもある。
本発明の目的は、安価でかつ生産性の高い多層配線の製
造方法を提供することにある。
造方法を提供することにある。
（量定点を解決するための手段）
本発明は、第１の配線層上に第１の層間膜を形成しこの
第１の層間膜上にホトレジスト膜を形成した後、まず第
１の層間膜の所定の凸部が露出するまでホトレジスト膜
をエッチバックし、その後に露出した第１の層間膜の凸
部をエツチングして第１の層間膜の平坦性を改善し、そ
の後にレジスト膜を除去して第２の層間膜を形成しその
上に第２の配線層を形成するようにしたものである。
第１の層間膜上にホトレジスト膜を形成した後、まず第
１の層間膜の所定の凸部が露出するまでホトレジスト膜
をエッチバックし、その後に露出した第１の層間膜の凸
部をエツチングして第１の層間膜の平坦性を改善し、そ
の後にレジスト膜を除去して第２の層間膜を形成しその
上に第２の配線層を形成するようにしたものである。
（作 用）
かかる方法によれば、レジスト膜と第１の層間膜を同時
にエツチングする必要はなく、それぞれ別々にエツチン
グすればよいので、ＲＩＥを用いる必要はなく、レジス
ト膜、第１の層間膜のそれぞれに適した化学的なエツチ
ング手段を用いることができる。かかる化学的な手段に
よれば、ＲＩＥより安価となり、かつ多数のウェーハを
例えばロフトごとに同時に処理できるので作業能率が良
く生産性の向上が図れる。
にエツチングする必要はなく、それぞれ別々にエツチン
グすればよいので、ＲＩＥを用いる必要はなく、レジス
ト膜、第１の層間膜のそれぞれに適した化学的なエツチ
ング手段を用いることができる。かかる化学的な手段に
よれば、ＲＩＥより安価となり、かつ多数のウェーハを
例えばロフトごとに同時に処理できるので作業能率が良
く生産性の向上が図れる。
（実施例）
以下、実施例により本発明を説明する。
第１図は本発明の一実施例を示す断面図である。
まず同図（ａ）に示すように、半導体基板１０上に任意
膜厚の第１層目のＡＩ配線１１がパターニングされてお
り、この配線を覆うように、第１層間膜としてのＳ ｉ
Ｏ２膜１２をプラズマＣＶＤ技術を用いて堆積する。そ
の堆積膜厚は、配線間での５１０２膜厚が例えば０．５
〜０．６μｍになるように選定する。次に、同図（ｂ）
に示すように基板表面に低粘度のホトレジスト１３を高
速回転でスピン塗布する。塗布後のレジスト膜厚は、平
坦部で例えば０．５μｍ程度となる。そして、適切なベ
ーキング工程を行なった後に、有機アルカリ例えばＴＭ
ＡＲ（（ＣＨ３） ４Ｎ ＯＨ）をベースにした現像
液を滴下して、基板を回転させながらレジスト膜１３を
基板全面にわたりエツチング除去していき、ＡＩ配線１
１上のレジスト膜１３が除去された時点、つまりＡＩ配
線１１上の５ＩＯ２膜１２が露出した時点でレジストエ
ツチングを終了する。しかる後に、例えば１４０℃での
ベーキングを施し、次いで５１０２用のエッチャント（
例えばフッ酸をベースにしたもの）で露出させたＡＩ配
線上のＳｉＯ２膜１２膜間２（Ｃ）に示すようにエツチ
ング除去してＳ ｔ Ｏ２膜１２の表面を平坦化する。
膜厚の第１層目のＡＩ配線１１がパターニングされてお
り、この配線を覆うように、第１層間膜としてのＳ ｉ
Ｏ２膜１２をプラズマＣＶＤ技術を用いて堆積する。そ
の堆積膜厚は、配線間での５１０２膜厚が例えば０．５
〜０．６μｍになるように選定する。次に、同図（ｂ）
に示すように基板表面に低粘度のホトレジスト１３を高
速回転でスピン塗布する。塗布後のレジスト膜厚は、平
坦部で例えば０．５μｍ程度となる。そして、適切なベ
ーキング工程を行なった後に、有機アルカリ例えばＴＭ
ＡＲ（（ＣＨ３） ４Ｎ ＯＨ）をベースにした現像
液を滴下して、基板を回転させながらレジスト膜１３を
基板全面にわたりエツチング除去していき、ＡＩ配線１
１上のレジスト膜１３が除去された時点、つまりＡＩ配
線１１上の５ＩＯ２膜１２が露出した時点でレジストエ
ツチングを終了する。しかる後に、例えば１４０℃での
ベーキングを施し、次いで５１０２用のエッチャント（
例えばフッ酸をベースにしたもの）で露出させたＡＩ配
線上のＳｉＯ２膜１２膜間２（Ｃ）に示すようにエツチ
ング除去してＳ ｔ Ｏ２膜１２の表面を平坦化する。
この後、配線間の５１０２膜１２上に残存するレジスト
膜１３を酸素プラズマで灰化除去し、その上に同図（ｄ
）に示すように第２層間膜としてのＳｉＯ２膜１４をプ
ラズマＣＶＤ技術を用いて堆積する。そして第１、第２
層間膜 ｉ ０２膜１２．１３の必要箇所に接続孔１５
を開口し、その上に第２層目のＡＩ配線１６を形成する
。こうして、多層配線が完成する。
膜１３を酸素プラズマで灰化除去し、その上に同図（ｄ
）に示すように第２層間膜としてのＳｉＯ２膜１４をプ
ラズマＣＶＤ技術を用いて堆積する。そして第１、第２
層間膜 ｉ ０２膜１２．１３の必要箇所に接続孔１５
を開口し、その上に第２層目のＡＩ配線１６を形成する
。こうして、多層配線が完成する。
このように、本実施例ではＲＩＥを用いずに化学的なエ
ツチング手段でレジスト膜１３および層間５ｉ０２膜１
２をエッチバックするようにしているので、ＲＩＥを用
いる場合に比べずつと安価であると共に、多数のウェー
ハを例えばロフトごと同時に処理できるので生産性も高
い。更に、ウェーハ内のエツチングのばらつきもＲＩＥ
に比べて少なく歩留りが良いという利点もある。
ツチング手段でレジスト膜１３および層間５ｉ０２膜１
２をエッチバックするようにしているので、ＲＩＥを用
いる場合に比べずつと安価であると共に、多数のウェー
ハを例えばロフトごと同時に処理できるので生産性も高
い。更に、ウェーハ内のエツチングのばらつきもＲＩＥ
に比べて少なく歩留りが良いという利点もある。
第２図は、本発明の他の実施例の要部を示す断面図であ
る。
る。
第１図の実施例ではレジスト塗布後現像液でレジストを
エッチバックしたが、第２図の実施例はレジスト塗布後
このレジスト全面に露光を施すものである。
エッチバックしたが、第２図の実施例はレジスト塗布後
このレジスト全面に露光を施すものである。
即ち、まず第１図（ａ）、（ｂ）に示すように第１層間
膜 ｉＯ２膜１２の上にポジ型のレジスト膜１３を塗布
する。次いで、第２図（ａ）に示すように、レジストｌ
１ｉ１３の全面を紫外光２０で露光する。すると、ＡＩ
配線１１の表面は反射率が大きいために、ＡＩ配線１１
上のレジスト膜１３は他の部分より多（露光される（領
域１３′はレジスト膜１３の露光された部分を示す）。
膜 ｉＯ２膜１２の上にポジ型のレジスト膜１３を塗布
する。次いで、第２図（ａ）に示すように、レジストｌ
１ｉ１３の全面を紫外光２０で露光する。すると、ＡＩ
配線１１の表面は反射率が大きいために、ＡＩ配線１１
上のレジスト膜１３は他の部分より多（露光される（領
域１３′はレジスト膜１３の露光された部分を示す）。
この後、第１図の実施例と同様にしてレジスト膜１３の
現像を行なうと、その露光された領域１３′の現像速度
は他の部分より大きいため、第２図（ｂ）に示すように
ＡＩ配線１１上のレジスト膜１３だけが選択的に早く除
去される。しかる後に、第２図（ｃ）に示すように露出
しているＡＩ配線１１上の５ＩＯ２膜１３を選択的にエ
ツチングして５ｌＯ９膜１３の平坦性を改善する。その
後、第１図（ｅ）と同様に残存するレジスト膜１３を灰
化除去した後筒２の層間Ｓ ｉＯ２ａｌを堆積しｍ２層
ＡＩ配線を形成して、多層配線を完成する。
現像を行なうと、その露光された領域１３′の現像速度
は他の部分より大きいため、第２図（ｂ）に示すように
ＡＩ配線１１上のレジスト膜１３だけが選択的に早く除
去される。しかる後に、第２図（ｃ）に示すように露出
しているＡＩ配線１１上の５ＩＯ２膜１３を選択的にエ
ツチングして５ｌＯ９膜１３の平坦性を改善する。その
後、第１図（ｅ）と同様に残存するレジスト膜１３を灰
化除去した後筒２の層間Ｓ ｉＯ２ａｌを堆積しｍ２層
ＡＩ配線を形成して、多層配線を完成する。
このように、ＡＩ配線１１上のレジスト膜１３を選択的
に早く除去することにより、平坦化処理に要する時間を
より短縮することができ生産性は更に向上する。
に早く除去することにより、平坦化処理に要する時間を
より短縮することができ生産性は更に向上する。
第３図は本発明の更に他の実施例の要部を示す断面図で
ある。
ある。
第１図、第２図の実施例ではレジスト膜１３をエッチバ
ックした後に化学的な手段で層間Ｓ ｉＯ２膜１２だけ
をエツチングしたが、本実施例では、ＡＩ配線１１上の
５ＩＯ２膜１２を露出させた後に、従来から用いられて
いるＲＩＥ技術を用いてレジスト膜１３および５ＩＯ２
膜１２を同時にエッチバックする。この方法によれば、
化学的な手段でＳ ｉＯ２膜１２だけをエツチングした
場合に見られる５ＩＯ２膜１２のレジスト膜１３と接す
る部分の尖った角部（第２図（ｃ）参照番号１２′）が
無くなり、第３図に示すように平坦性はさらに改善され
たものとなる。
ックした後に化学的な手段で層間Ｓ ｉＯ２膜１２だけ
をエツチングしたが、本実施例では、ＡＩ配線１１上の
５ＩＯ２膜１２を露出させた後に、従来から用いられて
いるＲＩＥ技術を用いてレジスト膜１３および５ＩＯ２
膜１２を同時にエッチバックする。この方法によれば、
化学的な手段でＳ ｉＯ２膜１２だけをエツチングした
場合に見られる５ＩＯ２膜１２のレジスト膜１３と接す
る部分の尖った角部（第２図（ｃ）参照番号１２′）が
無くなり、第３図に示すように平坦性はさらに改善され
たものとなる。
以上説明したように本発明によれば、ＲＩＥを用いずに
化学的なエツチング手段により平坦化工程が行なえるの
で、生産性が高く、かつ安価に平坦性の良好な多層配線
を形成することが可能となる。
化学的なエツチング手段により平坦化工程が行なえるの
で、生産性が高く、かつ安価に平坦性の良好な多層配線
を形成することが可能となる。
第１図は本発明に係る多層配線製造方法の一実施例を示
す断面図、第２図は本発明の他の実施例においてホトレ
ジスト膜を露光してこれをエッチバックする工程を示す
断面図、第３図は本発明の更に別の実施例においてホト
レジスト膜のエッチバック後ＲＩＥを用いてホトレジス
ト膜および層間Ｓ ｉＯ２膜をエッチバックした状態を
示す断面図、第４図は従来の多層配線製造方法を示す断
面図である。 １０・・・半導体基板、１１・・・第１層目ＡＩ配線、
１２・・・第１ＪＷ間膜としてのＳ ｉ ０２ ｍ−１
３・・・ホトレジスト膜、１３′・・・ホトレジスト膜
の露光された領域、１４・・・第２層間膜としての５１
０２膜、１６・・・第２層目ＡＩ配線、２０・・・紫外
光。 出願人代理人 佐 藤 −雄 罷２ 図 ■
す断面図、第２図は本発明の他の実施例においてホトレ
ジスト膜を露光してこれをエッチバックする工程を示す
断面図、第３図は本発明の更に別の実施例においてホト
レジスト膜のエッチバック後ＲＩＥを用いてホトレジス
ト膜および層間Ｓ ｉＯ２膜をエッチバックした状態を
示す断面図、第４図は従来の多層配線製造方法を示す断
面図である。 １０・・・半導体基板、１１・・・第１層目ＡＩ配線、
１２・・・第１ＪＷ間膜としてのＳ ｉ ０２ ｍ−１
３・・・ホトレジスト膜、１３′・・・ホトレジスト膜
の露光された領域、１４・・・第２層間膜としての５１
０２膜、１６・・・第２層目ＡＩ配線、２０・・・紫外
光。 出願人代理人 佐 藤 −雄 罷２ 図 ■
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に所定パターンの第１の配線層を形成
する工程と、前記第１の配線層上に第１の層間膜を形成
する工程と、前記第１の層間膜上にホトレジスト膜を形
成する工程と、前記第１の層間膜の所定の凸部が露出す
るまで前記レジスト膜をエッチバックする工程と、露出
させた前記第１の層間膜の所定の凸部をエッチング除去
する工程と、この層間膜エッチング工程の後に残存する
前記レジスト膜を除去する工程と、このレジスト膜除去
工程の後に前記第１の層間膜上に第２の層間膜を形成す
る工程と、前記第２の層間膜上に第２の配線層を形成す
る工程とを備えた半導体装置の多層配線の製造方法。 ２、前記第１の配線層はアルミニウムなどの光の反射率
の大きい材料で形成され、前記レジスト膜はポジ型であ
り、前記レジスト膜エッチバック工程において、前記レ
ジスト膜の全面を露光し、前記第１の配線層からの光反
射により多く露光された前記第１の配線層上のレジスト
膜を他の部分のレジスト膜より早くエッチバックするよ
うにした特許請求の範囲第１項記載の半導体装置の多層
配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10102887A JPS63265447A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10102887A JPS63265447A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の多層配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265447A true JPS63265447A (ja) | 1988-11-01 |
Family
ID=14289728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10102887A Pending JPS63265447A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019529A (ja) * | 2004-07-01 | 2006-01-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-04-23 JP JP10102887A patent/JPS63265447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019529A (ja) * | 2004-07-01 | 2006-01-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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