JP2006019529A

JP2006019529A - 半導体装置の製造方法

Info

Publication number: JP2006019529A
Application number: JP2004196096A
Authority: JP
Inventors: Masako Yajima; 理子矢嶋; Satomi Kajiwara; 里美梶原; Tadashi Hebinuma; 匡蛇沼
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-07-01
Filing date: 2004-07-01
Publication date: 2006-01-19

Abstract

【課題】基板表面の微細な溝内にエッチングレートの異なる２層の絶縁膜を、その表面が溝以外の部分の表面とほぼ平坦になるように、埋め込むこと。
【解決手段】溝１２を有する半導体基板１１の表面に、絶縁性の高い第１の絶縁膜１３を形成し、その表面に、流動性が高く、かつ第１の絶縁膜１３よりもエッチングレートの高い第２の絶縁膜１４を形成する。第２の絶縁膜１４の表面にレジスト３１を塗布し、通常よりも長時間、レジスト３１を現像液に浸漬して、溝１２の上の部分が溝１２以外の部分よりも厚くなるようにレジスト３１を残す。第１の絶縁膜１３、第２の絶縁膜１４およびレジスト３１よりなる積層構造の全面に対して、酸化膜のエッチングレートよりもレジスト３１のエッチングレートの方が低くなる条件でエッチバックを行い、溝１２内にのみ第１の絶縁膜１３および第２の絶縁膜１４を、その表面が溝１２以外の部分と平坦になるように残す。
【選択図】図４

Description

この発明は、縦型パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）等の半導体装置の製造方法に関し、特に、基板表面の溝内にエッチングレートの異なる２層の絶縁膜を埋め込み、それらの絶縁膜を平坦にエッチバックする半導体装置の製造方法に関する。

従来より、セルピッチを十分に小さくして低オン抵抗を実現するため、基板表面に微細な溝を形成し、その溝の側面に沿って深さ方向にチャネルを形成した縦型ＭＯＳＦＥＴが公知である（例えば、特許文献１、特許文献２、特許文献３参照。）。このような構造のＭＯＳＦＥＴにおいて、溝と溝との間の部分（以下、メサ部とする）を縮小するため、層間絶縁膜をシリコン基板の表面以下にエッチバックし、メサ部全面でコンタクト領域を形成する構造が提案されている。

この提案に用いられる層間絶縁膜には、高い耐圧と、微細な溝内への埋め込みが可能な程度に良好な埋め込み性が要求される。しかし、層間絶縁膜の耐圧と埋め込み性とはトレードオフの関係にあるため、耐圧と埋め込み性の両方を満たす絶縁膜を探し出すことは、極めて困難である。そこで、層間絶縁膜を、高い耐圧を有する絶縁膜と、流動性があって埋め込み性の良い絶縁膜とからなる２層構造にすることが考えられている。

このような２層構造の層間絶縁膜を有する半導体装置の製造方法について説明する。図８〜図１０は、従来の製造方法により製造される半導体装置の製造途中の状態を示す断面図である。まず、図８に示すように、微細な溝２が形成された半導体基板１上に、耐圧を確保するための第１の絶縁膜３を積層する。ついで、図９に示すように、第１の絶縁膜３の上に、流動性のある埋め込み性の良い第２の絶縁膜４を積層する。

ついで、図１０に示すように、ＲＩＥ（反応性イオンエッチング）により第１および第２の絶縁膜３，４が溝２上で半導体基板の表面以下となるまでエッチバックを行い、メサ部５の全面でコンタクトを形成する。図１０に示すように、メサ部５の上に絶縁膜３，４の残りがほとんどなく、かつ溝２内には絶縁膜が半導体基板１の表面とほぼ同じ高さまで埋まっている状態が理想的である。

２層構造の絶縁膜をエッチングする方法として、以下のような方法が公知である。例えば、半導体基板上に酸化膜を堆積し、その上にＢＰＳＧ膜を形成した後、酸化膜とＢＰＳＧ膜のエッチングレートがほぼ等しくなるエッチング条件、またはＢＰＳＧ膜に比べて酸化膜のエッチングレートが速くなるエッチング条件で異方性ドライエッチングを行って、ＢＰＳＧ膜と酸化膜をエッチバックする（例えば、特許文献４参照。）。また、ゲート電極の側面上に、ＨＴＯ膜等とＢＰＳＧ膜等とを含むサイドウォールを形成し、そのサイドウォールをウェットエッチングして、ＢＰＳＧ膜を選択的に除去する（例えば、特許文献５参照。）。

また、シリコン酸化膜をＢＰＳＧ膜上に堆積し、シリコン酸化膜上にフォトレジストを形成し、レジストをパターニングし、そのパターニングされたレジストをマスクとしてシリコン酸化膜およびＢＰＳＧ膜のウェットエッチングを行う（例えば、特許文献６、特許文献７参照。）。ところで、段差のある下地にレジストを平坦に塗布し、そのレジストの膜厚を、塗布直後の膜厚よりも積極的に薄くした後、露光、現像を行って、レジストパターンを段差の下部に形成する方法が公知である（例えば、特許文献８参照。）。

特開２００３−１０１０２７号公報特開２００２−２８０５５３号公報特開２００３−２５８２５５号公報特開２００２−２６１１７号公報特開２００３−４５８９４号公報特開２００３−１０９９７０号公報特開２００３−３３８６２７号公報特開２００２−１００５５３号公報

上述したように、２層構造の層間絶縁膜をエッチバックした場合の理想的な状態は、図１０に示す通りであるが、実際には、図１１に示すように、エッチバックによって、溝２内に埋め込まれた絶縁膜の表面は、メサ部５の表面より低くなってしまう。これは、図９に示すように、第２の絶縁膜４の、溝２の中央部の上の部分が窪んだ形状となるからである。つまり、メサ部５の上では、第１の絶縁膜３とこれよりもエッチングレートの高い第２の絶縁膜４の両方がエッチングされるのに対して、溝２の上では、エッチングレートの高い第２の絶縁膜４のみがエッチングされるということである。

第１の絶縁膜３と第２の絶縁膜４のエッチングレートが同程度であれば問題ないが、図７に示すように、ＨＴＯ膜等の第１の絶縁膜３とＢＰＳＧ膜等の第２の絶縁膜４のエッチングレートは著しく異なる。そのため、エッチング条件を調整することによって両者のエッチングレートを同程度にすることは困難である。

この発明は、上述した従来技術による問題点を解消するため、基板表面の微細な溝内にエッチングレートの異なる２層の絶縁膜を、その表面が溝以外の部分の表面とほぼ平坦になるように、埋め込むことができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、表面に溝を有する半導体基板の表面に、第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜の表面に、前記第１の絶縁膜よりもエッチングレートの高い第２の絶縁膜を形成する第２の工程と、前記第２の絶縁膜の表面に、前記第２の絶縁膜よりも流動性の高いレジストを塗布する第３の工程と、前記レジストをエッチングして、前記溝の上の部分が溝以外の部分よりも厚くなるように前記レジストを残す第４の工程と、前記第１の絶縁膜、前記第２の絶縁膜および前記レジストよりなる積層構造の全面に対してエッチバックを行って、前記溝内にのみ前記第１の絶縁膜および前記第２の絶縁膜を残す第５の工程と、を含むことを特徴とする。

この請求項１の発明によれば、第５の工程では、まず、溝以外の部分でレジストが消失する。そして、溝以外の部分の第２の絶縁膜のエッチングがある程度、進んだ時点で、溝の上の部分のレジストが消失する。さらにエッチングが進むと、溝の上の部分では、第２の絶縁膜のエッチングが進む。一方、溝以外の部分では、第２の絶縁膜が消失して、第２の絶縁膜よりもエッチングレートの低い第１の絶縁膜のエッチングが始まる。そして、エッチング条件が適切に設定されていれば、溝以外の部分で第１の絶縁膜が消失する時点で、溝の上の部分の第２の絶縁膜の表面が、溝以外の部分の表面とほぼ平坦になる。

また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第４の工程は、長時間、前記レジストを現像液に接触させることを特徴とする。この請求項２の発明によれば、第２の絶縁膜上に平坦な表面のレジストを薄く残すことができる。

また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記第５の工程は、絶縁膜のエッチングレートよりもレジストのエッチングレートの方が低いエッチング条件で行うことを特徴とする。

この請求項３の発明によれば、レジストの、溝の上の部分が、溝以外の部分よりも厚く残っているので、エッチバックにより、溝以外の部分のレジストが消失し、第２の絶縁膜がある程度エッチングされた時点で、溝の上の部分のレジストが消失する。さらにエッチバックが進むと、溝の上の部分では、第２の絶縁膜がエッチングされ、一方、溝以外の部分では、残っている第２の絶縁膜とそれよりもエッチングレートの低い第１の絶縁膜がエッチングされるので、第１の絶縁膜と第２の絶縁膜とのエッチングレートの違いが原因で、溝の上の部分が溝以外の部分よりも深くエッチングされるのを抑えることができる。従って、溝の部分の絶縁膜の表面と溝以外の部分の表面とを平坦にすることができる。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記第５の工程は、絶縁膜をエッチングするための一般的な成分のガスを、途中でガス成分を変更することなく供給し続けることを特徴とする。この請求項４の発明によれば、ＣＭＰのような高価な装置を使用する必要がない。また、レジストを用いた場合の通常のエッチバックと同様に、エッチバック中にガス成分の変更などの複雑な操作を行う必要がない。

また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記第１の工程は、前記第１の絶縁膜として前記第２の絶縁膜よりも絶縁性の高い絶縁膜を形成し、前記第２の工程は、前記第２の絶縁膜として前記第１の絶縁膜よりも流動性の高い絶縁膜を形成することを特徴とする。この請求項５の発明によれば、第２の絶縁膜の表面がほぼ平坦で、かつ溝の中央部の上の部分がやや窪んだ形状となるので、第４の工程で、溝の上の部分が溝以外の部分よりも厚くなるようにレジストを残すことができる。

本発明にかかる半導体装置の製造方法によれば、基板表面の微細な溝内にエッチングレートの異なる２層の絶縁膜を、その表面が溝以外の部分の表面とほぼ平坦になるように、埋め込むことができるという効果を奏する。

以下に図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。特に限定するものではないが、ここでは、トレンチゲート構造を有するｎチャネル型ＭＯＳＦＥＴを例にして説明する。

まず、本発明の実施の形態にかかる製造方法により製造される半導体装置の構造について説明する。図６に示すように、ｎ⁺型半導体基板１１の上にｎ^-型エピタキシャル半導体層２１が積層されている。ｎ^-型エピタキシャル半導体層２１の表面層には、Ｐ型ウェル領域２２が形成されている。さらに、Ｐ型ウェル領域２２の表面層には、ｎ⁺型ソース領域２３とｐ⁺コンタクト領域２４が形成されている。

ｎ^-型エピタキシャル半導体層２１の表面層には、Ｐ型ウェル領域２２およびｎ⁺型ソース領域２３に接して、溝１２が形成されている。溝１２の内壁面には、ゲート絶縁膜２５が形成されている。溝１２の、ゲート絶縁膜２５の内側には、ゲート電極２６が埋め込まれている。溝１２の、ゲート絶縁膜２５およびゲート電極２６の上の部分には、第１の絶縁膜１３および第２の絶縁膜１４が埋め込まれている。第１および第２の絶縁膜１３，１４の表面は、溝１２とその隣の溝１２との間のメサ部１５の表面とほぼ平坦になっている。

上述した構成の半導体装置の製造方法について、図１〜図６を参照しながら説明する。図１に示すように、周知の方法に従って、ｎ⁺型半導体基板１１上に、ｎ^-型エピタキシャル半導体層２１、Ｐ型ウェル領域２２、ｎ⁺型ソース領域２３、ｐ⁺コンタクト領域２４、溝１２、ゲート絶縁膜２５およびゲート電極２６を形成する。その後、メサ部１５、ゲート絶縁膜２５およびゲート電極２６の上に、第１の絶縁膜１３として絶縁性の高い例えばＨＴＯ膜を成長させる。

特に限定しないが、第１の絶縁膜１３の膜厚は、例えば２０００オングストロームである。絶縁性の高い膜は流動性に乏しいため、第１の絶縁膜１３は、溝１２の内壁面に沿うように形成される。ついで、図２に示すように、第１の絶縁膜１３の表面に、第２の絶縁膜１４として流動性の高い例えばＢＰＳＧ膜を堆積する。第２の絶縁膜１４の流動性が高いので、第２の絶縁膜１４の表面はほぼ平坦になるが、溝１２の中央部の上の部分がやや窪んだ形状となる。

ついで、図３に示すように、第２の絶縁膜１４の表面にレジスト３１を積層する。特に限定しないが、レジスト３１として、例えば東京応化工業株式会社製のｉ線ポジ型レジストを用いることができる。この場合、レジスト３１の厚さを例えば１〜１．５μｍとし、例えば９０℃で６０秒間のプリベークを行う。そして、レジスト３１を積層した状態の半導体基板を、通常よりも長時間、現像液に浸漬して、レジスト３１を徐々にエッチングする。

ここでは、現像液として、例えばアルカリ（ＴＭＡＨ（水酸化テトラメチルアンモニウム［（ＣＨ₂）₄Ｎ］⁺ＯＨ^-）２．３８％）水溶液を用いることができる。また、半導体基板を現像液に浸漬する時間は、例えば３分程度である。そして、例えばレジスト３１が溝１２の上の部分での第２の絶縁膜１４の落ち込み量の２倍程度の薄さになるまで均一に、レジスト３１のエッチングを行う。図４に示すように、第２の絶縁膜１４の表面は、ほぼ平坦であり、かつ溝１２の中央部の上の部分がやや窪んだ形状となっている。従って、ここでのエッチングによってレジスト３１の表面が平坦になると、レジスト３１は、第２の絶縁膜１４の表面に、溝１２の上の部分がメサ部１５の上の部分よりも厚くなるように残る。

ついで、レジスト３１、第２の絶縁膜１４および第１の絶縁膜１３の全面に対してエッチバックを行う。このときには、酸化膜のエッチングを行う際に用いられる一般的なガス成分のエッチングガスが用いられる。また、エッチング条件も、酸化膜のエッチングを行う際の一般的な条件と同様である。この場合、酸化膜のエッチングレートよりもレジストのエッチングレートの方が低くなる。また、エッチングの途中でガス成分を変更する必要はなく、常に一定のガス成分のエッチングガスを供給し続ければよい。

このような条件でエッチングを行うと、図５に示すように、まず、レジスト３１の、メサ部１５の上の部分が消失し、その後、第２の絶縁膜１４の、メサ部１５の上の部分のエッチングがある程度、進んだ時点で、レジスト３１の、溝１２の上の部分が消失する。さらにエッチングが進むと、溝１２の上の部分では、第２の絶縁膜１４のエッチングが進む。一方、メサ部１５の上の部分では、第２の絶縁膜１４が消失して、第２の絶縁膜１４よりもエッチングレートの低い第１の絶縁膜１３のエッチングが始まる。そして、第１の絶縁膜１３の、メサ部１５の上の部分が消失する時点でエッチングを終了する。

このとき、図６に示すように、溝１２の上の部分には、第１の絶縁膜１３および第２の絶縁膜１４が溝１２の上半部に埋め込まれたように残り、かつ溝１２の上の部分の第１および第２の絶縁膜１３，１４の表面は、メサ部１５の表面とほぼ平坦になる。換言すれば、このエッチングの終了時点で、溝１２の上の部分の表面がメサ部１５の表面とほぼ平坦になるように、第１の絶縁膜１３および第２の絶縁膜１４の種類と形成時の厚さや、レジスト３１の種類と現像後の厚さを選択し、レジスト３１、絶縁膜１４および１３をエッチングする際のガスや条件を選択する。

一例として、図７に、ＨＴＯ膜とＢＰＳＧ膜とｉ線ポジ型レジスト（東京応化工業株式会社）の各エッチングレートを比較した図を示す。以後、図示省略するが、メタル配線や層間絶縁膜やパッシベーション膜などを形成し、周知の構造の半導体装置ができあがる。

以上説明したように、実施の形態によれば、ＣＭＰのような高価な装置を使用することなく、またエッチバック工程の途中でエッチングガス比を変えることなく、基板表面の微細な溝１２内にエッチングレートの異なる２層の絶縁膜１３，１４を、その表面がメサ部１５の表面とほぼ平坦になるように、埋め込むことができる。従って、セルピッチの縮小により低オン抵抗を実現するＭＯＳＦＥＴを容易に製造することができる。

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、第１の絶縁膜１３が第２の絶縁膜１４よりも絶縁性が高く、かつ第２の絶縁膜１４が第１の絶縁膜１３よりも流動性が高く、さらに第２の絶縁膜１４が第１の絶縁膜１３よりもエッチングレートが高ければ、第１の絶縁膜１３および第２の絶縁膜１４は、それぞれＨＴＯ膜およびＢＰＳＧ膜に限らない。また、レジスト３１も第２の絶縁膜１４よりも流動性が高ければ、他のものでもよい。

さらに、レジスト３１、第１の絶縁膜１３および第２の絶縁膜１４をエッチングする際の条件は、酸化膜のエッチングレートよりもレジスト３１のエッチングレートの方が低ければ、他の条件でもよい。また、レジスト３１のプリベーク条件や現像液への浸漬によるエッチング条件なども種々変更可能である。さらに、本発明は、トレンチの側面に沿って深さ方向にチャネルを形成した縦型ＭＯＳＦＥＴ以外にも、トレンチ構造を有する半導体装置の製造に適用することができる。

以上のように、本発明にかかる半導体装置の製造方法は、トレンチ構造を有する半導体装置の製造に有用であり、特に、トレンチの側面に沿って深さ方向にチャネルを形成した縦型ＭＯＳＦＥＴの製造に適している。

本発明の実施の形態にかかる製造方法により製造される半導体装置の製造途中の状態を示す断面図である。本発明の実施の形態にかかる製造方法により製造される半導体装置の製造途中の状態を示す断面図である。本発明の実施の形態にかかる製造方法により製造される半導体装置の製造途中の状態を示す断面図である。本発明の実施の形態にかかる製造方法により製造される半導体装置の製造途中の状態を示す断面図である。本発明の実施の形態にかかる製造方法により製造される半導体装置の製造途中の状態を示す断面図である。本発明の実施の形態にかかる製造方法により製造される半導体装置の製造途中の状態を示す断面図である。ＨＴＯ膜とＢＰＳＧ膜とレジストのエッチングレートを比較する特性図である。従来の製造方法により製造される半導体装置の製造途中の状態を示す断面図である。従来の製造方法により製造される半導体装置の製造途中の状態を示す断面図である。従来の製造方法により製造される半導体装置の製造途中の状態を示す断面図である。従来の製造方法により製造される半導体装置の製造途中の状態を示す断面図である。

符号の説明

１１ｎ⁺型半導体基板
１２溝
１３第１の絶縁膜
１４第２の絶縁膜
３１レジスト

Claims

表面に溝を有する半導体基板の表面に、第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜の表面に、前記第１の絶縁膜よりもエッチングレートの高い第２の絶縁膜を形成する第２の工程と、
前記第２の絶縁膜の表面に、前記第２の絶縁膜よりも流動性の高いレジストを塗布する第３の工程と、
前記レジストをエッチングして、前記溝の上の部分が溝以外の部分よりも厚くなるように前記レジストを残す第４の工程と、
前記第１の絶縁膜、前記第２の絶縁膜および前記レジストよりなる積層構造の全面に対してエッチバックを行って、前記溝内にのみ前記第１の絶縁膜および前記第２の絶縁膜を残す第５の工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第４の工程は、長時間、前記レジストを現像液に接触させることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第５の工程は、絶縁膜のエッチングレートよりもレジストのエッチングレートの方が低いエッチング条件で行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記第５の工程は、絶縁膜をエッチングするための一般的な成分のガスを、途中でガス成分を変更することなく供給し続けることを特徴とする請求項３に記載の半導体装置の製造方法。
前記第１の工程は、前記第１の絶縁膜として前記第２の絶縁膜よりも絶縁性の高い絶縁膜を形成し、前記第２の工程は、前記第２の絶縁膜として前記第１の絶縁膜よりも流動性の高い絶縁膜を形成することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。