JPH05166808A - 半導体装置における平坦化膜の製造方法 - Google Patents
半導体装置における平坦化膜の製造方法Info
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- JPH05166808A JPH05166808A JP33481491A JP33481491A JPH05166808A JP H05166808 A JPH05166808 A JP H05166808A JP 33481491 A JP33481491 A JP 33481491A JP 33481491 A JP33481491 A JP 33481491A JP H05166808 A JPH05166808 A JP H05166808A
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Abstract
(57)【要約】
【目的】 ＳＯＧ材料を用いた平坦化膜の製造方法にお
いて、優れた平坦化度を有する製造方法を提供すること
である。 【構成】 （Ａ）絶縁層１１上に配線層１２を形成す
る。（Ｂ）プラズマエンハンストＣＶＤ法を用いて、酸
化シリコン層１３を形成する。（Ｃ）ＳＯＧ層１４を形
成する。（Ｄ）レジスト層１５を形成する。（Ｅ）酸素
プラズマ処理により、レジスト層１５を所定の厚さにエ
ッチングする。（Ｆ）プラズマドライエッチングにより
エッチバックを行う。このとき、エッチングレ―トが
“ＳＯＧ層１４＞酸化シリコン層１３＞レジスト層１
５”となるようにする。（Ｇ）このようにして平坦化形
状を得る。（Ｈ）残されたレジスト層１５を除去する。
ＰＳＧ層１６を形成する。
いて、優れた平坦化度を有する製造方法を提供すること
である。 【構成】 （Ａ）絶縁層１１上に配線層１２を形成す
る。（Ｂ）プラズマエンハンストＣＶＤ法を用いて、酸
化シリコン層１３を形成する。（Ｃ）ＳＯＧ層１４を形
成する。（Ｄ）レジスト層１５を形成する。（Ｅ）酸素
プラズマ処理により、レジスト層１５を所定の厚さにエ
ッチングする。（Ｆ）プラズマドライエッチングにより
エッチバックを行う。このとき、エッチングレ―トが
“ＳＯＧ層１４＞酸化シリコン層１３＞レジスト層１
５”となるようにする。（Ｇ）このようにして平坦化形
状を得る。（Ｈ）残されたレジスト層１５を除去する。
ＰＳＧ層１６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における平
坦化膜の製造方法に関する。
坦化膜の製造方法に関する。
【０００２】
【従来の技術】図３は、半導体装置における平坦化膜の
製造方法の従来例を示した製造工程断面図である。以
下、図３（Ａ）〜（Ｄ）にしたがって説明する。
製造方法の従来例を示した製造工程断面図である。以
下、図３（Ａ）〜（Ｄ）にしたがって説明する。
【０００３】（Ａ）シリコン基板（図示せず）の主面側
に形成された絶縁層３１上に、配線層３２を形成する。
続いて、プラズマエンハンストＣＶＤ法を用いて、酸化
シリコン層３３を形成する。この酸化シリコン層３３
は、配線層３２に起因する下地の凸凹に対応して、凸部
３３ａおよび凹部３３ｂを有している。
に形成された絶縁層３１上に、配線層３２を形成する。
続いて、プラズマエンハンストＣＶＤ法を用いて、酸化
シリコン層３３を形成する。この酸化シリコン層３３
は、配線層３２に起因する下地の凸凹に対応して、凸部
３３ａおよび凹部３３ｂを有している。
【０００４】（Ｂ）平坦化をするため、酸化シリコン層
３３上に無機系ＳＯＧ（スピンオングラス）材料を数回
重ねて塗布し、引き続きキュアを行い、ＳＯＧ層３４を
形成する。
３３上に無機系ＳＯＧ（スピンオングラス）材料を数回
重ねて塗布し、引き続きキュアを行い、ＳＯＧ層３４を
形成する。
【０００５】（Ｃ）エッチバック法により、ＳＯＧ層３
４および酸化シリコン層３３を除去する。このエッチバ
ック処理の主たる目的は、凸部３３ａ上にＳＯＧ層３４
が形成されていると配線層３２上にコンタクト用スル―
ホ―ルを形成するときに不都合が生じるため、それを防
止することである。
４および酸化シリコン層３３を除去する。このエッチバ
ック処理の主たる目的は、凸部３３ａ上にＳＯＧ層３４
が形成されていると配線層３２上にコンタクト用スル―
ホ―ルを形成するときに不都合が生じるため、それを防
止することである。
【０００６】（Ｄ）常圧ＣＶＤ法等により、ＰＳＧ（リ
ンシリケイトグラス）層３５を形成する。
ンシリケイトグラス）層３５を形成する。
【０００７】
【発明が解決しようとする課題】上記従来の方法では、
エッチバック処理の際に、酸化シリコン層３３の凹部３
３ｂに埋め込まれたれたＳＯＧ層３４が大幅にエッチン
グされ、エッチバック処理を行う前よりも平坦化度が悪
化してしまう場合があった。
エッチバック処理の際に、酸化シリコン層３３の凹部３
３ｂに埋め込まれたれたＳＯＧ層３４が大幅にエッチン
グされ、エッチバック処理を行う前よりも平坦化度が悪
化してしまう場合があった。
【０００８】本発明の目的は、ＳＯＧ材料を用いた平坦
化膜の製造方法において、優れた平坦化度を有する製造
方法を提供することである。
化膜の製造方法において、優れた平坦化度を有する製造
方法を提供することである。
【０００９】
【課題を解決するための手段】本発明における平坦化膜
の製造方法は、半導体基板の主面側に所定の絶縁材料を
用いて凸部および凹部を有する第１絶縁層を形成する工
程と、上記第１絶縁層上にＳＯＧ材料を用いて第２絶縁
層を形成する工程と、上記第２絶縁層上にレジスト材料
を用いて第３絶縁層を形成する工程と、上記レジスト材
料のエッチングレ―トが上記絶縁材料および上記ＳＯＧ
材料のエッチングレ―トよりも小さいエッチングガスを
用いて上記第１絶縁層、上記第２絶縁層および上記第３
絶縁層をエッチングする工程とを有する。
の製造方法は、半導体基板の主面側に所定の絶縁材料を
用いて凸部および凹部を有する第１絶縁層を形成する工
程と、上記第１絶縁層上にＳＯＧ材料を用いて第２絶縁
層を形成する工程と、上記第２絶縁層上にレジスト材料
を用いて第３絶縁層を形成する工程と、上記レジスト材
料のエッチングレ―トが上記絶縁材料および上記ＳＯＧ
材料のエッチングレ―トよりも小さいエッチングガスを
用いて上記第１絶縁層、上記第２絶縁層および上記第３
絶縁層をエッチングする工程とを有する。
【００１０】
【実施例】図１は、半導体装置（集積回路）における平
坦化膜の製造方法の実施例を示した製造工程断面図であ
る。
坦化膜の製造方法の実施例を示した製造工程断面図であ
る。
【００１１】下側絶縁層１１は、シリコン基板（図示せ
ず）の主面側に所定の絶縁材料を用いて形成されてい
る。配線層１２は、アルミニウムを用いて形成されてい
る。酸化シリコン層１３は、第１絶縁層を構成するもの
であり、配線層１２に起因する下地の凸凹に対応して凸
部１３ａおよび凹部１３ｂを有している。ＳＯＧ層１４
は、第２絶縁層を構成するものであり、無機系ＳＯＧ
（スピンオングラス）材料を用いて形成されている。レ
ジスト層１５は、第３絶縁層を構成するものであり、フ
ォトレジスト材料を用いて形成されている。ＰＳＧ（リ
ンシリケイトグラス）層１６は、常圧ＣＶＤ法等により
形成されたものである。
ず）の主面側に所定の絶縁材料を用いて形成されてい
る。配線層１２は、アルミニウムを用いて形成されてい
る。酸化シリコン層１３は、第１絶縁層を構成するもの
であり、配線層１２に起因する下地の凸凹に対応して凸
部１３ａおよび凹部１３ｂを有している。ＳＯＧ層１４
は、第２絶縁層を構成するものであり、無機系ＳＯＧ
（スピンオングラス）材料を用いて形成されている。レ
ジスト層１５は、第３絶縁層を構成するものであり、フ
ォトレジスト材料を用いて形成されている。ＰＳＧ（リ
ンシリケイトグラス）層１６は、常圧ＣＶＤ法等により
形成されたものである。
【００１２】つぎに、図１（Ａ）〜（Ｈ）にしたがっ
て、製造工程の説明を行う。
て、製造工程の説明を行う。
【００１３】（Ａ）シリコン基板（図示せず）の主面側
に形成された絶縁層１１上に、アルミニウムを用いて配
線層１２（層厚は８００ｎｍ程度）を形成する。
に形成された絶縁層１１上に、アルミニウムを用いて配
線層１２（層厚は８００ｎｍ程度）を形成する。
【００１４】（Ｂ）プラズマエンハンストＣＶＤ法を用
いて、酸化シリコン層１３を形成する。この酸化シリコ
ン層１３の層厚は例えば４００ｎｍ程度であるが、配線
層１２のヒロックバリアとなり、またボイドを発生しな
ければ、上記層厚に限定されるものではない。
いて、酸化シリコン層１３を形成する。この酸化シリコ
ン層１３の層厚は例えば４００ｎｍ程度であるが、配線
層１２のヒロックバリアとなり、またボイドを発生しな
ければ、上記層厚に限定されるものではない。
【００１５】（Ｃ）酸化シリコン層１３上に無機系ＳＯ
Ｇ材料（例えば、東京応化製のＴｙｐｅ−２ ＯＣＤ）
を数回重ねて塗布し、引き続きキュアを行い、ＳＯＧ層
１４を形成する。キュア温度は例えば４００〜４５０度
Ｃであるが、ＳＯＧ材料の種類によって適宜選定され
る。ＳＯＧ材料としては、後述の工程（Ｈ）における酸
素プラズマ処理に対して耐性があればよく、有機系ＳＯ
Ｇ材料を用いることも可能である。
Ｇ材料（例えば、東京応化製のＴｙｐｅ−２ ＯＣＤ）
を数回重ねて塗布し、引き続きキュアを行い、ＳＯＧ層
１４を形成する。キュア温度は例えば４００〜４５０度
Ｃであるが、ＳＯＧ材料の種類によって適宜選定され
る。ＳＯＧ材料としては、後述の工程（Ｈ）における酸
素プラズマ処理に対して耐性があればよく、有機系ＳＯ
Ｇ材料を用いることも可能である。
【００１６】（Ｄ）低粘度（例えば、１５〜２０ｃｐ程
度の粘度）のフォトレジストを塗布してレジスト層１５
（層厚は例えば５００〜８００ｎｍ程度）を形成し、平
坦化形状を得る。
度の粘度）のフォトレジストを塗布してレジスト層１５
（層厚は例えば５００〜８００ｎｍ程度）を形成し、平
坦化形状を得る。
【００１７】（Ｅ）酸素プラズマ処理により、レジスト
層１５が所定の厚さになるようにエッチングする。つま
り、後述の工程（Ｆ）および（Ｇ）におけるドライエッ
チング処理が終了したときに、最良の平坦化度が得られ
るような厚さにレジスト層１５を残すわけである。
層１５が所定の厚さになるようにエッチングする。つま
り、後述の工程（Ｆ）および（Ｇ）におけるドライエッ
チング処理が終了したときに、最良の平坦化度が得られ
るような厚さにレジスト層１５を残すわけである。
【００１８】（Ｆ）ＣＦ4 およびＣＨＦ3 の混合ガスを
用いたプラズマドライエッチングによりエッチバックを
行う。すなわち、ここでのエッチバックは、酸素ガスを
無添加の状態で行うわけである。このとき、エッチング
レ―トが“ＳＯＧ層１４＞酸化シリコン層１３＞レジス
ト層１５”となるように、エッチング条件（ガスの混合
比等）を選定する。このようにエッチングレ―トを選定
することにより、酸化シリコン層１３の凹部の上部に形
成されたレジスト層１５が、その下に形成されたＳＯＧ
層１４に対して、適度にエッチングバリアとして機能す
る。参考までに、上記混合ガスを用いた場合のエッチン
グレ―トの一例を図２に示す。“ａ”はフォトレジスト
のエッチングレ―ト、“ｂ”はプラズマエンハンストＣ
ＶＤ法で形成された酸化シリコンのエッチングレ―ト、
“ｃ”は無機系ＳＯＧ材料のエッチングレ―ト、“ｄ”
は有機系ＳＯＧ材料のエッチングレ―トである。
用いたプラズマドライエッチングによりエッチバックを
行う。すなわち、ここでのエッチバックは、酸素ガスを
無添加の状態で行うわけである。このとき、エッチング
レ―トが“ＳＯＧ層１４＞酸化シリコン層１３＞レジス
ト層１５”となるように、エッチング条件（ガスの混合
比等）を選定する。このようにエッチングレ―トを選定
することにより、酸化シリコン層１３の凹部の上部に形
成されたレジスト層１５が、その下に形成されたＳＯＧ
層１４に対して、適度にエッチングバリアとして機能す
る。参考までに、上記混合ガスを用いた場合のエッチン
グレ―トの一例を図２に示す。“ａ”はフォトレジスト
のエッチングレ―ト、“ｂ”はプラズマエンハンストＣ
ＶＤ法で形成された酸化シリコンのエッチングレ―ト、
“ｃ”は無機系ＳＯＧ材料のエッチングレ―ト、“ｄ”
は有機系ＳＯＧ材料のエッチングレ―トである。
【００１９】（Ｇ）そして、酸化シリコン層１３が適度
にエッチングされる程度まで上記ドライエッチングを行
い、酸化シリコン層１３の凸部の上部にＳＯＧ層１４が
残らないようにする。このようにして、酸化シリコン層
１３の凸部の上面と酸化シリコン層１３の凹部に埋込ま
れたＳＯＧ層１４の上面とが、略同一平面になるように
する。
にエッチングされる程度まで上記ドライエッチングを行
い、酸化シリコン層１３の凸部の上部にＳＯＧ層１４が
残らないようにする。このようにして、酸化シリコン層
１３の凸部の上面と酸化シリコン層１３の凹部に埋込ま
れたＳＯＧ層１４の上面とが、略同一平面になるように
する。
【００２０】（Ｈ）酸素プラズマ処理により、酸化シリ
コン層１３の凹部の上部に残されたレジスト層１５を除
去する。なお、この酸素プラズマ処理は、上記ドライエ
ッチング処理を行った後、連続的に行うことが好まし
い。続いて、常圧ＣＶＤ法等により、ＰＳＧ層１６を形
成する。
コン層１３の凹部の上部に残されたレジスト層１５を除
去する。なお、この酸素プラズマ処理は、上記ドライエ
ッチング処理を行った後、連続的に行うことが好まし
い。続いて、常圧ＣＶＤ法等により、ＰＳＧ層１６を形
成する。
【００２１】
【発明の効果】本発明の製造方法によれば、ＳＯＧ材料
を用いた場合にも、優れた平坦化度を有する平坦化膜を
得ることが可能となる。
を用いた場合にも、優れた平坦化度を有する平坦化膜を
得ることが可能となる。
【図１】本発明の実施例を示したものであり、半導体装
置における平坦化膜の製造方法を示した製造工程断面図
である。
置における平坦化膜の製造方法を示した製造工程断面図
である。
【図２】エッチングレ―トを示した図である。
【図３】従来例を示したものであり、半導体装置におけ
る平坦化膜の製造方法を示した製造工程断面図である。
る平坦化膜の製造方法を示した製造工程断面図である。
１３……酸化シリコン層（第１絶縁層） １３ａ…凸部 １３ｂ…凹部 １４……ＳＯＧ層（第２絶縁層） １５……レジスト層（第３絶縁層）
Claims (2)
- 【請求項１】 半導体基板の主面側に所定の絶縁材料を
用いて凸部および凹部を有する第１絶縁層を形成する工
程と、 上記第１絶縁層上にＳＯＧ材料を用いて第２絶縁層を形
成する工程と、 上記第２絶縁層上にレジスト材料を用いて第３絶縁層を
形成する工程と、 上記レジスト材料のエッチングレ―トが上記絶縁材料お
よび上記ＳＯＧ材料のエッチングレ―トよりも小さいエ
ッチングガスを用いて上記第１絶縁層、上記第２絶縁層
および上記第３絶縁層をエッチングすることにより、上
記凸部における上記第１絶縁層の上面と上記凹部に埋込
まれた上記第２絶縁層の上面とを略同一平面に形成する
工程とからなる半導体装置における平坦化膜の製造方
法。 - 【請求項２】 半導体基板の主面側に所定の絶縁材料を
用いて凸部および凹部を有する第１絶縁層を形成する工
程と、 上記第１絶縁層上にＳＯＧ材料を用いて第２絶縁層を形
成する工程と、 上記第２絶縁層上にレジスト材料を用いて第３絶縁層を
形成する工程と、 上記レジスト材料のエッチングレ―トが上記絶縁材料お
よび上記ＳＯＧ材料のエッチングレ―トよりも小さいエ
ッチングガスを用いて上記第１絶縁層、上記第２絶縁層
および上記第３絶縁層をエッチングし、上記凹部に埋込
まれた上記第２絶縁層上にのみ上記第３絶縁層を残す工
程と、 上記第２絶縁層上にのみ残された上記第３絶縁層を除去
する工程とからなる半導体装置における平坦化膜の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33481491A JPH077766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置における平坦化膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33481491A JPH077766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置における平坦化膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166808A true JPH05166808A (ja) | 1993-07-02 |
| JPH077766B2 JPH077766B2 (ja) | 1995-01-30 |
Family
ID=18281518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33481491A Expired - Lifetime JPH077766B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体装置における平坦化膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077766B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399903B1 (ko) * | 1996-12-30 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조시의 층간 평탄화방법 |
| KR100460805B1 (ko) * | 1997-09-10 | 2005-05-27 | 삼성전자주식회사 | 전압스트래스에의한수율저하를방지하기위한반도체장치의제조방법 |
| JP2006019529A (ja) * | 2004-07-01 | 2006-01-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-12-18 JP JP33481491A patent/JPH077766B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399903B1 (ko) * | 1996-12-30 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조시의 층간 평탄화방법 |
| KR100460805B1 (ko) * | 1997-09-10 | 2005-05-27 | 삼성전자주식회사 | 전압스트래스에의한수율저하를방지하기위한반도체장치의제조방법 |
| JP2006019529A (ja) * | 2004-07-01 | 2006-01-19 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077766B2 (ja) | 1995-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19950720 |