JPS6038854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6038854A JPS6038854A JP14638483A JP14638483A JPS6038854A JP S6038854 A JPS6038854 A JP S6038854A JP 14638483 A JP14638483 A JP 14638483A JP 14638483 A JP14638483 A JP 14638483A JP S6038854 A JPS6038854 A JP S6038854A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- resist
- capacitor
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は＃−専鉢体装置製造方法に係シ、特に大規模集
積回路（ＬＳＩ）の実現に適しているキャパシタの製造
方法に関する。
積回路（ＬＳＩ）の実現に適しているキャパシタの製造
方法に関する。
ＬＳＩ、特にダイナミックメモリやバイホー２メモリで
は、その集８［度が向上するにつれてキャパシタの面積
が縮小されてきたが、α線による誤動作を防止するなど
の回路動作上の栄件から静電容量はめる限度よシも小さ
くすることはできない。
は、その集８［度が向上するにつれてキャパシタの面積
が縮小されてきたが、α線による誤動作を防止するなど
の回路動作上の栄件から静電容量はめる限度よシも小さ
くすることはできない。
（特開昭５２−１１９６０．％開昭５３−９７３４３１
゜ところが、従来ダイナミックメモリを代表例とするＬ
ＳＩ用キャパシタの誘’ｌ料として、熱酸化シリコンが
用いられてきたが、酸化膜の膜厚を薄くしなければなら
ず、十分な歩留りを確保することは難しくなシつつある
。したがって、熱酸化シリコンよシも比誘電率の大きい
キャパシタ用訪亀材料に対する要求が高まっている。上
記の新しいキャパシタ用誘電材料として、窒化シリコン
や、酸化タンクルなどの遷移金属酸化物を用いようとす
る試みがなされているが、ＬＳＩの製造工程に必要な量
産性と再現性を要求する場合は気相成長法（ＣＶＤ法）
やスパッタ法によって上記の誘電劇料を被着する必要が
ある。
゜ところが、従来ダイナミックメモリを代表例とするＬ
ＳＩ用キャパシタの誘’ｌ料として、熱酸化シリコンが
用いられてきたが、酸化膜の膜厚を薄くしなければなら
ず、十分な歩留りを確保することは難しくなシつつある
。したがって、熱酸化シリコンよシも比誘電率の大きい
キャパシタ用訪亀材料に対する要求が高まっている。上
記の新しいキャパシタ用誘電材料として、窒化シリコン
や、酸化タンクルなどの遷移金属酸化物を用いようとす
る試みがなされているが、ＬＳＩの製造工程に必要な量
産性と再現性を要求する場合は気相成長法（ＣＶＤ法）
やスパッタ法によって上記の誘電劇料を被着する必要が
ある。
ところが、一般にＬＳＩ用キャパシタは、第１図（ａ）
に断面図を示したように導電性基板１上に第２の絶縁膜
２と第１の絶縁膜３で覆われた部分にコンタクト用穴を
形成し、作られることが多い。
に断面図を示したように導電性基板１上に第２の絶縁膜
２と第１の絶縁膜３で覆われた部分にコンタクト用穴を
形成し、作られることが多い。
第１図（ａ）の領域上に導電性基板１を一つの電極とし
てキャパシタを形成するさいは、第１図（ｂ）のようＶ
こフォトレジスト４をパターニング形成して、８１４１
の絶縁膜に対して選択的にエツチング速度の速いエツチ
ング法で該第１の絶縁膜をエツチングしたのち、第２の
絶縁膜に対して速い第２のエツチング法によって該第２
の絶縁膜をエツチングするのが従来の方法でおる。
てキャパシタを形成するさいは、第１図（ｂ）のようＶ
こフォトレジスト４をパターニング形成して、８１４１
の絶縁膜に対して選択的にエツチング速度の速いエツチ
ング法で該第１の絶縁膜をエツチングしたのち、第２の
絶縁膜に対して速い第２のエツチング法によって該第２
の絶縁膜をエツチングするのが従来の方法でおる。
上述のエツチングを行うと、第１図（ｂ）に示したよう
にコンタクト穴の周辺に第２の絶縁膜２が第１の絶縁膜
３の下側までエツチングされいわゆる゛オーバハングａ
を生じる。
にコンタクト穴の周辺に第２の絶縁膜２が第１の絶縁膜
３の下側までエツチングされいわゆる゛オーバハングａ
を生じる。
次に第１図＜Ｃ＞に示すように、レジスト４″ｆ：除去
し、キャパシタ用誘電材料５をＣＶＤ法、スパッタ法な
どによって形成する。そのさい、オーバハングａの部分
には誘電材料５は形成されないか又は極めて薄い、した
がって、次に上部電極６として金属膜等が蒸着されると
オーバハング部へも上部電極６が入りこみ、電極６と基
板１が短絡することによるキャパシタの歩留シの低下が
生ずる。
し、キャパシタ用誘電材料５をＣＶＤ法、スパッタ法な
どによって形成する。そのさい、オーバハングａの部分
には誘電材料５は形成されないか又は極めて薄い、した
がって、次に上部電極６として金属膜等が蒸着されると
オーバハング部へも上部電極６が入りこみ、電極６と基
板１が短絡することによるキャパシタの歩留シの低下が
生ずる。
その結果、２層以上よシなる絶縁膜にコンタクト用穴を
開孔しキャパシタを形成するさいには、オーバハングが
生じやすいため、ｕｋ体が段切れを起こして、キャパシ
タの配圧不良を生じることが多かった。また、上部コン
タクトポール上の電極に関してもオーバハング部で配線
羽村が段切れを起こし、断線を生じやすいなどの難点が
あった。
開孔しキャパシタを形成するさいには、オーバハングが
生じやすいため、ｕｋ体が段切れを起こして、キャパシ
タの配圧不良を生じることが多かった。また、上部コン
タクトポール上の電極に関してもオーバハング部で配線
羽村が段切れを起こし、断線を生じやすいなどの難点が
あった。
本発明の目的は上記コンタクトホール形成のさいのオー
バハングの発生を防止し、キャパシタ用Ｕ一体や配置Ｎ
電極材料の段切れを防止する半導体装置の製造方法に関
する。
バハングの発生を防止し、キャパシタ用Ｕ一体や配置Ｎ
電極材料の段切れを防止する半導体装置の製造方法に関
する。
本発明の概念は２層以上よりなるｒ４膜に覆われたコン
タクト領域に、レジストマスクをパターニング形成して
、第１の薄膜をエツチングしたのち、該レジストマスク
を熱処理等で流動化し、レジストマスクを拡げたのち第
２の薄膜をエツチングすることによってオーバハングの
ないコンタクトポールを形成することにある。
タクト領域に、レジストマスクをパターニング形成して
、第１の薄膜をエツチングしたのち、該レジストマスク
を熱処理等で流動化し、レジストマスクを拡げたのち第
２の薄膜をエツチングすることによってオーバハングの
ないコンタクトポールを形成することにある。
レジストの流動性に関しては１′真空”の２４巻第１２
号１９項（１９８１）に示されたように、ホトレジスト
ＡＺ−１３５０Ｊ（シブレイ社の商品名）を基板に塗布
後、８５Ｃ，２０分のブレベーク後、マスクアライナ−
で露光を行った。しかるのち、通常のホトレジストパタ
ーンを形成したところ、第２図（ａ）のようなレジスト
パターンとなった。なお、７は基板、８はホトレジスト
パターンである。
号１９項（１９８１）に示されたように、ホトレジスト
ＡＺ−１３５０Ｊ（シブレイ社の商品名）を基板に塗布
後、８５Ｃ，２０分のブレベーク後、マスクアライナ−
で露光を行った。しかるのち、通常のホトレジストパタ
ーンを形成したところ、第２図（ａ）のようなレジスト
パターンとなった。なお、７は基板、８はホトレジスト
パターンである。
また、このコンタクトホールは１０μｍｘ１６μｍの大
きさであった。
きさであった。
この第２図（ａ）の断面形状を有するオドレジストパタ
ーンを紫外線をマスクアライナ−を用いて全全面露光し
、１８０ｔｌ：’、３０分加熱処理を行ったところ、第
２図（ｂ）のようにホトレジストが変形した。このホト
レジストはコンタクト穴すの内側にΔＬずつ拡がった。
ーンを紫外線をマスクアライナ−を用いて全全面露光し
、１８０ｔｌ：’、３０分加熱処理を行ったところ、第
２図（ｂ）のようにホトレジストが変形した。このホト
レジストはコンタクト穴すの内側にΔＬずつ拡がった。
この変形量ΔＬと加熱温度との関係を第３図に示す。第
３図Ｃ）ま上記の処理で生じたレジストの拡が夛２ΔＬ
を示した。レジストの拡がシは１０００以上で始１す１
９（ｌ程紋で飽和する。
３図Ｃ）ま上記の処理で生じたレジストの拡が夛２ΔＬ
を示した。レジストの拡がシは１０００以上で始１す１
９（ｌ程紋で飽和する。
以下、上記レジストの流動性をオリ用した、オーバハン
グのないコンタクトホールを用い形成し、キャパシタに
応用した場合の一実施例を示す。
グのないコンタクトホールを用い形成し、キャパシタに
応用した場合の一実施例を示す。
第４図にその特性を針側したキャパシタの製造工程にお
ける断面図を示す。
ける断面図を示す。
第４図（ａ）で、まず比抵抗０．０３Ω・Ｇ以下の面濃
度に不純物をドープした８１基板９の表面を乾燥０２ガ
ス中で、１０００２？、３０分酸化して、３３ｎｍの酸
化シリコン１０を形成した。次に、ＣＶＤ法によって１
２０ｎｍのＳ’３Ｎ４１１ を被着し、フォトレジスト
がはがれない、よう表面活性化を行い、フォトレジスト
ＡＺ−１３５０Ｊを１．３μｍスピン回転塗布機を用い
て塗布する。その後、密着り元型フォトアライナ−（Ｃ
ｏｂｉｌｔ社製）を用いて露光し、通常の手段で現像し
、コンタクト部のフォトレジストバター７１．２ ｆ形
成する。
度に不純物をドープした８１基板９の表面を乾燥０２ガ
ス中で、１０００２？、３０分酸化して、３３ｎｍの酸
化シリコン１０を形成した。次に、ＣＶＤ法によって１
２０ｎｍのＳ’３Ｎ４１１ を被着し、フォトレジスト
がはがれない、よう表面活性化を行い、フォトレジスト
ＡＺ−１３５０Ｊを１．３μｍスピン回転塗布機を用い
て塗布する。その後、密着り元型フォトアライナ−（Ｃ
ｏｂｉｌｔ社製）を用いて露光し、通常の手段で現像し
、コンタクト部のフォトレジストバター７１．２ ｆ形
成する。
上記７オトレジスト１２をマスクとして、Ｓｉ３Ｎ４膜
１１を東京応化社製のＩＰＣ形ドラドライエツチング装
置いてエツチングした。そのさい、反応性カスは０２を
５チ＃１ど含むＣＦ ４ガスでオシ、プラズマ放電中の
ガス圧は０．６ｔｏｒｒ。
１１を東京応化社製のＩＰＣ形ドラドライエツチング装
置いてエツチングした。そのさい、反応性カスは０２を
５チ＃１ど含むＣＦ ４ガスでオシ、プラズマ放電中の
ガス圧は０．６ｔｏｒｒ。
を力は２００Ｗ″′ｃあった。上記のエツチングは約３
分〜４分程度で完了するが、エツチング終了はウェハ全
面の干渉色が消えてから３０秒はどオーバエツチングを
行った。その結果ｓ Ｓ’ｓＮａ １１のレジスト１２
の下側に約１５０ｎｍのサイドエッチが生じた。ところ
で、上記のＣＦ ｓによるエツチングによって、レジス
ト表面に薄い変質層１３が生じて、レジストの流動性を
耐容する。したがって、上記ＩＰＣエツチング装置にて
、０２ガス圧０．６ ｔｏｒｒ ｇ囲気中で上記レジス
トの変質＃１３を灰化し除去する。
分〜４分程度で完了するが、エツチング終了はウェハ全
面の干渉色が消えてから３０秒はどオーバエツチングを
行った。その結果ｓ Ｓ’ｓＮａ １１のレジスト１２
の下側に約１５０ｎｍのサイドエッチが生じた。ところ
で、上記のＣＦ ｓによるエツチングによって、レジス
ト表面に薄い変質層１３が生じて、レジストの流動性を
耐容する。したがって、上記ＩＰＣエツチング装置にて
、０２ガス圧０．６ ｔｏｒｒ ｇ囲気中で上記レジス
トの変質＃１３を灰化し除去する。
続いて、上記のＳｉ基板９０表面を紫外光で約４０秒間
全面露光し、１９０Ｃで３０分間熱処理しレジスト１２
を流動化させる。その結果、Ｖジス）１２ｉｔコンタク
ト穴の内側へ０．２μｍ程度拡がるが、その断面図を第
４図＜Ｃ）に示す。
全面露光し、１９０Ｃで３０分間熱処理しレジスト１２
を流動化させる。その結果、Ｖジス）１２ｉｔコンタク
ト穴の内側へ０．２μｍ程度拡がるが、その断面図を第
４図＜Ｃ）に示す。
次に、３３ｎｍの酸化シリコンを弗化水素水：弗化アン
モニウムの比がに６のエツチング液によって約４０秒間
エツチングする。このエツチングによって約４０ｎｍ、
レジスト１２の下部の酸化シリコン１０がサイドエッチ
されるが、レジスト１２が０．２μｍ程度コンタクト人
の内側に張シ出しているため、３ｔ３Ｎ４１１と酸化シ
リコン１０との間にオーバフ１ングは生ぜず、第４図（
ｄ）に示すコンタクト人が形成された。
モニウムの比がに６のエツチング液によって約４０秒間
エツチングする。このエツチングによって約４０ｎｍ、
レジスト１２の下部の酸化シリコン１０がサイドエッチ
されるが、レジスト１２が０．２μｍ程度コンタクト人
の内側に張シ出しているため、３ｔ３Ｎ４１１と酸化シ
リコン１０との間にオーバフ１ングは生ぜず、第４図（
ｄ）に示すコンタクト人が形成された。
上記本発明の方法によって形成したコンタクトホールは
、多層配線のスルーホールとして上層の配線と下層の配
線を歩留シよく形成する効果を持つが、ここでは特に上
記コンタクトホール部にキャパシタを形成したさいの効
果について詳述する。
、多層配線のスルーホールとして上層の配線と下層の配
線を歩留シよく形成する効果を持つが、ここでは特に上
記コンタクトホール部にキャパシタを形成したさいの効
果について詳述する。
キャパシタ用誘電体としては、高誘電率材料として良好
な特性をもつ酸化タンタルを上記コンタクトホールの上
部からスパッタ法によって６０人蒸着し、上部電極とし
てＭＯ′ｌｒ：蒸着し、従来のフォトレジスト法によっ
て加工した。ＭＯはリン酸を含むエツチング液によって
容易にエツチング可能である。その断面図を第４図（ｅ
）に示す。１３は酸化タンタル薄膜、１４はＭＯ％極で
おる。
な特性をもつ酸化タンタルを上記コンタクトホールの上
部からスパッタ法によって６０人蒸着し、上部電極とし
てＭＯ′ｌｒ：蒸着し、従来のフォトレジスト法によっ
て加工した。ＭＯはリン酸を含むエツチング液によって
容易にエツチング可能である。その断面図を第４図（ｅ
）に示す。１３は酸化タンタル薄膜、１４はＭＯ％極で
おる。
以下、上記本発明の方法によって形成したキャパシタの
特性と、本発明の方法とレジストパターン形成後の紫外
線の全面り光と１９００の熱処理を行なわない代りに、
レジストパターン形成後、１４０Ｕ、３０分間熱処理を
行ったが、その工程のみが異なる工程によって形成した
キャパシタの特性を比較して示す。
特性と、本発明の方法とレジストパターン形成後の紫外
線の全面り光と１９００の熱処理を行なわない代りに、
レジストパターン形成後、１４０Ｕ、３０分間熱処理を
行ったが、その工程のみが異なる工程によって形成した
キャパシタの特性を比較して示す。
第５図（ａ） Ｉ−を本発明の方法によって形成したキ
ャパシタの電流−翫圧特性を示し、第５図（ｂ）には上
記の従来方法によって形成したキャパシタの電流−電圧
特性を示す。第５図（ａ）に示したキャノくシタでは幾
つかのキャパシタの測定値のノくラツキはほとんどなく
再現性の良いキャッジシタが形成されていることがわか
る。一方、；Ａ５図（ｂ）に示した従来法によって形成
したキャパシタでは電流密度が犬きくかつ測定試料によ
って大きくばらつくため、ＬＳＩ用キャパシタとしては
＠軸性が悪い。
ャパシタの電流−翫圧特性を示し、第５図（ｂ）には上
記の従来方法によって形成したキャパシタの電流−電圧
特性を示す。第５図（ａ）に示したキャノくシタでは幾
つかのキャパシタの測定値のノくラツキはほとんどなく
再現性の良いキャッジシタが形成されていることがわか
る。一方、；Ａ５図（ｂ）に示した従来法によって形成
したキャパシタでは電流密度が犬きくかつ測定試料によ
って大きくばらつくため、ＬＳＩ用キャパシタとしては
＠軸性が悪い。
従って、本発明によるオーツ〈ノ・ングのないコンタク
トホールを扇いた場合、該コンタクトホールの上方から
６０人ｔ１どの薄膜を被着しても段切れを起こさないこ
とがわかる。
トホールを扇いた場合、該コンタクトホールの上方から
６０人ｔ１どの薄膜を被着しても段切れを起こさないこ
とがわかる。
一方、該コンタクトホールの上部電極の厚さは通常のＬ
ＳＩプロセスにおいてｕＯ，２〜１．０μｍ程度である
ため、段切れが起こる心配はない。
ＳＩプロセスにおいてｕＯ，２〜１．０μｍ程度である
ため、段切れが起こる心配はない。
また、本発明の実施例に示したキャノζシタの誘電体は
６０人の膜厚の酸化タンクル薄膜を用い。
６０人の膜厚の酸化タンクル薄膜を用い。
容量密度は、第５図（ａ）の試料でＦｉｌ ２．９ ｆ
Ｆ／ｐｍ２゜第５図の）の試料では１３．１ｆＦ／μｍ
２ もの容量が得られた。一方、従来ＬＳＩ用キャノく
シタとして用いられてきた、酸化膜では本発明と同じく
６０人程度の薄膜を用いても６．０ｆＦ／μｍ２しか得
られず容量密度の点からみると、本発明で形成したキャ
パシタの特性よシも劣る。本実施例では、酸化タンタル
を例にとシ本発明の有効性を示したが、該誘電体として
ニオビウム、バナジウム。
Ｆ／ｐｍ２゜第５図の）の試料では１３．１ｆＦ／μｍ
２ もの容量が得られた。一方、従来ＬＳＩ用キャノく
シタとして用いられてきた、酸化膜では本発明と同じく
６０人程度の薄膜を用いても６．０ｆＦ／μｍ２しか得
られず容量密度の点からみると、本発明で形成したキャ
パシタの特性よシも劣る。本実施例では、酸化タンタル
を例にとシ本発明の有効性を示したが、該誘電体として
ニオビウム、バナジウム。
チタン、ジルコニウム、ハフニウム。アルミニウムの酸
化物等も良好な物質である。
化物等も良好な物質である。
−また、将来、Ｌ Ｓ Ｉが３次元化されてくると、キ
ャパシタ材やゲート絶縁膜として１ｏｏｏｃもの高温雰
囲気中で形成される熱酸化膜、熱窒化膜の代シに、ＣＶ
Ｄ法や光ＣＶＤ法等の低温での絶縁膜形成法を用いられ
ると推測されるが、そのさい必ず、本明細書で示したコ
ンタクトホール部でも絶縁膜の段切れの問題が生ずると
考えられる。
ャパシタ材やゲート絶縁膜として１ｏｏｏｃもの高温雰
囲気中で形成される熱酸化膜、熱窒化膜の代シに、ＣＶ
Ｄ法や光ＣＶＤ法等の低温での絶縁膜形成法を用いられ
ると推測されるが、そのさい必ず、本明細書で示したコ
ンタクトホール部でも絶縁膜の段切れの問題が生ずると
考えられる。
本発明によれば、２層以上の薄膜に覆われている領域に
、コンタクトホールを形成するさい、オーバハングのな
いコンタクトホールを形成できるためキャパシタ用誘電
体薄膜や上部電極を段切れなしに形成でき、ＬＳＩの歩
留りを大幅に向上させる効果がある。
、コンタクトホールを形成するさい、オーバハングのな
いコンタクトホールを形成できるためキャパシタ用誘電
体薄膜や上部電極を段切れなしに形成でき、ＬＳＩの歩
留りを大幅に向上させる効果がある。
第１図（ａ） 、 （ｂ） ＋’ （Ｃ）は従来のキャ
パシタの形成プロセスの断面図、第２図（ａ）、 （１
１）はレジストの断面形状、第３図は１／シストの変形
量と加熱温度の関係を示すグラフ、第４図（ａ）、 （
ｂ）、 （Ｃ）、 （ｄ）、 （ｅ）は本発明によるキ
ャパシタの製造プロセスの断面図、第５図（ａ）は本発
明によるキャパシタの電流−電圧特性、第５図（ｂ）Ｆ
ｉ従来プロセスにおけるキャパシタの電流−を正特性を
それぞれ示す。 １・・・導電性基板、２・・・第２の絶縁膜、３・・・
第１の絶縁膜、４・・・フォトレジスト、５・・・防電
材料、６・・・電極、７・・・基板、８・・・ホ）Ｌ／
レジスト９・・・Ｓ１基板、１０・・・酸化シリコン、
１１・・・５１３Ｎ４膜、１２・・・フォトレジスト、
１３・・・酸化タンタル、第 １ 阻 第 ２ 閃 ＜ｂ） 第 ３ 圀 ５Ｌ度（゛す
パシタの形成プロセスの断面図、第２図（ａ）、 （１
１）はレジストの断面形状、第３図は１／シストの変形
量と加熱温度の関係を示すグラフ、第４図（ａ）、 （
ｂ）、 （Ｃ）、 （ｄ）、 （ｅ）は本発明によるキ
ャパシタの製造プロセスの断面図、第５図（ａ）は本発
明によるキャパシタの電流−電圧特性、第５図（ｂ）Ｆ
ｉ従来プロセスにおけるキャパシタの電流−を正特性を
それぞれ示す。 １・・・導電性基板、２・・・第２の絶縁膜、３・・・
第１の絶縁膜、４・・・フォトレジスト、５・・・防電
材料、６・・・電極、７・・・基板、８・・・ホ）Ｌ／
レジスト９・・・Ｓ１基板、１０・・・酸化シリコン、
１１・・・５１３Ｎ４膜、１２・・・フォトレジスト、
１３・・・酸化タンタル、第 １ 阻 第 ２ 閃 ＜ｂ） 第 ３ 圀 ５Ｌ度（゛す
Claims (1)
- 【特許請求の範囲】 １、第１の薄膜／第２の薄膜／専亀性基板がそれぞれａ
層されている半導体装置において、該ａら１の薄膜上に
レジストマスクをパターニング形成して、該第１の薄膜
をエツチングし、次に全面に紫外線を照射し、該レジス
トが流動性を示す温度以上の温星で加熱し、該第２の薄
膜をエツチングし、オーバハングのない段差部を含むコ
ンタクトポールを形成することを特徴とする半導体装置
の製造方法。 ２、特許請求の範囲第１項記載の方法において、前記コ
ンタクトホールの上部から絶縁膜を被着し、次に該絶縁
膜の上部に電極を形成しキャパシタとすることを特徴と
する半導体装置の製造方法。 ３ 屯許請求の範囲第２項記載の方法において、前記絶
縁膜は、タンタル、ニオビウム、バナジウム、チタン、
ジルコニウム、ハフニウム等の遷移金属の酸化物によっ
て形成されていることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14638483A JPS6038854A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14638483A JPS6038854A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038854A true JPS6038854A (ja) | 1985-02-28 |
Family
ID=15406480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14638483A Pending JPS6038854A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0303248A2 (en) * | 1987-08-10 | 1989-02-15 | Sumitomo Electric Industries Limited | Method of forming a mask pattern and recessed-gate MESFET |
-
1983
- 1983-08-12 JP JP14638483A patent/JPS6038854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0303248A2 (en) * | 1987-08-10 | 1989-02-15 | Sumitomo Electric Industries Limited | Method of forming a mask pattern and recessed-gate MESFET |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4046436B2 (ja) | 半導体装置のコンタクト形成方法 | |
| JPH0251232A (ja) | 半導体装置の製造方法 | |
| JPH0685086A (ja) | 高集積素子用微細コンタクト形成方法 | |
| JP2001522531A (ja) | 半導体基板上の構造物を選択的にプラズマエッチングするための方法 | |
| JP2000101156A (ja) | 改良された平滑度を持つ窒化ニオブのグラウンドプレ―ンを有するように超伝導体集積回路の表面粗さを低減する方法 | |
| JPH05326385A (ja) | 半導体装置の製造方法 | |
| JPH0313744B2 (ja) | ||
| JPS6038854A (ja) | 半導体装置の製造方法 | |
| JPH0491468A (ja) | 半導体装置の製造方法 | |
| US6150215A (en) | Avoiding abnormal capacitor formation by an offline edge-bead rinsing (EBR) | |
| JPS59167021A (ja) | 半導体装置の製造方法 | |
| KR100709439B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| JPH09331043A (ja) | 半導体記憶装置の製造方法 | |
| TW522470B (en) | Method of improving end-of-line shortening of a linear thin film | |
| JPS6347947A (ja) | 半導体装置の製造方法 | |
| JPH0481323B2 (ja) | ||
| KR100447258B1 (ko) | 반도체소자의캐패시터형성방법 | |
| JPS61216329A (ja) | 半導体装置の製造方法 | |
| KR100231850B1 (ko) | 폴리실리콘막 식각방법 | |
| KR100214270B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JPH0367351B2 (ja) | ||
| JPS6060750A (ja) | 半導体装置の製造方法 | |
| JPS5861671A (ja) | 半導体装置の製造方法 | |
| JPH05343347A (ja) | 半導体装置の製造方法 | |
| KR19990005527A (ko) | 커패시터의 제조 방법 |