KR100231850B1 - 폴리실리콘막 식각방법 - Google Patents
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Abstract
본 발명은 소정의 패턴을 형성하고자 마스크용 감광막 패턴을 사용하여 폴리실리콘막을 식각하는 폴리실리콘막 식각방법에 있어서, 폴리실리콘막 상에 탄타늄 산화막(Ta2O5)을 형성한 후 열처리하는 단계, 상기 탄타늄 산화막(Ta2O5)상에 감광막을 도포한뒤 노광 및 현상공정을 통해 마스크용 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로하여 탄타늄 산화막의 소정 부위를 식각하는 단계, 감광막을 제거한후, 탄타늄 산화막과 폴리실리콘막의 식각 선택비를 이용해 소정의 폴리실리콘막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 폴리실리콘막 식각방법에 관한 것으로, 감광막을 제거한 후 폴리실리콘막 표면에 잔류 감광물질에 의한 탄소(Carbon) 화합물 등의 불순물(Particle) 발생을 방지하며, 감광막과 폴리실리콘막과의 식각선택비가 좋지않음을 해결할 수 있다.
또한, 이 방법을 캐패시터의 하부전극 형성 공정에 이용할 경우에는 많은 효과를 가져온다.
Description
제1(a)도 내지 제1(e)도는 본 발명의 일실시예에 따른 메모리 소자 캐패시터이 하부전극 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드 라인 2 : 비트 라인
3 : 층간 절연막 4 : 전하저장전극 콘택 홀
5,5′ : 폴리실리콘막 6,6′ : 탄타늄 산화막(Ta2O5)
7 : 감광막 패턴
본 발명은 탄타늄 산화막을 이용한 반도체 제조방법에 관한 것으로, 고집적 반도체 메모리(Memory) 소자의 캐패시터 하부전극 형성에 유용하게 적용되는 폴리실리콘막 식각방법에 관한 것이다.
종래에는 폴리실리콘막을 식각하여 소정이 패턴을 형성하고자 할때 포토리소그래피 공정으로 형성된 감광막 패턴과 식각물질인 폴리실리콘 사이에 중간층으로 사용되는 장벽(Barrier) 물질이 없기 때문에 감광막을 제거한 후 폴리실리콘 표면에 잔류 감광물질에 의한 탄소(Carbon) 화합물 등의 불순물(Particle)이 존재할 가능성이 많은 공정이다. 또한, 폴리실리콘과 감광물질의 c1계열에서 식각선택비(Etch Selectivity)도 대략 3 정도로 낮은 특성을 나타내고 있다.
상기 문제점을 해결하기 위하여 본 발명은 폴리실리콘막을 증착한 후 탄타늄 산화막(Ta2O5)를 식각 장벽(Etch Barrier)로 증착하는 폴리실리콘막을 식각하는 폴리실리콘막 식각방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 안출된 본 발명은 소정의 패턴을 형성하고자 마스크용 감광막 패턴을 사용하여 폴리실리콘막을 식각하는 폴리실리콘막 식각방법에 있어서, 폴리실리콘막 상에 탄타늄 산화막(Ta2O5)을 형성한후 열처리하는 단계, 상기 탄타늄 산화막(Ta2O5)상에 감광막을 도포한뒤 노광 및 현상공정을 통해 마스크용 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로하여 탄타늄 산화막과 폴리실리콘막의 식각 선택비를 이용해 소정의 폴리실리콘막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 상세히 설명한다.
아래의 표 1은 Cl2식각가스에서의 열산화막과 Ta2O5막의 식각률을 나타내는 데이타이고, 표 2는 He/Cl2식각가스에서의 열산화막과 폴리실리콘막의 식각률을 나타내는 데이타로서, 표 1 및 2에 나타난 바와같이, 간접적인 식각선택비 이지만, Ta2O5는 Cl계열에서 식각 저항성이 강한 특성을 나타낸다.
[표 1]
[표 2]
상기 특성 원리를 이용하는 것이 본 발명의 요지로서, 본 발명을 DRAM 셀의 캐패시터 하부전극 형성에 적용한 일실시예를 제1(a)도 내지 제1(e)도를 참조하여 설명한다.
먼저, 제1(a)도는 일반적인 MOS구조를 갖으며, 워드 라인(1) 및 비트 라인(2)과 층간 절연막(3)이 형성된 웨이퍼상의 예정된 부위에 전하저장전극 콘택 홀(4)을 형성한 상태이다.
이어서, 제1(b)도는 웨이퍼 전체구조상부에 캐패시터의 하부전극용(Bottom Electrode)용 도핑된 폴리실리콘막(5)을 적층하고, 상기 폴리실리콘막(5) 상부에 탄타늄 산화막(Ta2O5, 6)을 증착한 뒤 800℃ 이상의 고온에서 어닐링(Annealing)한 상태이다.
계속해서, 제1(c)도와 같이 감광막을 도포한뒤 노광 및 현상공정을 통해 캐패시터 포토마스크인 감광막 패턴(7)을 형성하고, 제1(d)도와 같이 상기 탄타늄 산화막(6)의 소정 부위를 식각한후 하드마스크용으로 사용되는 탄타늄 산화막 패턴(6′)을 형성하고 감광막을 제거한다.
끝으로, 제1(e)도와 같이 탄타늄 산화막 패턴(6′)을 마스크로 하고 탄타늄 산화막과 폴리실리콘막과의 식각 선택비를 이용해 상기 폴리실리콘막(5)을 식각 함으로써 캐패시터의 하부전극(Bottom Electrode)용 폴리실리콘막 패턴(5′)을 깨끗하게 형성한다. 그리고 상기 하드 마스트로 사용된 탄타늄 산화막 패턴(6′)은 이후의 공정인 유전체막 형성시 이용하여 고충전 용량의 유전막을 얻을 수 있다(Ta2O5의 유전상수 약 25).
상기 설명과 같이 이루어지는 본 발명은 캐패시터 형성과정중 하부전극인 폴리실리콘과 감광막 사이에 Ta2O5박막을 식각 장벽(Barrier)로 사용하여, 감광막 제거이후 잔류 감광막에 의한 탄소 화합물 및 불순물이 하부전극상에 생기지 않으며, 감광막과 폴리실리콘막과의 식각선택비가 좋지않음을 해결할 수 있는 식각 공정의 하드 마스크(Hard Mask)로 Ta2O5를 사용할 수 있는 장점이 있다.
Claims (1)
- 소정의 패턴을 형성하고자 마스크용 감광막 패턴을 사용하여 폴리실리콘막을 식각하는 폴리실리콘막 식각방법에 있어서, 폴리실리콘막 상에 탄타늄 산화막(Ta2O5)을 형성한후 열처리하는 단계, 상기 탄타늄 산화막(Ta2O5)상에 감광막을 도포한뒤 노광 및 현상공정을 통해 마스크용 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로하여 탄타늄 산화막의 소정 부위를 식각하는 단계, 감광막을 제거한후 탄타늄 산화막과 폴리실리콘막의 식각 선택비를 이용해 소정의 폴리실리콘막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 폴리실리콘막 식각방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030773A KR100231850B1 (ko) | 1993-12-29 | 1993-12-29 | 폴리실리콘막 식각방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030773A KR100231850B1 (ko) | 1993-12-29 | 1993-12-29 | 폴리실리콘막 식각방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950019924A KR950019924A (ko) | 1995-07-24 |
| KR100231850B1 true KR100231850B1 (ko) | 1999-12-01 |
Family
ID=19373760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930030773A KR100231850B1 (ko) | 1993-12-29 | 1993-12-29 | 폴리실리콘막 식각방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100231850B1 (ko) |
-
1993
- 1993-12-29 KR KR1019930030773A patent/KR100231850B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950019924A (ko) | 1995-07-24 |
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