JPS6347947A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6347947A JPS6347947A JP19311586A JP19311586A JPS6347947A JP S6347947 A JPS6347947 A JP S6347947A JP 19311586 A JP19311586 A JP 19311586A JP 19311586 A JP19311586 A JP 19311586A JP S6347947 A JPS6347947 A JP S6347947A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特に、エツチ
ングの途中でエツチング方法を変えて配線層を形成する
ような半導体装置の製造方法に関する。
ングの途中でエツチング方法を変えて配線層を形成する
ような半導体装置の製造方法に関する。
［従来の技術］
第２図は従来の半導体製造方法によって得られるＭＯＳ
（金属酸化膜半導体）型トランジスタの断面を示す図で
あり、第３図（ａ）〜（ｃ）は配線層形成ステップを説
明するための図である。次に、第２図に示す従来のＭＯ
３型トランジスタの製造方法について説明する。
（金属酸化膜半導体）型トランジスタの断面を示す図で
あり、第３図（ａ）〜（ｃ）は配線層形成ステップを説
明するための図である。次に、第２図に示す従来のＭＯ
３型トランジスタの製造方法について説明する。
シリコン、基板１上に素子分離のだめのフィールド酸化
膜２を形成した後、ゲート酸化シリコン膜３を形成する
。次に、多結晶シリコン膜４を気相成長させ、写２１４
製版技術によってバターニングをした後、不純物を注入
することによって、ソース・ドレイン拡散層５を形成す
る。次に、スムースコート膜６を形成し、コンタクトホ
ール７を開孔する。
膜２を形成した後、ゲート酸化シリコン膜３を形成する
。次に、多結晶シリコン膜４を気相成長させ、写２１４
製版技術によってバターニングをした後、不純物を注入
することによって、ソース・ドレイン拡散層５を形成す
る。次に、スムースコート膜６を形成し、コンタクトホ
ール７を開孔する。
次に、第３図（ａ）〜（Ｃ）を参照して、アルミニウム
合金による配線層の形成方法について説明する。なお、
第３図（ａ）ないしくＣ）では、スムースコート膜６よ
りも下の構造は省略している。
合金による配線層の形成方法について説明する。なお、
第３図（ａ）ないしくＣ）では、スムースコート膜６よ
りも下の構造は省略している。
基板１を約４００°Ｃに加熱した状態で、数パーセント
のシリコンを含有するアルミニウムシリコン合金をスム
ースコート膜６上に蒸着する。このときのアルミニウム
シリコン層８の膜厚は約５０００−１００００Ａである
。そして、このアルミニウムシリコン層８上にレジスト
膜９を塗布して、露光および現像を行なって配線パター
ンをバターニングする（第３図（ａ））。この配線パタ
ーンはたとえばフィールド酸化膜２上の領域に形成され
る。次に、アルミニウムシリコン層８をエツチングする
。このエツチングはデバイスの微細化に伴い異方性エツ
チングが適用されるが、圧力０゜２トールの下で、四塩
化炭素ガスを用い、ＲＦパワー２５０Ｗで行なわれる。
のシリコンを含有するアルミニウムシリコン合金をスム
ースコート膜６上に蒸着する。このときのアルミニウム
シリコン層８の膜厚は約５０００−１００００Ａである
。そして、このアルミニウムシリコン層８上にレジスト
膜９を塗布して、露光および現像を行なって配線パター
ンをバターニングする（第３図（ａ））。この配線パタ
ーンはたとえばフィールド酸化膜２上の領域に形成され
る。次に、アルミニウムシリコン層８をエツチングする
。このエツチングはデバイスの微細化に伴い異方性エツ
チングが適用されるが、圧力０゜２トールの下で、四塩
化炭素ガスを用い、ＲＦパワー２５０Ｗで行なわれる。
このエツチング後の状態を第３図（ｂ）に示す。次に、
レジスト膜９を除去した後、次に、パッシベーション膜
となるガラスコート膜１０を常圧でその膜厚が約９００
ＯＡとなるまで気相成長させる。ガラスコート膜１０が
形成された状態を第３図（ｃ）に示す。
レジスト膜９を除去した後、次に、パッシベーション膜
となるガラスコート膜１０を常圧でその膜厚が約９００
ＯＡとなるまで気相成長させる。ガラスコート膜１０が
形成された状態を第３図（ｃ）に示す。
［発明が解決しようとする問題点コ
従来のＭＯ５型トランジスタは上述のような製造方法に
よって製造されるので、アルミニウムシリコン層８とス
ムースコート膜６との段差が大きいために、第３図（Ｃ
）に示すように、パッシベーション膜１０の膜厚はアル
ミニウムシリコン８の側面で薄く、アルミニウムシリコ
ン層８上で厚くなり、パッシベーション膜１０の生成条
件によっては、側面の膜厚Ｔ１は上面の膜厚Ｔ２に比べ
て約２分の１になってしまう。したがって、アルミニウ
ムシリコン層８の側面部の領域１０１では、パッシベー
ション膜１０の膜厚が薄くなるため、カバレッジ性が悪
く、耐湿性が劣るという問題点があった。
よって製造されるので、アルミニウムシリコン層８とス
ムースコート膜６との段差が大きいために、第３図（Ｃ
）に示すように、パッシベーション膜１０の膜厚はアル
ミニウムシリコン８の側面で薄く、アルミニウムシリコ
ン層８上で厚くなり、パッシベーション膜１０の生成条
件によっては、側面の膜厚Ｔ１は上面の膜厚Ｔ２に比べ
て約２分の１になってしまう。したがって、アルミニウ
ムシリコン層８の側面部の領域１０１では、パッシベー
ション膜１０の膜厚が薄くなるため、カバレッジ性が悪
く、耐湿性が劣るという問題点があった。
それゆえに、この発明は上述のような問題点を解消する
ためになされたもので、アルミニムを含む金属層を等方
性エツチングと異方性エツチングに２回に分けてエツチ
ングすることによって、該金属層の段差を少なくするこ
とにより、該金属層の側面のパッシベーション膜の膜厚
が薄くなることを防止できるような半導体装置の製造方
法を提供することを目的とする。
ためになされたもので、アルミニムを含む金属層を等方
性エツチングと異方性エツチングに２回に分けてエツチ
ングすることによって、該金属層の段差を少なくするこ
とにより、該金属層の側面のパッシベーション膜の膜厚
が薄くなることを防止できるような半導体装置の製造方
法を提供することを目的とする。
［問題点を解決するための手段］
この発明の半導体装置の製造方法は、半導体基板あるい
は半導体基板上に形成された絶縁膜上に少なくともアル
ミニウムを含む金属層を蒸着する第１のステップと、該
金属層上の予め定める領域にレジスト膜を形成する第２
のステップと、該レジスト膜をマスクにして金属層を等
方性エツチングによりエツチングする第３のステップと
、レジスト膜をマスクにして金属層を異方性エツチング
によりエツチングして、レジスト膜形成領域以外の金属
層を除去する第４のステップとを備える。
は半導体基板上に形成された絶縁膜上に少なくともアル
ミニウムを含む金属層を蒸着する第１のステップと、該
金属層上の予め定める領域にレジスト膜を形成する第２
のステップと、該レジスト膜をマスクにして金属層を等
方性エツチングによりエツチングする第３のステップと
、レジスト膜をマスクにして金属層を異方性エツチング
によりエツチングして、レジスト膜形成領域以外の金属
層を除去する第４のステップとを備える。
［作用］
この発明の半導体装置の製造方法では、金属層上にレジ
スト膜をバターニングした後、該レジスト膜をマスクに
して等方性エツチングを行ない、次に異方性エツチング
を行なうことによって金属配線層を形成するようにして
いるので、金属配線層の段差が少なくなるためにその後
に形成されるパッシベーション膜の膜厚がほぼ均一とな
る。しタカって、パッシベーション膜のカバレッジ性が
改善されて耐湿性が向上する。
スト膜をバターニングした後、該レジスト膜をマスクに
して等方性エツチングを行ない、次に異方性エツチング
を行なうことによって金属配線層を形成するようにして
いるので、金属配線層の段差が少なくなるためにその後
に形成されるパッシベーション膜の膜厚がほぼ均一とな
る。しタカって、パッシベーション膜のカバレッジ性が
改善されて耐湿性が向上する。
［実施例］
以下、この発明の一実施例を図について説明する。なお
、この実施例ではアルミニウムを含む金属による配線層
形成段階までのステップは従来と同様であるのでその説
明を省略する。
、この実施例ではアルミニウムを含む金属による配線層
形成段階までのステップは従来と同様であるのでその説
明を省略する。
第１図（ａ）〜（ｅ）はこの発明の一実施例の配線層形
成方法を説明するための図である。次に、第１図（ａ）
〜（ｅ）を参照して、配線層形成方法について詳細に説
明する。
成方法を説明するための図である。次に、第１図（ａ）
〜（ｅ）を参照して、配線層形成方法について詳細に説
明する。
まず、第１図（ａ）に示すように、スムースコート膜δ
上にレジスト膜９を塗布し、露光および現像を行なって
配線パターンをバターニングする。
上にレジスト膜９を塗布し、露光および現像を行なって
配線パターンをバターニングする。
次に、１５０℃の乾燥した空気中で約６０分間ベーキン
グしてレジストを硬化させた後、エツチング液（燐酸：
硝酸−４０：１）を用いて、アルミニウムシリコン層８
を等方性エツチングによりエツチングを行なう。この等
方性エツチングによりアルミニウムシリコン層８は全方
向にエツチングされ、第１図（ｂ）に示すように、当初
のアルミニウムシリコン層８の膜厚の約半分である５０
００Ａ程度の膜厚がエツチングされる。第１図（ｂ）に
示すように、この等方性エツチングにより、レジスト膜
９の端部下もエツチングされて、アルミニウムシリコン
層８の傾斜部８１が形成される。
グしてレジストを硬化させた後、エツチング液（燐酸：
硝酸−４０：１）を用いて、アルミニウムシリコン層８
を等方性エツチングによりエツチングを行なう。この等
方性エツチングによりアルミニウムシリコン層８は全方
向にエツチングされ、第１図（ｂ）に示すように、当初
のアルミニウムシリコン層８の膜厚の約半分である５０
００Ａ程度の膜厚がエツチングされる。第１図（ｂ）に
示すように、この等方性エツチングにより、レジスト膜
９の端部下もエツチングされて、アルミニウムシリコン
層８の傾斜部８１が形成される。
次に、アルミニウムシリコン層８を異方性プラズマエツ
チングによりエツチングを行なうが、この異方性プラズ
マエツチングはたとえばＲＦパワー２５０Ｗ、圧力０．
２トールで四塩化炭素ガスを用いて行なう。この異方性
エツチングの後の状態を第１図（ｃ）に示す。第１図（
ｃ）に示すように、異方性エツチングでは、レジスト膜
９に対して垂直にエツチングが行なわれるため、所定の
配線パターンの幅を有するアルミニウムシリコン層８が
得られる。
チングによりエツチングを行なうが、この異方性プラズ
マエツチングはたとえばＲＦパワー２５０Ｗ、圧力０．
２トールで四塩化炭素ガスを用いて行なう。この異方性
エツチングの後の状態を第１図（ｃ）に示す。第１図（
ｃ）に示すように、異方性エツチングでは、レジスト膜
９に対して垂直にエツチングが行なわれるため、所定の
配線パターンの幅を有するアルミニウムシリコン層８が
得られる。
次に、第１図（ｄ）に示すように、レジスト膜９を除去
した後、ガラスコート膜１０を気相成長させる。このガ
ラスコート膜１０をその膜厚がたとえば約９０００Ａに
なるように成長させた状態を第１図（ｅ）に示す。第１
図（ｅ）に示すように、アルミニウムシリコン層８には
傾斜部８１が設けられているので、段差が少ないために
、ガラスコート膜１０の膜厚はいずれの部分においても
ほぼ均一になる。
した後、ガラスコート膜１０を気相成長させる。このガ
ラスコート膜１０をその膜厚がたとえば約９０００Ａに
なるように成長させた状態を第１図（ｅ）に示す。第１
図（ｅ）に示すように、アルミニウムシリコン層８には
傾斜部８１が設けられているので、段差が少ないために
、ガラスコート膜１０の膜厚はいずれの部分においても
ほぼ均一になる。
従来の製造方法により得られた半導体装置をたとえば２
気圧の下で、１２１℃の飽和水蒸気によりテストするプ
レッシャ・クラッカーテストを行なった場合には、１０
００時間で２０〜３０％の不良が発生していたが、この
実施例の製造方法による半導体装置では、不良率が約１
０％に低減された。
気圧の下で、１２１℃の飽和水蒸気によりテストするプ
レッシャ・クラッカーテストを行なった場合には、１０
００時間で２０〜３０％の不良が発生していたが、この
実施例の製造方法による半導体装置では、不良率が約１
０％に低減された。
なお、上述の実施例では、少なくともアルミニウムを含
む１層の配線について説明したが、この発明は多層構造
の配線にも適用でき、同様の効果が得られる。また、上
述の実施例では、パッシベーション膜にガラスコート膜
を用いたものを示したが、他の絶縁膜についても同様で
ある。
む１層の配線について説明したが、この発明は多層構造
の配線にも適用でき、同様の効果が得られる。また、上
述の実施例では、パッシベーション膜にガラスコート膜
を用いたものを示したが、他の絶縁膜についても同様で
ある。
さらに、」二述の実施例ては等方性エツチングとしてウ
ェットエツチングを行なっているが、プラズマ等方性エ
ツチングを行なってもよい。この場合には、等方性エツ
チングは、たとえばＤＣバイアスを−１６０〜−１８０
ＶＩＩ：し、圧力３０〜５０トール下で三塩化硼素と塩
素とを用いて実施し、異方性エツチングはＤＣバイアス
を−２００〜−２５０Ｖに上げて他の条件は同一にして
行なう。
ェットエツチングを行なっているが、プラズマ等方性エ
ツチングを行なってもよい。この場合には、等方性エツ
チングは、たとえばＤＣバイアスを−１６０〜−１８０
ＶＩＩ：し、圧力３０〜５０トール下で三塩化硼素と塩
素とを用いて実施し、異方性エツチングはＤＣバイアス
を−２００〜−２５０Ｖに上げて他の条件は同一にして
行なう。
［発明の効果〕
以上のように、この発明によれば、金属層の段差が少な
くなるために、パッシベーション膜の膜厚がほぼ均一に
なるので、パッシベーション膜のカバレッジ性が改善さ
れて耐湿性が向上する。
くなるために、パッシベーション膜の膜厚がほぼ均一に
なるので、パッシベーション膜のカバレッジ性が改善さ
れて耐湿性が向上する。
第１図（ａ）ないしくｅ）はこの発明の一実施例の半導
体装置の製造方法を説明するための図である。第２図な
いし第３図（ａ）ないしくｃ）は従来の半導体装置の製
造方法を説明するための図である。図において、６はス
ムースコート膜、８はアルミニウムシリコン層、９はレ
ジスト膜、１０はパッシベーション膜を示す。 なお、図中、同一符号は同一、または相当部分を示す。
体装置の製造方法を説明するための図である。第２図な
いし第３図（ａ）ないしくｃ）は従来の半導体装置の製
造方法を説明するための図である。図において、６はス
ムースコート膜、８はアルミニウムシリコン層、９はレ
ジスト膜、１０はパッシベーション膜を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (4)
- （１）半導体基板あるいは半導体基板上に形成された絶
縁膜上に少なくともアルミニウムを含む金属層を蒸着す
る第１のステップと、 前記金属層上の予め定める領域にレジスト膜を形成する
第２のステップと、 前記レジスト膜をマスクにして前記レジスト膜形成領域
以外の金属層の膜厚が予め定める膜厚になるまで、金属
層を等方性エッチングによりエッチングする第３のステ
ップと、 前記レジスト膜をマスクにして、金属層を異方性エッチ
ングによりエッチングして、前記レジスト膜形成領域以
外の金属層を除去する第４のステップとを含む、半導体
装置の製造方法。 - （２）前記等方性エッチングは、ウェットエッチングで
ある、特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）前記等方性エッチングは、プラズマエッチングで
ある、特許請求の範囲第１項記載の半導体装置の製造方
法。 - （４）前記等方性エッチングによりエッチングされる金
属層の膜厚は、前記第１のステップにおいて形成された
金属層の膜厚のほぼ半分である、特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19311586A JPS6347947A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19311586A JPS6347947A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347947A true JPS6347947A (ja) | 1988-02-29 |
Family
ID=16302502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19311586A Pending JPS6347947A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347947A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137327A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体装置の製法 |
| JPH0396459U (ja) * | 1990-01-22 | 1991-10-02 | ||
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175124A (ja) * | 1983-03-24 | 1984-10-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60173858A (ja) * | 1984-02-20 | 1985-09-07 | Nec Corp | 半導体装置の製造方法 |
| JPS60234344A (ja) * | 1984-05-07 | 1985-11-21 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-08-18 JP JP19311586A patent/JPS6347947A/ja active Pending
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