JPS6214942B2 - - Google Patents
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- JPS6214942B2 JPS6214942B2 JP7592780A JP7592780A JPS6214942B2 JP S6214942 B2 JPS6214942 B2 JP S6214942B2 JP 7592780 A JP7592780 A JP 7592780A JP 7592780 A JP7592780 A JP 7592780A JP S6214942 B2 JPS6214942 B2 JP S6214942B2
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
本発明は、半導体装置の製造方法に関し、半導
体集積回路に用いられる選択酸化工程において平
坦で横方向への入り込みが小さな選択酸化膜を形
成できる方法を提供するものである。 近年、MOSLSI等においてはフイールド酸化膜
の形成に選択酸化（LOCOS）工程を用いること
が多く、これは窒化硅素（Si3N4）膜をマスクとし
て半導体基体の表面を選択的に酸化するものであ
る。 従来のLOCOSプロセスの簡単な一例を第１図
に示す。シリコン基板１上に薄い酸化膜
（SiO2）２を形成し、その上に窒化（Si3N4）膜３を
堆積するａ。通常SiO2膜２は300〜1500Å位の厚
みのものが用いられ、1000〜3000ÅのSi3N4膜３
に対して下敷あるいは緩衝酸化膜と呼ばれる。こ
れは、Si3N4膜を直接シリコン基板上に堆積する
と、その熱膨脹率の大きな差異により、加熱冷却
サイクルを経ると応力が生じてシリコン基板上に
数多く転位が発生して、デバイス特性を損うため
である。 次に窒化膜３を写真蝕刻技術を用いて窒化膜４
のパターン形成を行なう。それを第１図ｂに示す
が、通常Si3N4膜４下がMOSトランジスタではチ
ヤネル部となる。更に、Si3N4膜４をマスクとし
て下敷酸化膜２を部分的に除去するかもしくは残
したままで基板１を酸化し、厚い熱酸化膜５を形
成する。この部分がフイールド領域となり、通常
6000Å〜13000Å位の厚みであるが、基板やチヤ
ネルストツプドーズ量、耐圧等によつて種々決定
される。このときの酸化法としては1000〜1150℃
程度のウエツト酸化やパイロジエニツク酸化ある
いは少し低温の高圧酸化法が用いられる。しか
し、いずれの方法を用いてもｃに示すように、フ
イールド酸化膜５の横方向への入り込みにより、
通常Si3N4膜４端部が持ち上がつてしまう。 次に、熱リン酸やフツ素ラジカルを用いたプラ
ズマエツチング等Si3N4膜４を除去し、更に下敷
酸化膜２をｄ図のようにエツチして除く。そして
新たに200〜1500ÅのMOSトランジスタ用の薄い
ゲート酸化膜６をｅのごとく形成する。第１図ｅ
において、薄い酸化膜部分６がゲート領域であ
り、厚い酸化膜部分５がフイールド領域と呼ばれ
る。 このLOCOSプロセスは通常のMOSLSIに広く
用いられている。しかし微細化が進むにつれてフ
イールド酸化膜５のSi3N4に対する横方向への入
り込みが無視出来なくなつてきた。何故なら第１
図ｂのLOCOSパターン形成時のSi3N4膜下のチヤ
ネル部と第１図ｅのゲート酸化膜形成時のチヤネ
ル部の長さが異なり、特に元のSi3N4膜パターン
長が短かいと、長さの相違はより顕著になるから
である。例えばフイールド酸化膜５の厚みを１μ
ｍとすると、横方向にも片側だけで7000〜10000
Åの入り込みが見られる。従つて、Si3N4膜４パ
ターン幅が３μｍあつたとしても、両方向からの
酸化膜の入り込みにより最終チヤネル幅は1.5μ
ｍ前後になつてしまうわけである。この入り込み
をあらかじめ予測してSi3N4膜パターン幅を太く
しておいて最終チヤネル幅を補正する方法は、
Si3N4膜幅が約４μｍ以上位ならば充分可能であ
るが、たとえば３μｍ以下になつて高密度に
Si3N4膜パターンが隣接するようになり、互いの
間隔も狭くなると補正の余裕面積もなく困難にな
つてくる。 また、Si3N4膜パターンによる補正の他に入り
込みを少なくする方法が種々考えられており、例
えば下敷酸化膜２を薄く上のSi3N4膜３を厚くし
たり、フイールド部のシリコン基板１を少し削除
したりする事が実際に行なわれている。しかし
Si3N4膜を厚くする事は応力がより強く発生する
事を意味し、転位の発生のみならずシリコン基板
のそりを誘発する事になり望ましくなく、更には
微細パターンには薄いSi3N4膜３が向いている。
又、下敷酸化膜２を薄くする事は、上記と同じく
転位の発生を意味し、Si3N4膜３エツチング時の
ストツパーとしてピンホールのない酸化膜として
限度があるものであり、現状からしてそれ程入り
込みに有効な手段ではない。 その他に、第２図ａに示すようにシリコン基板
をフイールド酸化膜厚の約半分位エツチングす
る。あるいはｂのようにシリコン基板１を多孔質
化して多孔質領域７を形成する方法もある。しか
し、これらは平坦化を目指すものであつて、フイ
ールド酸化後は共にｃに示すように横方向への入
り込みはそれ程減少する事もなく、しかもSi3N4
膜４の端部にかなり高い盛り上がりが生じてしま
うため、あまり用いられていない。 以下、見てきたように従来の方法ではSi3N4膜
端部のシリコン基板が露出しておりこの部分に酸
化剤（H2OやO2）が入り込んで行く事により、フ
イールド酸化膜の横方向の入り込み現象は避けら
れない。 本発明はこのような検討に鑑み、Si3N4膜の側
面に多結晶半導体膜を容易に形成し、高精度に選
択酸化膜を形成する方法を提供するものである。 本発明の一実施例の選択酸化工程を第３図に示
す。まず、従来と同様シリコン半導体基板１上の
300〜600Åの酸化膜２上に1000〜1500ÅのSi3N4
膜３を堆積し、LOCOS用パターンとなるSi3N4膜
４を写真蝕刻により第３図ａのように形成する。
次にSi3N4膜４をマスクとして弗酸系エツチ液あ
るいはC3F8ガス系のドライエツチにより下敷酸
化膜２を除去する（第３図ｂ）。 次に全面に多結晶シリコン８を化学気相成長さ
せる。膜厚は500〜2000Å程度が望ましい。つま
り８の膜厚は段差部分厚いいかえれば下敷酸化膜
２とSi3N4膜４とを加え合わせた厚み程度で良
く、この状態を第３図ｃに示す。こうした試料を
平行平板電極形式のスパツタエツチ装置あるいは
イオンエツチ装置に入れて、堆積した多結晶シリ
コン８をエツチングする。真空度としては10-1〜
10-3torr、ガスは反応性ならCF4系、非反応性な
らAr等の不活性ガスを用いる。つまり、エツチ
ング反応が電界方向言い換えれば試料と垂直方向
にのみ生じるドライエツチを行なう。そうする事
によつて第３図ｄようにSi3N4膜４の側面にのみ
多結晶シリコン８′がエツチングされずに残る。
原理は非常に簡単で、スパツタ（あるいはイオ
ン）エツチはいわゆる物理的反応性が極めて強く
横方向へのエツチヤント（エツチング物質）の入
り込みがなく、垂直方向にのみ均一エツチするた
め、第４図ａ，ｂに拡大して示したように下敷酸
化膜２と窒化膜４の段差部に被エツチング物質で
ある多結晶シリコン８′が残つてしまうわけであ
る。すなわち、エツチヤントは第４図ａの矢印の
ごとく垂直方向に作用し、８′が段差部の側面に
のこる。 次にこれらをフイールド酸化するわけであるが
本発明ではH2OやO2のような酸化剤は先づ側面
の多結晶シリコンを酸化する事から始まり、多結
晶シリコン８′を完全に全部酸化膜に変化させた
後に、Si3N4膜４下に入り込む。ところで、８′の
酸化によりすでに厚く酸化膜が形成されているた
め、酸化剤はSi3N4膜４直下にはほとんど入り込
む事が出来ない。従つて第３図ｅに示すように選
択酸化膜５′を形成してもチヤネル幅の減少はほ
とんど見られない。こののち、４を除去してたと
えばMOSトランジスタが形成される。 ところで、Si3N4膜側面に多結晶シリコンを形
成する代わりにSi3N4膜を再度形成するという方
法が考えられる。それは本発明の第３図ｄにおい
て窒化膜４の側面に多結晶シリコン８′の代わり
に窒化膜を形成したものと考えれば良い。窒化膜
と多結晶シリコンの大きな違いは酸化されるか否
かにある。窒化膜を形成した場合は、フイールド
酸化時におけるH2Oのような酸化剤は窒化膜中を
通過しにくい。従つてシリコン基板を酸化させつ
つ横方向に酸化剤が進入し窒化膜下のシリコン基
板を酸化させるため窒化膜が持ちあがる事にな
る。という事は第２図ｃに示した従来の例と大差
なく、結局持ち上がり分を予測して窒化膜パター
ンを大き目に出しているのと同じである。しか
も、この場合すでに前述したように、シリコン基
板と窒化膜との熱膨脹率の差等により、応力が発
生し転位の原因ともなりパターンエツヂに沿つて
欠陥が発生しデバイス特性を悪くする一因とな
る。 これに対し本発明のごとく多結晶シリコン８′
を側面に形成した場合、多結晶シリコンは酸化さ
れて酸化膜となりうる。従つてフイールド酸化時
の酸化剤はシリコン基板と共に多結晶シリコン膜
を酸化させるために利用される。それ故、酸化剤
は窒化膜の場合と違つてむしろ酸化が進むように
活用され、窒化膜下に入り込むはずの酸化剤を多
結晶シリコンの酸化に用いていることになる。し
かも窒化膜と違つて多結晶シリコンはシリコン基
板と同性質のものなので余分な応力が発生せず、
しかも全て酸化されてフイールド酸化膜となり、
シリコン基板に形成されるデバイス特性は良好で
ある。 以上のように従来見られたSi3N4膜の持ち上が
りによるSi3N4膜パターン幅（チヤネルパターン
幅）の減小が本発明の多結晶シリコンの酸化を用
いる事により防止できる。すなわち、本発明によ
ればSi3N4膜は持ち上がらず、元のSi3N4膜パター
ン形成時の幅をフイールド酸化後もそのまま維持
出来る。 本発明を用いると前述したようにフイールド酸
化膜の横方向への入り込みが通常のLOCOSプロ
セスよりも非常に小さくなる。その実験結果例を
次表に示す。
体集積回路に用いられる選択酸化工程において平
坦で横方向への入り込みが小さな選択酸化膜を形
成できる方法を提供するものである。 近年、MOSLSI等においてはフイールド酸化膜
の形成に選択酸化（LOCOS）工程を用いること
が多く、これは窒化硅素（Si3N4）膜をマスクとし
て半導体基体の表面を選択的に酸化するものであ
る。 従来のLOCOSプロセスの簡単な一例を第１図
に示す。シリコン基板１上に薄い酸化膜
（SiO2）２を形成し、その上に窒化（Si3N4）膜３を
堆積するａ。通常SiO2膜２は300〜1500Å位の厚
みのものが用いられ、1000〜3000ÅのSi3N4膜３
に対して下敷あるいは緩衝酸化膜と呼ばれる。こ
れは、Si3N4膜を直接シリコン基板上に堆積する
と、その熱膨脹率の大きな差異により、加熱冷却
サイクルを経ると応力が生じてシリコン基板上に
数多く転位が発生して、デバイス特性を損うため
である。 次に窒化膜３を写真蝕刻技術を用いて窒化膜４
のパターン形成を行なう。それを第１図ｂに示す
が、通常Si3N4膜４下がMOSトランジスタではチ
ヤネル部となる。更に、Si3N4膜４をマスクとし
て下敷酸化膜２を部分的に除去するかもしくは残
したままで基板１を酸化し、厚い熱酸化膜５を形
成する。この部分がフイールド領域となり、通常
6000Å〜13000Å位の厚みであるが、基板やチヤ
ネルストツプドーズ量、耐圧等によつて種々決定
される。このときの酸化法としては1000〜1150℃
程度のウエツト酸化やパイロジエニツク酸化ある
いは少し低温の高圧酸化法が用いられる。しか
し、いずれの方法を用いてもｃに示すように、フ
イールド酸化膜５の横方向への入り込みにより、
通常Si3N4膜４端部が持ち上がつてしまう。 次に、熱リン酸やフツ素ラジカルを用いたプラ
ズマエツチング等Si3N4膜４を除去し、更に下敷
酸化膜２をｄ図のようにエツチして除く。そして
新たに200〜1500ÅのMOSトランジスタ用の薄い
ゲート酸化膜６をｅのごとく形成する。第１図ｅ
において、薄い酸化膜部分６がゲート領域であ
り、厚い酸化膜部分５がフイールド領域と呼ばれ
る。 このLOCOSプロセスは通常のMOSLSIに広く
用いられている。しかし微細化が進むにつれてフ
イールド酸化膜５のSi3N4に対する横方向への入
り込みが無視出来なくなつてきた。何故なら第１
図ｂのLOCOSパターン形成時のSi3N4膜下のチヤ
ネル部と第１図ｅのゲート酸化膜形成時のチヤネ
ル部の長さが異なり、特に元のSi3N4膜パターン
長が短かいと、長さの相違はより顕著になるから
である。例えばフイールド酸化膜５の厚みを１μ
ｍとすると、横方向にも片側だけで7000〜10000
Åの入り込みが見られる。従つて、Si3N4膜４パ
ターン幅が３μｍあつたとしても、両方向からの
酸化膜の入り込みにより最終チヤネル幅は1.5μ
ｍ前後になつてしまうわけである。この入り込み
をあらかじめ予測してSi3N4膜パターン幅を太く
しておいて最終チヤネル幅を補正する方法は、
Si3N4膜幅が約４μｍ以上位ならば充分可能であ
るが、たとえば３μｍ以下になつて高密度に
Si3N4膜パターンが隣接するようになり、互いの
間隔も狭くなると補正の余裕面積もなく困難にな
つてくる。 また、Si3N4膜パターンによる補正の他に入り
込みを少なくする方法が種々考えられており、例
えば下敷酸化膜２を薄く上のSi3N4膜３を厚くし
たり、フイールド部のシリコン基板１を少し削除
したりする事が実際に行なわれている。しかし
Si3N4膜を厚くする事は応力がより強く発生する
事を意味し、転位の発生のみならずシリコン基板
のそりを誘発する事になり望ましくなく、更には
微細パターンには薄いSi3N4膜３が向いている。
又、下敷酸化膜２を薄くする事は、上記と同じく
転位の発生を意味し、Si3N4膜３エツチング時の
ストツパーとしてピンホールのない酸化膜として
限度があるものであり、現状からしてそれ程入り
込みに有効な手段ではない。 その他に、第２図ａに示すようにシリコン基板
をフイールド酸化膜厚の約半分位エツチングす
る。あるいはｂのようにシリコン基板１を多孔質
化して多孔質領域７を形成する方法もある。しか
し、これらは平坦化を目指すものであつて、フイ
ールド酸化後は共にｃに示すように横方向への入
り込みはそれ程減少する事もなく、しかもSi3N4
膜４の端部にかなり高い盛り上がりが生じてしま
うため、あまり用いられていない。 以下、見てきたように従来の方法ではSi3N4膜
端部のシリコン基板が露出しておりこの部分に酸
化剤（H2OやO2）が入り込んで行く事により、フ
イールド酸化膜の横方向の入り込み現象は避けら
れない。 本発明はこのような検討に鑑み、Si3N4膜の側
面に多結晶半導体膜を容易に形成し、高精度に選
択酸化膜を形成する方法を提供するものである。 本発明の一実施例の選択酸化工程を第３図に示
す。まず、従来と同様シリコン半導体基板１上の
300〜600Åの酸化膜２上に1000〜1500ÅのSi3N4
膜３を堆積し、LOCOS用パターンとなるSi3N4膜
４を写真蝕刻により第３図ａのように形成する。
次にSi3N4膜４をマスクとして弗酸系エツチ液あ
るいはC3F8ガス系のドライエツチにより下敷酸
化膜２を除去する（第３図ｂ）。 次に全面に多結晶シリコン８を化学気相成長さ
せる。膜厚は500〜2000Å程度が望ましい。つま
り８の膜厚は段差部分厚いいかえれば下敷酸化膜
２とSi3N4膜４とを加え合わせた厚み程度で良
く、この状態を第３図ｃに示す。こうした試料を
平行平板電極形式のスパツタエツチ装置あるいは
イオンエツチ装置に入れて、堆積した多結晶シリ
コン８をエツチングする。真空度としては10-1〜
10-3torr、ガスは反応性ならCF4系、非反応性な
らAr等の不活性ガスを用いる。つまり、エツチ
ング反応が電界方向言い換えれば試料と垂直方向
にのみ生じるドライエツチを行なう。そうする事
によつて第３図ｄようにSi3N4膜４の側面にのみ
多結晶シリコン８′がエツチングされずに残る。
原理は非常に簡単で、スパツタ（あるいはイオ
ン）エツチはいわゆる物理的反応性が極めて強く
横方向へのエツチヤント（エツチング物質）の入
り込みがなく、垂直方向にのみ均一エツチするた
め、第４図ａ，ｂに拡大して示したように下敷酸
化膜２と窒化膜４の段差部に被エツチング物質で
ある多結晶シリコン８′が残つてしまうわけであ
る。すなわち、エツチヤントは第４図ａの矢印の
ごとく垂直方向に作用し、８′が段差部の側面に
のこる。 次にこれらをフイールド酸化するわけであるが
本発明ではH2OやO2のような酸化剤は先づ側面
の多結晶シリコンを酸化する事から始まり、多結
晶シリコン８′を完全に全部酸化膜に変化させた
後に、Si3N4膜４下に入り込む。ところで、８′の
酸化によりすでに厚く酸化膜が形成されているた
め、酸化剤はSi3N4膜４直下にはほとんど入り込
む事が出来ない。従つて第３図ｅに示すように選
択酸化膜５′を形成してもチヤネル幅の減少はほ
とんど見られない。こののち、４を除去してたと
えばMOSトランジスタが形成される。 ところで、Si3N4膜側面に多結晶シリコンを形
成する代わりにSi3N4膜を再度形成するという方
法が考えられる。それは本発明の第３図ｄにおい
て窒化膜４の側面に多結晶シリコン８′の代わり
に窒化膜を形成したものと考えれば良い。窒化膜
と多結晶シリコンの大きな違いは酸化されるか否
かにある。窒化膜を形成した場合は、フイールド
酸化時におけるH2Oのような酸化剤は窒化膜中を
通過しにくい。従つてシリコン基板を酸化させつ
つ横方向に酸化剤が進入し窒化膜下のシリコン基
板を酸化させるため窒化膜が持ちあがる事にな
る。という事は第２図ｃに示した従来の例と大差
なく、結局持ち上がり分を予測して窒化膜パター
ンを大き目に出しているのと同じである。しか
も、この場合すでに前述したように、シリコン基
板と窒化膜との熱膨脹率の差等により、応力が発
生し転位の原因ともなりパターンエツヂに沿つて
欠陥が発生しデバイス特性を悪くする一因とな
る。 これに対し本発明のごとく多結晶シリコン８′
を側面に形成した場合、多結晶シリコンは酸化さ
れて酸化膜となりうる。従つてフイールド酸化時
の酸化剤はシリコン基板と共に多結晶シリコン膜
を酸化させるために利用される。それ故、酸化剤
は窒化膜の場合と違つてむしろ酸化が進むように
活用され、窒化膜下に入り込むはずの酸化剤を多
結晶シリコンの酸化に用いていることになる。し
かも窒化膜と違つて多結晶シリコンはシリコン基
板と同性質のものなので余分な応力が発生せず、
しかも全て酸化されてフイールド酸化膜となり、
シリコン基板に形成されるデバイス特性は良好で
ある。 以上のように従来見られたSi3N4膜の持ち上が
りによるSi3N4膜パターン幅（チヤネルパターン
幅）の減小が本発明の多結晶シリコンの酸化を用
いる事により防止できる。すなわち、本発明によ
ればSi3N4膜は持ち上がらず、元のSi3N4膜パター
ン形成時の幅をフイールド酸化後もそのまま維持
出来る。 本発明を用いると前述したようにフイールド酸
化膜の横方向への入り込みが通常のLOCOSプロ
セスよりも非常に小さくなる。その実験結果例を
次表に示す。
【表】
この表は、下敷酸化膜厚が300Å、Si3N4膜厚が
1200Åで、LOCOSパターン形成後下敷酸化膜を
除去して多結晶シリコンを1200Å堆積し、しかる
のちCF4ガスを用いて反応性スパツタエツチを行
ない、フイールド酸化膜５を1000℃で３時間約
8000Å成長させた時のフイールド酸化前後のチヤ
ネル幅を測定した値を示す。従来プロセスとは多
結晶シリコンを側面に残さないものである。この
結果から明らかなように、フイールド酸化前の
LOCOSパターンにより忠実なパターンを残すに
は本発明を用いればよい事がわかる。 以上のように、本発明によれば平坦で高精度な
選択酸化膜を形成でき、高密度な半導体装置の製
造に大きく寄与するものである。
1200Åで、LOCOSパターン形成後下敷酸化膜を
除去して多結晶シリコンを1200Å堆積し、しかる
のちCF4ガスを用いて反応性スパツタエツチを行
ない、フイールド酸化膜５を1000℃で３時間約
8000Å成長させた時のフイールド酸化前後のチヤ
ネル幅を測定した値を示す。従来プロセスとは多
結晶シリコンを側面に残さないものである。この
結果から明らかなように、フイールド酸化前の
LOCOSパターンにより忠実なパターンを残すに
は本発明を用いればよい事がわかる。 以上のように、本発明によれば平坦で高精度な
選択酸化膜を形成でき、高密度な半導体装置の製
造に大きく寄与するものである。
第１図ａ〜ｅは従来のLOCOSプロセスのシリ
コン基板の断面図、第２図ａ〜ｃは従来の他の
LOCOSプロセスのシリコン基板の断面図、第３
図ａ〜ｅは本発明の一実施例にかかるLOCOSプ
ロセスのシリコン基板の断面図、第４図ａ，ｂは
本発明の要部の工程の部分的拡大断面図である。 １……シリコン半導体基板、４……Si3N4膜、
５……酸化膜、８，８′……多結晶シリコン。
コン基板の断面図、第２図ａ〜ｃは従来の他の
LOCOSプロセスのシリコン基板の断面図、第３
図ａ〜ｅは本発明の一実施例にかかるLOCOSプ
ロセスのシリコン基板の断面図、第４図ａ，ｂは
本発明の要部の工程の部分的拡大断面図である。 １……シリコン半導体基板、４……Si3N4膜、
５……酸化膜、８，８′……多結晶シリコン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に酸化膜を形成し、該酸化膜上
に窒化硅素膜を形成した後、前記窒化硅素膜なら
びに酸化膜を選択的に除去し、前記半導体基体上
に多結晶半導体を形成したのち、この多結晶半導
体をエツチして前記窒化硅素膜の側面部にのみ前
記多結晶半導体を残存させ、その後前記多結晶半
導体および前記半導体基体を酸化することを特徴
とする半導体装置の製造方法。 ２ 多結晶半導体をスパツタエツチすることを特
徴とする特許請求の範囲第１項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7592780A JPS571243A (en) | 1980-06-04 | 1980-06-04 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7592780A JPS571243A (en) | 1980-06-04 | 1980-06-04 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS571243A JPS571243A (en) | 1982-01-06 |
| JPS6214942B2 true JPS6214942B2 (ja) | 1987-04-04 |
Family
ID=13590399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7592780A Granted JPS571243A (en) | 1980-06-04 | 1980-06-04 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS571243A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
| US4435446A (en) * | 1982-11-15 | 1984-03-06 | Hewlett-Packard Company | Edge seal with polysilicon in LOCOS process |
-
1980
- 1980-06-04 JP JP7592780A patent/JPS571243A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS571243A (en) | 1982-01-06 |
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