JPH05226479A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05226479A JPH05226479A JP2512092A JP2512092A JPH05226479A JP H05226479 A JPH05226479 A JP H05226479A JP 2512092 A JP2512092 A JP 2512092A JP 2512092 A JP2512092 A JP 2512092A JP H05226479 A JPH05226479 A JP H05226479A
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- silicon dioxide
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Abstract
(57)【要約】
【構成】層間絶縁膜平坦化技法。層間絶縁膜を形成した
後レジストをスピンコートすると凸部のレジスト膜厚は
凹部に比べ薄くなる。その上からイオン打ち込みをする
と凸部にのみイオン打ち込みがおこなわれ、凸部の層間
絶縁膜の性質が変わる。この性質変化を用い、凸部のみ
の選択的に除去及びリフローを行なう。 【効果】ＳＯＧ等の材質を用いないため金属配線の腐食
が生じない。
後レジストをスピンコートすると凸部のレジスト膜厚は
凹部に比べ薄くなる。その上からイオン打ち込みをする
と凸部にのみイオン打ち込みがおこなわれ、凸部の層間
絶縁膜の性質が変わる。この性質変化を用い、凸部のみ
の選択的に除去及びリフローを行なう。 【効果】ＳＯＧ等の材質を用いないため金属配線の腐食
が生じない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線と配線とを分離する層間絶縁膜の平坦化
技法に関する。
関し、特に配線と配線とを分離する層間絶縁膜の平坦化
技法に関する。
【０００２】
【従来の技術】一般に半導体装置の配線技術においては
多層構造の配線が用いられ、例えばシリコン基板の不純
物層、不純物層、不純物がドーピングされたポリシリコ
ンや金属あるいはこれらの合金などでなる第１の配線層
上に二酸化珪素膜などの層間絶縁膜を介在させて、上層
のＡｌ合金等の金属でなる第２の配線層を形成してい
る。 微細化が進み配線パターンがハーフミクロン程度
になるとアスペクト比の増大により配線材による段差が
厳しくなり、配線の断線やマイグレーション等が生じ半
導体装置の特性や信頼性を損ねる因子となる。
多層構造の配線が用いられ、例えばシリコン基板の不純
物層、不純物層、不純物がドーピングされたポリシリコ
ンや金属あるいはこれらの合金などでなる第１の配線層
上に二酸化珪素膜などの層間絶縁膜を介在させて、上層
のＡｌ合金等の金属でなる第２の配線層を形成してい
る。 微細化が進み配線パターンがハーフミクロン程度
になるとアスペクト比の増大により配線材による段差が
厳しくなり、配線の断線やマイグレーション等が生じ半
導体装置の特性や信頼性を損ねる因子となる。
【０００３】改善策として、例えば特公昭５１ー２１７
５３の如く気相成長法で二酸化珪素膜を形成した後、回
転法で塗布ガラスを堆積し４００〜９００℃でアニール
を施し段差特性を改善する方法が提唱されている。
５３の如く気相成長法で二酸化珪素膜を形成した後、回
転法で塗布ガラスを堆積し４００〜９００℃でアニール
を施し段差特性を改善する方法が提唱されている。
【０００４】また、レジストをスピンコートした後エッ
チバックするなどして段差特性を改善しようとする等の
方法も用いられている。
チバックするなどして段差特性を改善しようとする等の
方法も用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、塗布ガ
ラスを熱アニールすることで形成される二酸化珪素は多
量の水分を含んでいるため配線材料が腐食を起してしま
うなどの問題点を有している。また、膜質が物性的に脆
弱なためドライエッチングを行なうとエッチング速度が
３〜１０倍程度速くなり、エッチング時の段差制御性が
悪くなってしまうという問題点があった。
ラスを熱アニールすることで形成される二酸化珪素は多
量の水分を含んでいるため配線材料が腐食を起してしま
うなどの問題点を有している。また、膜質が物性的に脆
弱なためドライエッチングを行なうとエッチング速度が
３〜１０倍程度速くなり、エッチング時の段差制御性が
悪くなってしまうという問題点があった。
【０００６】またレジストをスピンコートした後エッチ
バックを行ない平坦化を行なう方法も、配線パターン密
度が空間的にばらつくとパターン密度の粗密に対応して
レジストにも高低差が生じ平坦化が十分には行えないと
いう問題点を有していた。
バックを行ない平坦化を行なう方法も、配線パターン密
度が空間的にばらつくとパターン密度の粗密に対応して
レジストにも高低差が生じ平坦化が十分には行えないと
いう問題点を有していた。
【０００７】そこで、本発明は従来のこのような問題点
を解決し、配線材料の腐食等の問題がなくしかも十分な
平坦化が行える層間絶縁膜の平坦化技法を提供すること
にある。
を解決し、配線材料の腐食等の問題がなくしかも十分な
平坦化が行える層間絶縁膜の平坦化技法を提供すること
にある。
【０００８】
【課題を解決するための手段】以上のような問題点を解
決するため本発明の半導体装置の製造方法は次に示すよ
うな特徴を有する。
決するため本発明の半導体装置の製造方法は次に示すよ
うな特徴を有する。
【０００９】金属もしくはポリシリコンから成る配線上
に二酸化珪素を主成分とする層間絶縁膜を形成する工程
と、前記層間絶縁膜上にレジスト膜をスピンコート法に
より形成する工程と、前記レジスト膜上からイオン打ち
込みを行なう工程と、レジスト剥離工程と、選択エッチ
ング工程とを行なうこと。
に二酸化珪素を主成分とする層間絶縁膜を形成する工程
と、前記層間絶縁膜上にレジスト膜をスピンコート法に
より形成する工程と、前記レジスト膜上からイオン打ち
込みを行なう工程と、レジスト剥離工程と、選択エッチ
ング工程とを行なうこと。
【００１０】ポリシリコン配線上に二酸化珪素を主成分
とする層間絶縁膜を気相成長法により形成する工程と、
前記層間絶縁膜上にレジスト膜をスピンコート法により
形成する工程と、前記レジスト膜上からイオン打ち込み
を行なう工程と、レジスト剥離工程と、リフロー工程と
を行なうこと。
とする層間絶縁膜を気相成長法により形成する工程と、
前記層間絶縁膜上にレジスト膜をスピンコート法により
形成する工程と、前記レジスト膜上からイオン打ち込み
を行なう工程と、レジスト剥離工程と、リフロー工程と
を行なうこと。
【００１１】
【実施例】本発明の実施例を図面を用いて説明する。
【００１２】図１（ａ）〜（ｄ）は（ライン）＆（スペ
ース）：（１〜１０μｍ）＆（１〜１０μｍ）のテスト
パターン構造を用い、配線厚み０．５μｍのポリシリコ
ン配線上に層間絶縁膜を形成し、平坦化するプロセスを
示したものである。
ース）：（１〜１０μｍ）＆（１〜１０μｍ）のテスト
パターン構造を用い、配線厚み０．５μｍのポリシリコ
ン配線上に層間絶縁膜を形成し、平坦化するプロセスを
示したものである。
【００１３】続けて図１（ａ）〜（ｄ）を用いて製造方
法の詳細な説明を行なう。
法の詳細な説明を行なう。
【００１４】（ａ）(101)シリコン基板上にプラズマＣ
ＶＤ法（プラズマ化学気相成長法）により(102)二酸化
珪素膜を０．５μｍ堆積する。使用したガスソースはＳ
ｉ（ＯＣ2Ｈ5）4とＯ2であり、基板温度約４００℃で成
膜を行なった。
ＶＤ法（プラズマ化学気相成長法）により(102)二酸化
珪素膜を０．５μｍ堆積する。使用したガスソースはＳ
ｉ（ＯＣ2Ｈ5）4とＯ2であり、基板温度約４００℃で成
膜を行なった。
【００１５】次にＣＶＤ法（化学気相成長法）によりポ
リシリコン膜を０．５μｍ堆積する。
リシリコン膜を０．５μｍ堆積する。
【００１６】使用したガスソースはＳｉＨ4であり、基
板温度約６５０℃で成膜を行なった。 次に、通常のフ
ォトリソグラフィ工程とドライエッチング工程とを通し
て(103)ポリシリコン配線を形成する。（図１（ａ）） 次に、材料ガスとしてＳｉ（ＯＣ2Ｈ5）4とＯ2を用いた
プラズマＣＶＤ法により平均層厚０．７μｍの(104)二
酸化珪素層間絶縁膜を形成する。基板温度は約４００℃
とした。
板温度約６５０℃で成膜を行なった。 次に、通常のフ
ォトリソグラフィ工程とドライエッチング工程とを通し
て(103)ポリシリコン配線を形成する。（図１（ａ）） 次に、材料ガスとしてＳｉ（ＯＣ2Ｈ5）4とＯ2を用いた
プラズマＣＶＤ法により平均層厚０．７μｍの(104)二
酸化珪素層間絶縁膜を形成する。基板温度は約４００℃
とした。
【００１７】（ｂ）次に、(105)フォトレジストをスピ
ンコートする。（図１（ｂ）） レジスト膜厚は最も厚い部分で約０．７μｍに設定し
た。
ンコートする。（図１（ｂ）） レジスト膜厚は最も厚い部分で約０．７μｍに設定し
た。
【００１８】（ｃ）次に、イオン打ち込みを行い、(10
4)二酸化珪素層間膜の上層部にほう素を打ち込む。（図
１（ｃ））イオン打ち込みの条件として、加速電圧を１
７５ｋｅＶと設定した。続けて(105)フォトレジストを
剥離する。
4)二酸化珪素層間膜の上層部にほう素を打ち込む。（図
１（ｃ））イオン打ち込みの条件として、加速電圧を１
７５ｋｅＶと設定した。続けて(105)フォトレジストを
剥離する。
【００１９】（ｄ）(104)二酸化珪素層間絶縁膜をフッ
酸系のエッチング液によりウェットエッチング処理す
る。
酸系のエッチング液によりウェットエッチング処理す
る。
【００２０】すると、イオンが打ち込まれた部分はボロ
ンガラスとなるためエッチングレートが５０％程度速く
なるため選択的に除去され、平坦な層間絶縁膜が得られ
る。（図１（ｄ）） この実施例の場合、段差は６インチシリコン基板全面に
おいて±０．１μｍ以下、有効チップエリア（ほぼ５．
５インチ基板面積に相当）では±０．０７μｍ以下であ
った。
ンガラスとなるためエッチングレートが５０％程度速く
なるため選択的に除去され、平坦な層間絶縁膜が得られ
る。（図１（ｄ）） この実施例の場合、段差は６インチシリコン基板全面に
おいて±０．１μｍ以下、有効チップエリア（ほぼ５．
５インチ基板面積に相当）では±０．０７μｍ以下であ
った。
【００２１】また、（ｄ）のウエットエッチング工程に
代えて８００℃〜１０００℃位の熱処理を行なうと、凸
部のみが選択的にリフローするため、この方法によって
も平坦な層間絶縁膜を得ることができる。
代えて８００℃〜１０００℃位の熱処理を行なうと、凸
部のみが選択的にリフローするため、この方法によって
も平坦な層間絶縁膜を得ることができる。
【００２２】８５０℃、３０分間の熱処理を施した場合
の段差は６インチシリコン基板全面において±０．１２
μｍ以下、有効チップエリア（ほぼ５．５インチ基板面
積に相当）では±０．０８μｍ以下であった。
の段差は６インチシリコン基板全面において±０．１２
μｍ以下、有効チップエリア（ほぼ５．５インチ基板面
積に相当）では±０．０８μｍ以下であった。
【００２３】また、イオン打ち込み条件や、イオン種を
変えることにより形状をある程度任意に設計することが
できる。
変えることにより形状をある程度任意に設計することが
できる。
【００２４】また、工程をほとんど変えることなくレジ
ストエッチバック法と組み合わせてこの方法を用いるこ
ともでき、より平坦な層間絶縁膜を得ることができる。
ストエッチバック法と組み合わせてこの方法を用いるこ
ともでき、より平坦な層間絶縁膜を得ることができる。
【００２５】また、金属配線に対し本発明の方法を用い
た場合も、基本的な製造プロセスはほぼ同じ条件を用い
ることができる。
た場合も、基本的な製造プロセスはほぼ同じ条件を用い
ることができる。
【００２６】また、ＣＶＤ法による二酸化珪素のみを層
間絶縁膜に用いているので水分など金属腐食をおこす物
質が層間絶縁物中にほとんど存在しないうえ、塗布ガラ
スとＣＶＤ法による二酸化珪素との混在相関絶縁膜膜と
違い配線にかかるストレスが小さくなるため金属配線が
長寿命化する。
間絶縁膜に用いているので水分など金属腐食をおこす物
質が層間絶縁物中にほとんど存在しないうえ、塗布ガラ
スとＣＶＤ法による二酸化珪素との混在相関絶縁膜膜と
違い配線にかかるストレスが小さくなるため金属配線が
長寿命化する。
【００２７】Ａｌ−Ｃｕ系の金属配線を用いた例につい
て次に説明する。
て次に説明する。
【００２８】テストパターン構造は図２に示す。
【００２９】まず、(201)シリコン基板上に０．５μｍ
の(202)二酸化珪素膜をプラズマＣＶＤ法により形成す
る。
の(202)二酸化珪素膜をプラズマＣＶＤ法により形成す
る。
【００３０】下部バリアメタルとフォトアライメント時
のハレーション防止膜としてＴｉＮを用い、厚さ０．０
５μｍの(203)ＴｉＮ，厚さ０．６μｍの(204)Ａｌ−Ｃ
ｕ，厚さ０．０５μｍの(205)ＴｉＮで挟んだサンドイ
ッチ状の断面構造の金属層をスパッタ法により形成しフ
ォトエッチング工程により配線パターンを形成する。金
属配線幅は１μｍとした。
のハレーション防止膜としてＴｉＮを用い、厚さ０．０
５μｍの(203)ＴｉＮ，厚さ０．６μｍの(204)Ａｌ−Ｃ
ｕ，厚さ０．０５μｍの(205)ＴｉＮで挟んだサンドイ
ッチ状の断面構造の金属層をスパッタ法により形成しフ
ォトエッチング工程により配線パターンを形成する。金
属配線幅は１μｍとした。
【００３１】次に、（ｂ）〜（ｄ）の工程と同様にして
(206)二酸化珪素層間絶縁膜を形成し、金属配線の電気
抵抗の変化を調べていく方法を用いてマイグレーション
耐性を測定した。
(206)二酸化珪素層間絶縁膜を形成し、金属配線の電気
抵抗の変化を調べていく方法を用いてマイグレーション
耐性を測定した。
【００３２】層間絶縁膜に塗布法による酸化シリコン等
を用いていないため物理的性質が安定したものとなる。
を用いていないため物理的性質が安定したものとなる。
【００３３】配線にかかるストレスは小さくなり約１／
２〜１／５程度になる。しかも、ストレスは均一にかか
るため塗布ガラスを用いたときのように一部分にのみ大
きなストレスがかかったりすることがなくなる。
２〜１／５程度になる。しかも、ストレスは均一にかか
るため塗布ガラスを用いたときのように一部分にのみ大
きなストレスがかかったりすることがなくなる。
【００３４】そのため、マイグレーション耐性が塗布法
に比べ５〜１０倍程度大きくなった。
に比べ５〜１０倍程度大きくなった。
【００３５】また、燐酸等の発生による電界腐食等も生
じないためＡｌ−Ｃｕ配線の信頼性が高くなる。
じないためＡｌ−Ｃｕ配線の信頼性が高くなる。
【００３６】環境温度９０℃、湿度８５％の環境下で放
置試験を行い本発明の方法を用いて平坦化したものと塗
布法を用いて平坦化したものとの寿命特性を比較してみ
ると、平均して約５倍の寿命特性が得られた。
置試験を行い本発明の方法を用いて平坦化したものと塗
布法を用いて平坦化したものとの寿命特性を比較してみ
ると、平均して約５倍の寿命特性が得られた。
【００３７】
【発明の効果】本発明の半導体装置の製造方法を用いる
ことで、以下に示すような効果を得ることができる。
ことで、以下に示すような効果を得ることができる。
【００３８】（１）塗布法によるガラス等の材料を使用
しないため金属配線の腐食現象等の心配がなく高い信頼
性を持つＬＳＩを容易に作製することができる。
しないため金属配線の腐食現象等の心配がなく高い信頼
性を持つＬＳＩを容易に作製することができる。
【００３９】（２）エッチングする部分にのみイオンを
打ち込むため、層間絶縁膜にダメージが残留する心配が
無い。
打ち込むため、層間絶縁膜にダメージが残留する心配が
無い。
【００４０】（３）イオンを打ち込んでからエッチング
を行なうため従来のレジストエッチバック法などに比べ
幅広い条件でエッチングが行える。
を行なうため従来のレジストエッチバック法などに比べ
幅広い条件でエッチングが行える。
【００４１】そのためチャージアップ等に起因するデバ
イス劣化の発生を抑えることができる。 （４）リフローを必要とするところにのみイオンを打ち
込んでからリフローを行なうため、最小限度の不純物量
でリフローによる平坦化を行なうことができる。
イス劣化の発生を抑えることができる。 （４）リフローを必要とするところにのみイオンを打ち
込んでからリフローを行なうため、最小限度の不純物量
でリフローによる平坦化を行なうことができる。
【００４２】そのため、不純物元素に起因する物質（例
えば燐酸など）による金属腐食など信頼性を損なう現象
を防ぐことができる。
えば燐酸など）による金属腐食など信頼性を損なう現象
を防ぐことができる。
【図１】本発明の実施例を説明するための製造工程図。
【図２】本発明の実施例を説明するためのテストパター
ン断面図。
ン断面図。
101 シリコン基板 102 二酸化珪素膜 103 ポリシリコン配線 104 二酸化珪素層間絶縁膜 105 フォトレジスト 201 シリコン基板 202 二酸化珪素膜 203 ＴｉＮ 204 Ａｌ−Ｃｕ 205 ＴｉＮ 206 二酸化珪素層間絶縁膜
Claims (2)
- 【請求項１】金属もしくはポリシリコンから成る配線上
に二酸化珪素を主成分とする層間絶縁膜を形成する工程
と、前記層間絶縁膜上にレジスト膜をスピンコート法に
より形成する工程と、前記レジスト膜上からイオン打ち
込みを行なう工程と、レジスト剥離工程と、選択エッチ
ング工程とを行なうことを特徴とする半導体装置の製造
方法。 - 【請求項２】ポリシリコン配線上に二酸化珪素を主成分
とする層間絶縁膜を気相成長法により形成する工程と、
前記層間絶縁膜上にレジスト膜をスピンコート法により
形成する工程と、前記レジスト膜上からイオン打ち込み
を行なう工程と、レジスト剥離工程と、リフロー工程と
を行なうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2512092A JPH05226479A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2512092A JPH05226479A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226479A true JPH05226479A (ja) | 1993-09-03 |
Family
ID=12157077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2512092A Pending JPH05226479A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003651A (ko) * | 1995-06-20 | 1997-01-28 | 반도체 소자의 비피에스지(bpsg)막 평탄화방법 | |
| US5902127A (en) * | 1996-06-17 | 1999-05-11 | Samsung Electronics Co., Ltd. | Methods for forming isolation trenches including doped silicon oxide |
-
1992
- 1992-02-12 JP JP2512092A patent/JPH05226479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003651A (ko) * | 1995-06-20 | 1997-01-28 | 반도체 소자의 비피에스지(bpsg)막 평탄화방법 | |
| US5902127A (en) * | 1996-06-17 | 1999-05-11 | Samsung Electronics Co., Ltd. | Methods for forming isolation trenches including doped silicon oxide |
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