JPH03116946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03116946A JPH03116946A JP1255851A JP25585189A JPH03116946A JP H03116946 A JPH03116946 A JP H03116946A JP 1255851 A JP1255851 A JP 1255851A JP 25585189 A JP25585189 A JP 25585189A JP H03116946 A JPH03116946 A JP H03116946A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製造方法、特にスクライブ領域
の構造に関し。
の構造に関し。
レジストやＳＯＧの塗布が均一に行なわれることを目的
とし。
とし。
複数個の半導体素子を有するメイン領域と該メイン領域
を分割するスクライブ領域とで形成する半導体装置にお
いて、メイン領域をエツチングしてスクライブ領域より
低くする工程を含むように構成する。
を分割するスクライブ領域とで形成する半導体装置にお
いて、メイン領域をエツチングしてスクライブ領域より
低くする工程を含むように構成する。
本発明は、半導体装置の製造方法、特にスクライブ領域
の構造に関する。
の構造に関する。
近年の半導体プロセスのＶＬＳ Ｉ化、ＵＬＳＩ化に伴
い、多層化が要求されている。
い、多層化が要求されている。
これに伴い、メイン領域のトータルの膜厚が大きくなり
、スクライブ領域との段差がますます大きくなっている
。
、スクライブ領域との段差がますます大きくなっている
。
このため、プロセスを改良して、この段差を解消する必
要がある。
要がある。
第３図は従来例の説明図である。
図において、１２はＳｉ基板、１３は第１のポリＳｉ膜
。
。
１４は第１のＳｉＯ□膜、 １５は第２のポリＳｉ電極
、１６は第１のＡ２電極、１７は第÷のＳｉ０ｇ膜、１
８は第２のＡＮ電極である。
、１６は第１のＡ２電極、１７は第÷のＳｉ０ｇ膜、１
８は第２のＡＮ電極である。
従来の半導体装置の製造方法においては、第３図に示す
ように、メイン領域とスクライブ領域は基板上同一平面
にある。
ように、メイン領域とスクライブ領域は基板上同一平面
にある。
ところが、半導体装置のＶＬＳ Ｉ化、ＵＬＳＩに伴い
、プロセス工程でも多層化が進み２層の形成毎にエツチ
ング工程も行なわれるため、Ｓｉ基板のスクライブ領域
も僅かづつでもエツチングされて、その掘られ具合も次
第に大きくなり、メイン領域とスクライブ領域の段差が
かなり大きくなっていた。
、プロセス工程でも多層化が進み２層の形成毎にエツチ
ング工程も行なわれるため、Ｓｉ基板のスクライブ領域
も僅かづつでもエツチングされて、その掘られ具合も次
第に大きくなり、メイン領域とスクライブ領域の段差が
かなり大きくなっていた。
また、甚だしい場合には、 ５ｉＯｚ膜やへ〇膜の下が
掘られて、これらの膜の端部が挾られた状態になる。
掘られて、これらの膜の端部が挾られた状態になる。
従って、プロセスの後ろの工程１例えば、電極配線工程
において、メイン領域とスクライブ領域にかけて、フォ
トレジスト或いは眉間絶縁膜として用いるＳ ＯＧ （
Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のような液体を、スピ
ンナー等により塗布した場合に、塗布むらが発生して、
均一な膜ができないことが多く。
において、メイン領域とスクライブ領域にかけて、フォ
トレジスト或いは眉間絶縁膜として用いるＳ ＯＧ （
Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のような液体を、スピ
ンナー等により塗布した場合に、塗布むらが発生して、
均一な膜ができないことが多く。
又、挾られている場合には、そこで膜にピンホールや破
れが生ずることになる。
れが生ずることになる。
このため、所定のパターンが形成されず１歩留りや特性
に大きな影響を与えていた。
に大きな影響を与えていた。
本発明は、半導体製造工程において、メイン領域とスク
ライブ領域の段差を少なくシ、レジストやＳＯＧの塗布
むらを少なくすることを目的として提供されるものであ
る。
ライブ領域の段差を少なくシ、レジストやＳＯＧの塗布
むらを少なくすることを目的として提供されるものであ
る。
第１図は本発明の原理説明図である。
図において、１はＳｉ基板、２はメイン領域、３はスク
ライブ領域である。
ライブ領域である。
第１図（ａ）に平面図で示すように、上記の問題点は複
数個の半導体素子を有するメイン領域２（格子線で塗り
潰ぶした部分）と該メイン領域を分割するスクライブ領
域３（線の部分）とで形成する半導体装置において、第
１図の破線でカットした断面図を第１図（ｂ）に示した
ように、メイン領域２をエツチングしてスクライブ領域
３より低くすることにより解決される。
数個の半導体素子を有するメイン領域２（格子線で塗り
潰ぶした部分）と該メイン領域を分割するスクライブ領
域３（線の部分）とで形成する半導体装置において、第
１図の破線でカットした断面図を第１図（ｂ）に示した
ように、メイン領域２をエツチングしてスクライブ領域
３より低くすることにより解決される。
第１図（ｂ）にＯ印で示したスクライブ領域３の拡大図
を第１図（Ｃ）に示す。
を第１図（Ｃ）に示す。
即ち、基板のメイン領域２のみを、プロセスの最初の段
階でエツチングして、スクライブ領域より低くシ、後の
工程で、メインＮ域に絶縁膜や多層配線の電極膜が積み
上げられても、フォトレジストやＳＯＧ等の液体が薄く
均一に塗布できるようにする。
階でエツチングして、スクライブ領域より低くシ、後の
工程で、メインＮ域に絶縁膜や多層配線の電極膜が積み
上げられても、フォトレジストやＳＯＧ等の液体が薄く
均一に塗布できるようにする。
このように、工程の初期の段階でエツチングを行なうの
で、工程も比較的簡単であり、スクライブ領域３での塗
布むらや、スクライブ部分のＡＩ。
で、工程も比較的簡単であり、スクライブ領域３での塗
布むらや、スクライブ部分のＡＩ。
残渣、 Ｓｉ屑等の飛散やメイン領域２の表面への付着
がなくなり、後工程でのフォトレジストやＳＯＧの塗布
技術では対処しきれない問題点を本発明により解決する
ことになる。
がなくなり、後工程でのフォトレジストやＳＯＧの塗布
技術では対処しきれない問題点を本発明により解決する
ことになる。
本発明では、第１図のように、あらかじめメイン領域が
スクライブ領域よりも低くなるように。
スクライブ領域よりも低くなるように。
メイン領域の基板をエツチングしておき、メイン領域と
スクライブ領域の段差を小さくしている。
スクライブ領域の段差を小さくしている。
従って、レジスト或いはＳＯＧなどの液体を塗布した場
合に、塗布むらがない、均一な膜を得ることができる。
合に、塗布むらがない、均一な膜を得ることができる。
第２図は１本発明の一実施例の模式断面図である。
図において、１はＳｉ基板、２はメイン領域、３はスク
ライブ領域、４はフォトレジスト、５はドライエツチン
グガス、６は第１のポリＳｉ電極、７八！電極である。
ライブ領域、４はフォトレジスト、５はドライエツチン
グガス、６は第１のポリＳｉ電極、７八！電極である。
第２図（ａ）に示すように、 Ｓｉ基板ｌの表面にスク
ライブ領域パターンのフォトマスクを用いて。
ライブ領域パターンのフォトマスクを用いて。
フォトリソグラフィ技術によりフォトレジストを焼付け
、四塩化炭素（ＣＣｌ ４）と酸素（０□）の混合ガス
によりＳｉ基板ｌを、約１．５μｍの深さにメイン領域
をエツチングして削る。
、四塩化炭素（ＣＣｌ ４）と酸素（０□）の混合ガス
によりＳｉ基板ｌを、約１．５μｍの深さにメイン領域
をエツチングして削る。
この場合チップサイズのピッチで、スクライブ領域は約
２００ｔ！ｌＴＩ幅の格子状に残される。
２００ｔ！ｌＴＩ幅の格子状に残される。
続いて、第２図（ｂ）に示すように、ウェハープロセス
によって、 Ｓｉ基板１内に素子を形成、基板表面に多
層配線を行うが、多層配線の層間絶縁膜としての５ｉ０
２膜７，１０や配線電極としてのポリＳｉ膜６，８やｉ
膜９，１１等の各層の積み上げ幅は図のように、各層の
積み上げで約４μｍの高さとなる。また、スクライブ領
域は各層を形成する際のエツチングで掘られる。
によって、 Ｓｉ基板１内に素子を形成、基板表面に多
層配線を行うが、多層配線の層間絶縁膜としての５ｉ０
２膜７，１０や配線電極としてのポリＳｉ膜６，８やｉ
膜９，１１等の各層の積み上げ幅は図のように、各層の
積み上げで約４μｍの高さとなる。また、スクライブ領
域は各層を形成する際のエツチングで掘られる。
しかし１本発明の方法により、スクライブ領域があらか
じめ、１．５μｍの高さがあるので、多層配線工程で使
用するフォトレジストやＳＯＧ等を例えば、０．５μｍ
程度に薄く塗布しても１段差が小さく、掘られた箇所も
ないので、スクライブ領域内も均一に塗布され、塗布む
らが生じない。
じめ、１．５μｍの高さがあるので、多層配線工程で使
用するフォトレジストやＳＯＧ等を例えば、０．５μｍ
程度に薄く塗布しても１段差が小さく、掘られた箇所も
ないので、スクライブ領域内も均一に塗布され、塗布む
らが生じない。
多層配線が終了した後、ダイサーにより、約６０μｍ幅
のダイヤモンドブレードでウェハーをチップに分割する
。
のダイヤモンドブレードでウェハーをチップに分割する
。
〔発明の効果］
以上説明した様に１本発明によれば多層化により、複数
の素子を形成したメイン領域と、チップ周辺のスクライ
ブの段差を少なくしたことにより。
の素子を形成したメイン領域と、チップ周辺のスクライ
ブの段差を少なくしたことにより。
フォトレジストやＳＯＧ等の液体のスピンナー等による
塗布むらをなくシ、均一な膜を形成することができた。
塗布むらをなくシ、均一な膜を形成することができた。
これにより、半導体プロセスのＶＬＳ Ｉ化、ＵＬＳＩ
化に伴う多層化により効果が挙げられる。
化に伴う多層化により効果が挙げられる。
第１図は本発明の原理説明図。
第２図は本発明の一実施例の模式断面図。
第３図は従来例の説明図
である。
図において。
ｌはＳｉ基板
３はスクライブ領域。
５はドライエッチガス。
７は第１のＳｉＯ□膜。
９は第１のＡ！電極。
１１は第２のＡｆ電極
２はメイン領域。
４はフォトレジスト。
６は第１のポリＳｉ電極。
８は第２のポリＳｉ電極。
１０は第２のＳｉ０ｇ膜。
本発明の層、理＠克明図
第
図
（１）
本発明の−・刻杷例１ｔ３式町［有］図従来例１７′＋
を朗図 第 図
を朗図 第 図
Claims (1)
- 複数個の半導体素子を有するメイン領域と該メイン領
域を分割するスクライブ領域とで形成する半導体装置に
おいて、メイン領域をエッチングしてスクライブ領域よ
り低くする工程を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255851A JPH03116946A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255851A JPH03116946A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116946A true JPH03116946A (ja) | 1991-05-17 |
Family
ID=17284472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1255851A Pending JPH03116946A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116946A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899788A2 (en) * | 1997-08-29 | 1999-03-03 | Nec Corporation | Semiconductor device and method with improved flat surface |
| JP2008011887A (ja) * | 2006-07-03 | 2008-01-24 | Yokoi:Kk | 立体マスク |
| JP2013243287A (ja) * | 2012-05-22 | 2013-12-05 | Disco Abrasive Syst Ltd | 板状物の加工方法 |
-
1989
- 1989-09-29 JP JP1255851A patent/JPH03116946A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899788A2 (en) * | 1997-08-29 | 1999-03-03 | Nec Corporation | Semiconductor device and method with improved flat surface |
| EP0899788A3 (en) * | 1997-08-29 | 2000-09-13 | Nec Corporation | Semiconductor device and method with improved flat surface |
| JP2008011887A (ja) * | 2006-07-03 | 2008-01-24 | Yokoi:Kk | 立体マスク |
| JP4674818B2 (ja) * | 2006-07-03 | 2011-04-20 | 株式会社ヨコイ | 立体マスク |
| JP2013243287A (ja) * | 2012-05-22 | 2013-12-05 | Disco Abrasive Syst Ltd | 板状物の加工方法 |
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