JPH035656B2 - - Google Patents
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- JPH035656B2 JPH035656B2 JP56042495A JP4249581A JPH035656B2 JP H035656 B2 JPH035656 B2 JP H035656B2 JP 56042495 A JP56042495 A JP 56042495A JP 4249581 A JP4249581 A JP 4249581A JP H035656 B2 JPH035656 B2 JP H035656B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関するもの
で、特に、信頼性の高い金属配線の形成方法を提
供するものである。
で、特に、信頼性の高い金属配線の形成方法を提
供するものである。
従来、半導体装置、例えばMOS型半導体装置
は、シリコンなどの半導体基板上に、拡散層、ゲ
ート電極、各素子部間を分離する絶縁部を設け、
酸化膜を介して素子部間の金属配線を配するよう
にしている。この酸化膜としては、一般に、アル
ミ配線の密着性および対断線性を良好にするため
に、リンガラス酸化膜を気相成長（CVD）させ
た上で、窒素ガスあるいは酸素ガス中で1100℃程
度の高温により20分程度熱処理してリンガラスを
平滑化させ、各素子部の形成によつて生じた段差
をなだらかにするようにしていた。
は、シリコンなどの半導体基板上に、拡散層、ゲ
ート電極、各素子部間を分離する絶縁部を設け、
酸化膜を介して素子部間の金属配線を配するよう
にしている。この酸化膜としては、一般に、アル
ミ配線の密着性および対断線性を良好にするため
に、リンガラス酸化膜を気相成長（CVD）させ
た上で、窒素ガスあるいは酸素ガス中で1100℃程
度の高温により20分程度熱処理してリンガラスを
平滑化させ、各素子部の形成によつて生じた段差
をなだらかにするようにしていた。
従来の製造方法を第１図ａ〜ｂをもつて説明す
る。まず、第１図ａに示したようにシリコン基板
１０上にフイールド酸化膜１１を例えば約8000Å
形成させたのち、その上に例えば5000Åのポリシ
リコン１２をデポジツトし、レジストマスクを使
いCF3BrとCl2の混合ガスを用いた反応性イオン
エツチング（RIE）によつてパターニングさせ、
その後レジストを除いた上で、酸化シリコン膜１
３を約4000Å、リンガラス酸化膜１４を約8000Å
の厚さに気相成長により形成した。ここで第１図
ａから明らかなように、このようにして得られた
半導体装置に於いて、ポリシリコン１２の周辺部
に鋭く切れ込んだ段差１６がみられ、このままで
その上部にアルミ蒸着して配線したのでは、この
段差１６によつて断線の危険性がある。そこでこ
の後、窒素ガスあるいは酸素ガス中で1100℃程度
の高温により約20分間の熱処理を行ない、リンガ
ラスを平滑化して、その上部に例えばアルミ蒸着
して、配線を行なつている。しかしながら、かか
る方法では、前記平滑化の難易は、生成させるリ
ンガラス酸化膜の性質に大きく依存し、リン濃度
の多い程、低温下に短時間でリンガラス酸化膜の
平滑化が出来るが、逆にこのリン濃度の増加はそ
の吸湿性を助長することになり、得られる半導体
装置の信頼性を著しく低下させる。そこで、実際
上は、リン濃度が２×1021cm-3程度のリンガラス
酸化膜を用いて前記した条件下に熱処理してい
た。
る。まず、第１図ａに示したようにシリコン基板
１０上にフイールド酸化膜１１を例えば約8000Å
形成させたのち、その上に例えば5000Åのポリシ
リコン１２をデポジツトし、レジストマスクを使
いCF3BrとCl2の混合ガスを用いた反応性イオン
エツチング（RIE）によつてパターニングさせ、
その後レジストを除いた上で、酸化シリコン膜１
３を約4000Å、リンガラス酸化膜１４を約8000Å
の厚さに気相成長により形成した。ここで第１図
ａから明らかなように、このようにして得られた
半導体装置に於いて、ポリシリコン１２の周辺部
に鋭く切れ込んだ段差１６がみられ、このままで
その上部にアルミ蒸着して配線したのでは、この
段差１６によつて断線の危険性がある。そこでこ
の後、窒素ガスあるいは酸素ガス中で1100℃程度
の高温により約20分間の熱処理を行ない、リンガ
ラスを平滑化して、その上部に例えばアルミ蒸着
して、配線を行なつている。しかしながら、かか
る方法では、前記平滑化の難易は、生成させるリ
ンガラス酸化膜の性質に大きく依存し、リン濃度
の多い程、低温下に短時間でリンガラス酸化膜の
平滑化が出来るが、逆にこのリン濃度の増加はそ
の吸湿性を助長することになり、得られる半導体
装置の信頼性を著しく低下させる。そこで、実際
上は、リン濃度が２×1021cm-3程度のリンガラス
酸化膜を用いて前記した条件下に熱処理してい
た。
又、このような約1100℃という高温下での熱処
理は一方では既に形成されている各素子部夫々の
拡散層の制御などに支障をきたすと共に熱歪み発
生の点からも製品の歩留りに悪影響をもたらすと
いう欠点がある。しかし低温下での熱処理ではリ
ンガラス酸化膜の平滑化が充分に達成されずかつ
この上部に蒸着されるアルミ配線の断線とか各素
子部に対する接触不良などの障害を発生し易くな
つてしまう欠点があつた。
理は一方では既に形成されている各素子部夫々の
拡散層の制御などに支障をきたすと共に熱歪み発
生の点からも製品の歩留りに悪影響をもたらすと
いう欠点がある。しかし低温下での熱処理ではリ
ンガラス酸化膜の平滑化が充分に達成されずかつ
この上部に蒸着されるアルミ配線の断線とか各素
子部に対する接触不良などの障害を発生し易くな
つてしまう欠点があつた。
本発明は以上の点に鑑みなされたもので、特に
各素子部の形成により生じた段差部における配線
の段切れを防止でき、歩留りの良い、信頼性の高
い配線の形成を可能にした半導体装置の製造方法
を提供するものである。即ち本発明は上記目的を
達成する為に、各素子部の形成によつて生じた段
差部に金属膜を残置し、その後さらに全面に金属
膜などを蒸着して配線するようにした半導体装置
の製造方法である。しかも本発明の方法によれ
ば、金属配線の信頼性が著しく向上し、製品の歩
留りが向上した。
各素子部の形成により生じた段差部における配線
の段切れを防止でき、歩留りの良い、信頼性の高
い配線の形成を可能にした半導体装置の製造方法
を提供するものである。即ち本発明は上記目的を
達成する為に、各素子部の形成によつて生じた段
差部に金属膜を残置し、その後さらに全面に金属
膜などを蒸着して配線するようにした半導体装置
の製造方法である。しかも本発明の方法によれ
ば、金属配線の信頼性が著しく向上し、製品の歩
留りが向上した。
以下本発明の一実施例を図面を参照して説明す
る。
る。
まず第２図ａに示したようにシリコン基板２０
上に、フイールド酸化膜２１を例えば水蒸気を含
む酸化性雰囲気で1000℃、５時間の熱酸化により
8000Å程度形成させたのち、その上に気相成長法
で約5000Åのポリシリコン２２をデポジツトし、
例えばAZ2415（シプレー社製）のレジストマスク
を使い例えばCF3BrとCl2の混合ガスを用いた反
応性イオンエツチング（RIE）によつてパターニ
ングさせる。その後レジストを除いた上で、層間
絶縁膜として例えば酸化シリコン膜２３を約5000
Åの厚さに気相成長させる。その後この上部に段
差部に残置する金属膜として、例えば1μｍ程度
アルミ蒸着し、アルミ膜２４を形成する。さら
に、全面に例えばAZ2415（シプレー社製）のレジ
スト膜２５を例えば1.2μｍ程度スピンナ方式によ
り塗布しベーキング（例えば140℃20分間）を行
なう。レジスト膜２５は、アルミ膜２４の凸凹に
ならつて均一な膜厚となるのではなく、凹所は厚
く、凸所は薄くして全体としてレジスト膜２５の
表面が平坦となるように形成する。次にレジスト
膜２５、アルミ膜２４に対して、膜厚の差を利用
して全面エツチングを行ない、凹部に対応した部
分にのみアルミ膜２４を残置する（第２図ｂ）。
全面エツチングは、レジスト膜２５とアルミ膜２
４のエツチング速度が等しいエツチング法を用い
る。例えば、RIEによりエツチングを行なう場合
は、CCl4（0.025Torr）、Cl2（0.015Torr）の混合ガ
スを用い、RFPower250Wとすればレジスト膜２
５とアルミ膜２４のエツチング速度がほぼ等しく
なる。これにより凹部にのみアルミ膜２４を残置
できる。CCl4とCl2のRIEによるエツチングは、
酸化シリコン膜２３に達するとエツチングはほと
んど止まる。従つて好しくはレジストとアルミ膜
のエツチング速度がほぼ等しく、酸化シリコンは
全んどエツチングしないエツチングを行う。
上に、フイールド酸化膜２１を例えば水蒸気を含
む酸化性雰囲気で1000℃、５時間の熱酸化により
8000Å程度形成させたのち、その上に気相成長法
で約5000Åのポリシリコン２２をデポジツトし、
例えばAZ2415（シプレー社製）のレジストマスク
を使い例えばCF3BrとCl2の混合ガスを用いた反
応性イオンエツチング（RIE）によつてパターニ
ングさせる。その後レジストを除いた上で、層間
絶縁膜として例えば酸化シリコン膜２３を約5000
Åの厚さに気相成長させる。その後この上部に段
差部に残置する金属膜として、例えば1μｍ程度
アルミ蒸着し、アルミ膜２４を形成する。さら
に、全面に例えばAZ2415（シプレー社製）のレジ
スト膜２５を例えば1.2μｍ程度スピンナ方式によ
り塗布しベーキング（例えば140℃20分間）を行
なう。レジスト膜２５は、アルミ膜２４の凸凹に
ならつて均一な膜厚となるのではなく、凹所は厚
く、凸所は薄くして全体としてレジスト膜２５の
表面が平坦となるように形成する。次にレジスト
膜２５、アルミ膜２４に対して、膜厚の差を利用
して全面エツチングを行ない、凹部に対応した部
分にのみアルミ膜２４を残置する（第２図ｂ）。
全面エツチングは、レジスト膜２５とアルミ膜２
４のエツチング速度が等しいエツチング法を用い
る。例えば、RIEによりエツチングを行なう場合
は、CCl4（0.025Torr）、Cl2（0.015Torr）の混合ガ
スを用い、RFPower250Wとすればレジスト膜２
５とアルミ膜２４のエツチング速度がほぼ等しく
なる。これにより凹部にのみアルミ膜２４を残置
できる。CCl4とCl2のRIEによるエツチングは、
酸化シリコン膜２３に達するとエツチングはほと
んど止まる。従つて好しくはレジストとアルミ膜
のエツチング速度がほぼ等しく、酸化シリコンは
全んどエツチングしないエツチングを行う。
次にその上部に配線用の金属として、例えば
1μｍ程度アルミ蒸着し、例えばフオトエツチン
グ技術でアルミ配線２６を形成する。さらに配線
部下以外の領域に残つている第１のAl膜２４を
さらにエツチングを進めることにより完全に取除
く（第２図ｃ）。
1μｍ程度アルミ蒸着し、例えばフオトエツチン
グ技術でアルミ配線２６を形成する。さらに配線
部下以外の領域に残つている第１のAl膜２４を
さらにエツチングを進めることにより完全に取除
く（第２図ｃ）。
以上説明した本発明の方法によると、段差部の
高低差が、第２図ｂに示す如く小さくなり、配線
の段切れを防止できる。逆に段差部においては、
アルミ配線の膜厚が厚くなり、信頼性も良く、配
線抵抗も小さくなる。そして配線部下以外の不要
なAl膜２４を除去しているので同じ層の配線同
志を電気的に分離する事ができる。
高低差が、第２図ｂに示す如く小さくなり、配線
の段切れを防止できる。逆に段差部においては、
アルミ配線の膜厚が厚くなり、信頼性も良く、配
線抵抗も小さくなる。そして配線部下以外の不要
なAl膜２４を除去しているので同じ層の配線同
志を電気的に分離する事ができる。
又、従来のリンガラス酸化膜を熱処理して平滑
化する方法に対してこの発明による方法では、高
温熱処理を必要としないことにより、拡散層の制
御性が良くなり、熱歪みの発生を防止できる。実
際、シリコン基板上に各素子を形成させた半導体
装置の場合についても良好な結果を得ることがで
きる。また前記実施例では、配線金属として、ア
ルミを用いたが、例えばシリコンが１〜２％ドー
プされたアルミ・シリコン、Mo、Pt、Poly−Si
などであつても前記実施例と同様の効果を有す
る。
化する方法に対してこの発明による方法では、高
温熱処理を必要としないことにより、拡散層の制
御性が良くなり、熱歪みの発生を防止できる。実
際、シリコン基板上に各素子を形成させた半導体
装置の場合についても良好な結果を得ることがで
きる。また前記実施例では、配線金属として、ア
ルミを用いたが、例えばシリコンが１〜２％ドー
プされたアルミ・シリコン、Mo、Pt、Poly−Si
などであつても前記実施例と同様の効果を有す
る。
また、本発明による方法は、MOS型半導体装
置に限らず、例えばバイポーラ型半導体装置、
SOS型半導体装置など、金属配線を用いる半導体
装置においては、前記実施例と同様の効果を有す
る。
置に限らず、例えばバイポーラ型半導体装置、
SOS型半導体装置など、金属配線を用いる半導体
装置においては、前記実施例と同様の効果を有す
る。
また、前記実施例では、レジストとして
AZ2415（シプレー社製）、エツチング方法として
はRIEを用いたが、前記実施例と同様の効果を有
する組合せであれば、いかなる方法を用いても本
発明の主旨を逸脱するものではない。
AZ2415（シプレー社製）、エツチング方法として
はRIEを用いたが、前記実施例と同様の効果を有
する組合せであれば、いかなる方法を用いても本
発明の主旨を逸脱するものではない。
第１図ａ，ｂは、半導体装置でのリンガラス酸
化膜の熱処理変化を段階的に示した従来例の説明
図、第２図ａ，ｂ，ｃは、この発明の一実施例の
製造工程を示す断面図である。 図に於いて、１０，２０：シリコン基板、１
１，２１：フイールド酸化膜、１２，２２：ポリ
シリコン膜、１３，２３：層間絶縁膜としての酸
化膜、１４：リンガラス酸化膜、１５，２６：ア
ルミ配線膜、２５：レジスト膜、２４：凹部残置
の為のアルミ膜。
化膜の熱処理変化を段階的に示した従来例の説明
図、第２図ａ，ｂ，ｃは、この発明の一実施例の
製造工程を示す断面図である。 図に於いて、１０，２０：シリコン基板、１
１，２１：フイールド酸化膜、１２，２２：ポリ
シリコン膜、１３，２３：層間絶縁膜としての酸
化膜、１４：リンガラス酸化膜、１５，２６：ア
ルミ配線膜、２５：レジスト膜、２４：凹部残置
の為のアルミ膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の配線を形成する方法に於いてフ
イールド酸化膜上の層間絶縁膜表面に段差を有す
る基板に第１の金属膜を堆積する工程と、該金属
膜上に第２の膜を形成して表面をなだらかにする
工程と、全面をエツチングすることによつて前記
段差周辺に第１の金属膜を残置する工程と、この
上に導電性を有する第３の膜を形成する工程とを
備えた事を特徴とする半導体装置の製造方法。 ２ 第３の膜を形成した後、マスク層を形成し、
このマスク層をマスクとして第３の膜、第２の膜
を順次エツチングする事を特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 ３ 金属膜の厚さが、該絶縁膜の凹凸の差の1/2
より大きいことを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ４ 金属膜はアルミニウムあるいは、アルミニウ
ム・シリコンであつて、第２の膜はホトレジスト
であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ５ 全面のエツチングは反応性イオンエツチング
により、少なくともCCI4を含むガスを用いるこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249581A JPS57157543A (en) | 1981-03-25 | 1981-03-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249581A JPS57157543A (en) | 1981-03-25 | 1981-03-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157543A JPS57157543A (en) | 1982-09-29 |
| JPH035656B2 true JPH035656B2 (ja) | 1991-01-28 |
Family
ID=12637633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249581A Granted JPS57157543A (en) | 1981-03-25 | 1981-03-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157543A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148146A (ja) * | 1984-01-12 | 1985-08-05 | Seiko Instr & Electronics Ltd | 半導体装置の配線形成方法 |
| JP2732838B2 (ja) * | 1987-04-11 | 1998-03-30 | ソニー株式会社 | 配線形成方法 |
| JP2869978B2 (ja) * | 1988-09-26 | 1999-03-10 | 日本電気株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444474A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Contact forming method of semiconductor device |
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
-
1981
- 1981-03-25 JP JP4249581A patent/JPS57157543A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444474A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Contact forming method of semiconductor device |
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157543A (en) | 1982-09-29 |
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